CN102882814A - 参数化模块化多通道数字下变频设计平台和方法 - Google Patents

Abstract

本发明的参数化模块化多通道数字下变频设计平台和方法，属数字信号处理领域。设计平台为参数化模块化的数字下变频设计平台，是对N通道的模拟输入信号选出M个通道进行模数转换，做数字下变频处理输出M路基带数字信号。本发明也是一种设计方法，设计过程为：输入模拟信号选通做模数转换后正交混频；实时解析滤波器阶数H和分支抽取倍数D，将正交混频后的信号分别延迟、抽取、缓存；同时将选取的滤波器系数抽取重排，得到各分支滤波器系数向量并缓存；将缓存的数据和系数做乘累加处理，对其结果周期性抽取、求和，得到M路输出。本发明具有易用性、通用性和灵活性的优点，用于将多路中频采样信号变换成基带信号，同时达到降低数据速率的目的。

Description

参数化模块化多通道数字下变频设计平台和方法

技术领域

本发明涉及数字信号处理技术领域，主要涉及到多相滤波结构的具体实现，具体是一种参数化模块化多通道数字下变频设计平台和方法，能实现参数化、模块化、多通道、可变滤波器阶数的数字下变频设计。

背景技术

利用专用集成电路来实现数字信号处理的技术具有成本高、重用率低和通用性差的特点。随着信号处理技术的迅猛发展，软件无线电成为当今信号处理领域的关键技术。软件无线电的基本思想是以一个通用、标准、模块化的硬件平台为依托，通过软件编程来实现各种功能。因此软件化的功能减少了功能单一、灵活性差的硬件电路设计，尤其是减少了模拟环节，充分发挥了信号处理数字化的优势。随着采样速率的提高，一个重要问题就是采样后的数据流速率很高，导致后续的信号处理速度跟不上；如果数据吞吐率太高，很难满足实时性要求，所以对A/D后的数据流进行降速处理就显得至关重要。一种可行的办法就是采用数字下变频技术，将高速数据流变成可实时处理的中低速数据流，再对低速数据作后续的处理。数字下变频技术是软件无线电接收的核心技术之一，通用的数字下变频器也被越来越广泛的应用到各种无线通信设备以及雷达和信息化家电等领域，具有极其的重要性。

数字正交下变频技术是将中频采样信号变换到数字基带，主要有两种实现方法：基于数字混频的正交变换法和基于多相滤波结构的数字正交变换法。

前者是将中频采样输出信号与本地振荡器产生的两路正交信号分别相乘进行数字混频，将混频后的信号经过低通滤波器，滤除高频分量，得到所需的基带正交双路信号。这种下变频方法的缺点是对于宽带中频信号，需要较高的采样率，由于工作频率的限制，很难设计出满足需要的低通滤波器。

基于多相滤波结构的数字正交变换法利用带通采样定理，根据载频和信号带宽确定中频采样频率，分别选取采样后的奇偶序列，通过校正滤波器，来实现输出双路正交信号。根据FIR滤波器的多相结构和等效变换原理，可以将低通滤波和抽取同时进行，大大降低了对滤波器处理速率的要求。这种下变频方法的缺点是分支滤波器的阶数和抽取后的数据速率是固定的，当运用在不同的***中时，改动较大，灵活性较差，通用性不强。

发明内容

本发明的目的在于克服上述数字下变频技术灵活性差、通用性不强等缺点，提供一种模块化、参数化、多通道、可变滤波器阶数的数字下变频设计平台和方法。本发明能够实时接收配置参数和滤波器的系数，采用子模块搭建的方法实现数字下变频，具有易用性、通用性和灵活性等特点。

本发明是一种参数化模块化多通道数字下变频设计平台，包括有模数转换模块和N通道数字下变频模块，N路模拟信号经模数转换模块输出的数字信号送给N个数字下变频模块做数字下变频处理，并输出N路基带数字信号；本发明的参数化模块化多通道数字下变频设计平台还包括有N通道模拟信号整形模块、参数接收模块、输入通道选通模块、N通道参数输入端口，N路模拟信号输入给N通道模拟信号整形模块，输出N路经整形的模拟信号并送给模数转换模块，同时数据接口将参数送给参数接收模块，参数接收模块将通道选通的控制信号送给输入通道选通模块，输入通道选通模块输出N个通道使能控制信号给模数转换模块，在N个通道使能控制信号的控制下，模数转换模块对选出的M(M≤N)路模拟信号做模数转化，输出M路数字信号给M个数字下变频模块，同时参数接收模块将M路的通道参数分别送给M个数字下变频模块的参数输入端口，在参数控制下做M路数字下变频处理，并输出M路基带数字信号，每路基带信号由I、Q两路正交的数字信号构成；所述数字下变频模块为参数化模块化的数字下变频模块。

数字下变频技术是软件无线电接收的核心技术之一，同时数字下变频技术也被越来越广泛的应用到各种无线通信设备以及雷达和信息化家电等领域，但是现有数字下变频技术灵活性差、通用性不强等缺点使其在应用中受到很大限制。为了使数字下变频技术得到更广泛的应用，本发明在现有数字下变频技术的基础上，采用参数化和模块化的思想，使数字下变频作为一个模块，对这个模块实现参数化控制。为实现发明目的，本发明提供的可变数据速率、可变滤波器阶数的参数化模块化数字下变频设计平台，同时实现N(N≥1)个通道信号的数字下变频，各通道的数字下变频模块可通过参数配置独立使用。

本发明对选出的M路信号的数字下变频处理都是基于上述参数化模块化数字下变频的设计思想实现的，通过对M个数字下变频模块的参数输入，实现M路信号在各自参数控制下的数字下变频处理，输出M路基带数字信号，其中每路基带信号包括I、Q两路正交的信号。

本发明的实现还在于：参数化模块化的数字下变频模块，在原有正交混频模块、数据延迟缓存模块、滤波器系数模块和乘累加模块的基础上还增加有参数输入端口、滤波器阶数和数据速率控制模块、分支滤波器系数模块。参数输入端口同时将滤波器阶数控制信号和速率控制信号送给滤波器阶数和数据速率控制模块，滤波器阶数和数据速率控制模块同时输出滤波器阶数和分支抽取倍数信号给分支滤波器系数模块，并将分支抽取倍数信号送至数据延迟缓存模块的输入端；分支滤波器系数模块和参数输入端口之间设有反馈命令信息通道和滤波系数发送通道，根据参数选出处理要用的分支滤波器系数，分支滤波器系数模块将各分支滤波器系数送给乘累加模块；同时正交混频的数据送给数据延迟缓存模块，在分支抽取倍数信号的控制下，数据延迟缓存模块对混频的数据进行参数控制下的延迟和抽取处理，对抽取后的数据做缓存，然后输出给乘累加模块；乘累加模块完成数据和滤波器系数的乘累加并输出数字下变频模块的基带数字信号。

数字下变频模块的实现是通过子模块搭建实现，各个子模块通过相互之间的互联信号连接。数字下变频模块的子模块有：正交混频模块、滤波器阶数和数据速率控制模块、分支滤波器系数模块、数据延迟缓存模块、乘累加模块。同时本发明设置多种数据接口，可方便与外部设备之间实现交互式通信，同时数据接口的设计也体现了本发明在此基础上的可扩展性，使数字下变频技术在运用起来更加灵活和简单。

本发明的实现还在于：参数化模块化数字下变频模块中的分支滤波器系数模块也是参数化控制的。分支滤波器系数模块和参数输入端口之间设有反馈命令信息通道和滤波系数发送通道，根据滤波器阶数和分支抽取倍数信号对滤波器系数进行选择。如果内部预置的滤波器系数能满足设计的需求，选择使用预置在缓存区A中的滤波器系数；如果确定的滤波器阶数与预置的滤波器阶数不匹配，则向参数输入端口发送反馈信号，并经参数接收模块输出给数据接口，要求数据接口发送相应阶数的滤波器系数，并将实时接收到的滤波器系数缓存在分支滤波器系数模块的缓存区B中，送给各个分支的乘累加模块。

本发明不仅是一种参数化模块化多通道数字下变频设计平台还是参数化模块化多通道数字下变频的一种设计方法，其设计流程如图3所示，设计过程包括：

A、N通道即多通道模拟信号整形模块对N路要处理的模拟信号进行整形，输出N路整形后的模拟信号并发送给模数转换模块。

B、参数接收模块接收数据接口主要包括以太网口、PCI口、串口、USB口送来的参数和所需的滤波器系数，同时从数字下变频模块将反馈信息发送给数据接口，进行交互式处理。

C、输入通道选通模块输出N个通道的使能控制信号，根据参数接收模块送来的通道选通控制信号产生N个通道使能控制信号，该使能控制信号作为下述模数转换模块的输入信号。

D、模数转换模块包括N个模数转换器，模数转换模块在输入通道选通模块中给出的N个使能控制信号的控制下，选出M路整形的模拟信号进行模数转换并输出M路独立的数字信号。

上述过程主要实现对输入模拟信号通道的选通和模数转换，本发明通过实时接收参数，解析出通道使能控制信号，选出需要处理的通道进行后续的数字下变频处理。

E、参数化数字下变频模块包括M个数字下变频处理模块，其中每个数字下变频模块都是通过输入参数来实现参数化设置和控制，数字下变频模块的具体实现过程依次包括：正交混频、滤波器阶数和数据速率控制、分支滤波器系数选择、数据延迟缓存和乘累加；经数字下变频模块后得到M路数字下变频处理后的基带数字信号。

本发明的实现还在于：以上过程B中的参数接收模块，其参数的接收、形成和分配如下所示：

B1、接收数据接口(数据接口可为以太网口、PCI口、串口、USB口等)送来的命令和相应的滤波器系数，同时将各个数字下变频模块反馈的信息发送给数据接口。

B2、根据具体的通信协议解析接收的命令，得到各个通道的滤波器阶数控制信号L和速率控制信号K，输出给相应通道的数字下变频模块的参数输入端口，实现对各路数字下变频的参数化控制。

B3、接收滤波器系数，并将滤波器系数进行缓存，然后输出给相应通道的分支滤波器系数模块。

本发明的实现还在于：以上过程C中输入通道选通模块的使能控制信号的产生，其产生方法是：

C1、输入通道选通模块接收参数接收模块送来的通道选通的控制信号，根据具体的接口通信协议解析控制信号，得到N个通道的使能控制信号Ctrl[N-1:0]，Ctrl[N-1:0]的初始化值设为零，且定义为高有效。

C2、其中Ctrl[0]是通道1的模数转换使能控制，Ctrl[1]是通道2的模数转换使能控制，…，Ctrl[N-1]是通道N的模数转换使能控制。

C3、当Ctrl[0]为高时，表示通道1使能即选择通道1的模拟信号进行模数转换，当Ctrl[0]为低时，表示通道1不使能即通道1的模拟信号不进行模数转换；当Ctrl[1]为高时，表示通道2使能，当Ctrl[1]为低时，表示通道2不使能，…，依此类推分别用N个使能控制信号中的M个有效的信号选择所需要的M个通道。

本发明的实现还在于：参数化数字下变频模块实现数字下变频处理，对选出的M路数字信号的每一路的数字下变频处理都可使用数字下变频模块通过输入参数进行参数化控制实现数字下变频。数字下变频模块的设计过程包括：正交混频、滤波器阶数和数据速率控制、分支滤波器系数选择、数据延迟缓存和乘累加；以下对各个过程进行详细说明：

E1、正交混频将模数转换输出的数字信号与正交本振序列

和相乘，采样率f_s和信号中频f₀满足一定的关系，使相乘的本振序列

和满足：

$\cos \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{1,0,-\mathrm{1,0},\·\·\·\},$ $\sin \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{\mathrm{0,1,0},-1,\·\·\·\},$ 所以要先对采样信号进行2倍抽取，得到信号X(2n)；同时将采样信号延迟一个时钟周期后，再进行2倍抽取得到信号X(2n+1)，信号X(2n+1)比信号X(2n)延迟了一个时钟周期，采用D触发器锁存信号X(2n)即将X(2n)延迟一个时钟周期，对抽取对齐后的序列X(2n)和X(2n+1)分别交替相乘1和-1，得到正交的I(n)、Q(n)两路信号。

E2、根据输入参数L和K，确定滤波器阶数H和分支抽取倍数D。预先设置的常用低通滤波器系数的阶数有32阶、64阶、128阶、144阶，预存在缓存区A中，可供在无外部滤波器系数输入的情况下选用此预置的滤波器系数，使该发明不完全依赖于外部输入的滤波器系数，在功能上具有独立性；如果内部预置的滤波器系数满足设计的需求，可选择使用缓存区A中预置的滤波器系数，如果确定的滤波器阶数H与预置的滤波器阶数不匹配，可向参数接收模块反馈信号Cmd输出给数据接口，要求数据接口发送H阶的滤波器系数，并将实时接收到的H阶滤波器系数缓存在分支滤波器系数模块的缓存区B中。

E3、根据以上过程E2中得到的分支抽取倍数D来控制数据延迟，在频率为f_s/2的时钟控制下，对E1中产生的正交的I(n)、Q(n)两路信号分别进行0、1、2、…、D-1个时钟周期的延迟，I(n)、Q(n)两路各分解成并行的D个数据支路Id1、Id2、…、IdD，Qd1、Qd2、…、QdD，此时每个支路的数据速率是一样的，数据速率与E1中I(n)、Q(n)两路数据速率相同，为f_s/2。

E4、根据以上过程E2中得到的分支抽取倍数D来控制数据抽取，在频率为f_s/2的时钟控制下，对E3中延迟后的数据支路Id1、Id2、…、IdD，Qd1、Qd2、…、QdD分别进行D倍抽取即每隔D-1个数据抽取一个数，这样得到抽取后的数据支路为Ic1、Ic2、…、IcD，Qc1、Qc2、…、QcD，此时各个分支的数据速率是E3中数据速率的1/D倍，为f_s/2D。

E5、在频率为f_s/2D的时钟控制下，将E4中得到的抽取后的数据支路Ic1、Ic2、…、IcD、Qc1、Qc2、…、QcD分别写入各自的数据缓存区RAMDI1、RAMDI2、…、RAMDID，RAMDQ1、RAMDQ2、…、RAMDQD中。

E6、根据以上过程E2中得到的滤波器阶数H和分支抽取倍数D，通过数据选择器产生开关信号Select，选取最优的滤波器系数，当Select为‘0’时选取缓存区A中的滤波器系数，当Select为‘1’时选取缓冲区B中的滤波器系数。

E7、根据以上过程E2中得到的分支抽取倍数D来控制分支滤波器系数的产生，首先将以上过程E6中选取的滤波器的系数C₁、C₂、C₃、…、C_H进行奇偶抽取，偶数的滤波器系数C₂、C₄、…、C_H组成I路滤波器系数，奇数的滤波器系数C₁、C₃、…、C_H-1组成Q路滤波器系数，对I路滤波器系数从第一个系数开始进行D倍抽取，得到I1分支的滤波器系数C₂、

…、

对I路滤波器系数从第二个系数开始进行D倍抽取，得到I2分支的滤波器系数C₄、

…、

依此类推到ID分支的滤波器系数C_2D、

…、

I路滤波器系数总共分解成D个分支的滤波器系数向量，最后将各个分支的滤波器系数向量反序缓存在各自的系数缓冲区RAMCI1、RAMCI2、…、RAMCID中，如RAMCI1中缓存的系数按地址从小到大的顺序依次为

…、

C₂，同理可知其它缓冲区中的系数，Q路分支滤波器系数的产生与I路的处理步骤相同。

E8、分支滤波实际上是分支数据与滤波器系数乘累加的过程，I、Q两路总共2D个分支需要2D个乘累加模块，在频率为

的时钟控制下，将以上过程E5缓存区RAMDI1、RAMDI2、…、RAMDID，RAMDQ1、RAMDQ2、…、RAMDQD中缓存的I、Q两路各个分支的数据读出，同时将以上过程E7缓存区RAMCI1、RAMCI2、…、RAMCID，RAMCQ1、RAMCQ2、…、RAMCQD中缓存的I、Q两路各个分支的滤波器系数读出，RAMDI1和RAMCI1中读出的数据和系数分别送给一个乘累加模块的输入端，进行I1分支的滤波，其它各分支的滤波过程相同，I、Q两路各个分支的滤波结果为doutI1、doutI2、…、doutID，doutQ1、doutQ2、…、doutQD，此时各分支的数据速率为f_s/2D。

E9、在频率为f_s/2D的时钟控制下，将E8中I路D个分支滤波结果doutI1、doutI2、…、doutID相加，得到数字下变频的I路结果输出doutI；将Q路D个分支滤波结果doutQ1、doutQ2、…、doutQD相加，得到数字下变频的Q路结果输出doutQ。至此，完成了参数化模块化数字下变频的处理。

经过过程A～F的处理，由外部参数的控制，可选择出实际需要的M个通道的模拟信号，将M个通道的模拟信号经模数转换后输出M个通道的数字信号，各通道的数字下变频模块接收各自的参数，将接收的数字信号进行数字下变频处理，输出M路基带数字信号。整个设计方法实现了将多路中频模拟信号转换为多路基带数字信号，并且达到了降低数据速率的要求。

综上，本发明方法充分利用参数化和模块化思想实现数字下变频的设计，与现有技术相比，本发明具有如下优点：

1、本发明基于可变通道数字信号处理，通过输入通道选通模块，设置通道使能控制信号，选出需要处理的通道信号进行后续处理，而不需处理的通道信号将不处理。这样的使能设置具有可变通道的优点，同时可达到有效节省功耗的目的。

2、本发明基于参数化、模块化的思路，各路数字下变频模块通过实时接收各自的参数，可灵活地实现对每路数字信号的参数化独立处理；同时，在一定的范围内，由外部所给的参数来控制滤波器阶数和数据速率的改变，使其适用于不用要求的***，应用范围更加宽广。具有参数化模块化设计的完整性、灵活性和易用性。

3、本发明的数据接口可为以太网口、PCI口、串口、USB口等，数据接口向参数接收模块发送命令和相应的滤波器系数，同时也可以将本发明数字下变频模块的信息反馈给数据接口，进行交互式处理，这种多种接口的选择和交互式处理，增加了***的简便性、易用性和通用性。

4、本发明可实时接收数据接口发送的滤波器系数，也可选择内部预置的滤波器系数，实现了滤波系数动可变，退可守的全面化控制，具有很强的通用性和实用性。

附图说明

图1是本发明设计平台的模块化框图，也是本发明设计方法的构成框图；

图2是本发明的M通道数字下变频模块中单个通道数字下变频模块的构成框图；

图3是单个通道数字下变频模块的流程图；

图4是单个通道数字下变频模块的正交混频模块的流程图；

图5是单个通道数字下变频模块的滤波器阶数和数据速率控制模块的流程图；

图6是单个通道数字下变频模块的对称型FIR滤波器框图；

图7是单个通道数字下变频模块的I路数据延迟缓存模块的构成框图：

图8是单个通道数字下变频模块的分支滤波器系数模块的构成框图；

图9是单个通道数字下变频模块的I路分支滤波的乘累加模块的构成框图；

图10是单个通道数字下变频模块的I路分支滤波的乘累加模块的分时复用时序图。

具体实施方式

以下实施实例用于说明本发明，但不用来限制本发明的适用范围。

实施例1

本发明是一种参数化模块化多通道数字下变频设计平台，包括有模数转换模块和N通道数字下变频模块，N路模拟信号经模数转换模块输出的数字信号送给N个数字下变频模块做数字下变频处理，并输出N路基带数字信号；参见图1，本发明的参数化模块化多通道数字下变频设计平台还包括有N通道模拟信号整形模块、参数接收模块、输入通道选通模块、N通道参数输入端口，N路模拟信号输入给N通道模拟信号整形模块，输出N路经整形的模拟信号并送给模数转换模块，同时数据接口将参数送给参数接收模块，参数接收模块将通道选通的命令送给输入通道选通模块，输入通道选通模块输出N个通道使能控制信号给模数转换模块，在N个通道使能控制信号的控制下，模数转换模块对选出的M路模拟信号做模数转换，输出M路数字信号给M个数字下变频模块，同时参数接收模块将M路的通道参数分别送给M个数字下变频模块的参数输入端口，在参数控制下做M路数字下变频处理，并输出M路基带数字信号。本发明的数字下变频模块为参数化模块化的数字下变频模块。

参见图2，本发明的参数化模块化的数字下变频模块是在原有正交混频模块、数据延迟缓存模块、滤波器系数模块和乘累加模块的基础上还增加有参数输入端口、滤波器阶数和数据速率控制模块、分支滤波器系数模块，参数输入端口同时将滤波器阶数控制信号和速率控制信号送给滤波器阶数和数据速率控制模块，滤波器阶数和数据速率控制模块同时输出滤波器阶数和分支抽取倍数信号给分支滤波器系数模块，并将分支抽取倍数信号送至数据延迟缓存模块的输入端，分支滤波器系数模块和参数输入端口之间设有反馈命令信息通道和滤波器系数发送通道，根据参数选出实际需要的分支滤波器系数，分支滤波器系数模块将各分支滤波器系数送给乘累加模块；同时正交混频的数据送给数据延迟缓存模块，在分支抽取倍数信号的控制下，数据延迟缓存模块对混频的数据进行参数控制下的延迟和抽取处理，对处理后的数据做缓存，然后输出给乘累加模块，乘累加模块完成数据和滤波器系数的乘累加并输出数字下变频的基带数字信号。

本发明的参数化模块化数字下变频模块中的分支滤波器系数模块也是参数化控制的，分支滤波器系数模块和参数输入端口之间设有反馈命令信息通道和滤波器系数发送通道，根据滤波器阶数和分支抽取倍数信号对滤波器系数进行选择，如果内部预置的滤波器系数能满足设计的需求，选择使用预置在缓存区A中的滤波器系数，如果确定的滤波器阶数与预置的滤波器阶数不匹配，向参数输入端口发送反馈信号，并经参数接收模块输出给数据接口，要求数据接口发送相应阶的滤波器系数，并将实时接收到的滤波器系数缓存在分支滤波器系数模块的缓存区B中，送给各个分支的乘累加模块。

实施例2

参数化模块化多通道数字下变频设计平台同实施例1。

本发明还是一种参数化模块化多通道数字下变频设计方法，设计方法是在上述的参数化模块化多通道数字下变频设计平台上运行，参见图1，设计过程包括：

A、N通道即多通道模拟信号整形模块对N路模拟信号进行整形，并输出N整形后的模拟信号；

B、参数接收模块接收数据接口主要包括以太网口、PCI口、串口、USB口，送来的参数和所需的滤波器系数，同时可将本发明中子模块的信息反馈给数据接口，进行交互式处理。

其参数的接收、形成和分配如下所示：

B1、接收数据接口(数据接口可为以太网口、PCI口、串口、USB口等)送来的命令和相应的滤波器系数，同时也可以将本发明中子模块的信息反馈给数据接口，进行交互式处理，多种接口的选择，增加了***的简便性、易用性和通用性。

B2、根据具体的通信协议解析接收的命令，得到各个通道的滤波器阶数控制信号L和速率控制信号K，输出给相应通道的数字下变频模块的参数输入端口，实现对各路数字下变频的参数化控制。

B3、接收滤波器系数，并将滤波器系数进行缓存，然后输出给相应通道的分支滤波器系数模块。

C、输入通道选通模块输出N个通道的使能控制信号，根据参数接收模块送来的通道选通控制信号产生N个通道使能控制信号，该使能控制信号作为下述模数转换模块的输入信号；通过N选M输入通道选通模块，设置选通使能，选出需要做处理的通道进行后续处理，而不需处理的通道数将不使能，可有效减少***的功耗。

输入通道选通模块的使能控制信号的产生，其产生方法是：

C1、输入通道选通模块接收参数接收模块送来的通道选通的控制信号，根据具体的接口通信协议解析控制信号，得到N个通道的使能控制信号Ctrl[N-1:0]，Ctrl[N-1:0]的初始化值设为零，且定义为高有效。

C2、其中Ctrl[0]是通道1的模数转换使能控制，Ctrl[1]是通道2的模数转换使能控制，…，Ctrl[N-1]是通道N的模数转换使能控制。

C3、当Ctrl[0]为高时，表示通道1使能即选择通道1的模拟信号进行模数转换，当Ctrl[0]为低时，表示通道1不使能即通道1的模拟信号不进行模数转换；当Ctrl[1]为高时，表示通道2使能，当Ctrl[1]为低时，表示通道2不使能，…，依此类推分别用N个使能控制信号中的M个有效的信号选择所需要的M个通道。

D、模数转换模块包括N个模数转换器，模数转换模块在输入通道选通模块中给出的N个使能控制信号的控制下，选出M路整形的模拟信号进行模数转换并输出M路独立的数字信号。

E、参数化数字下变频模块包括M个数字下变频处理模块，其中每个数字下变频模块都是通过输入参数来实现参数化控制，数字下变频模块实现数字下变频的具体实现过程依次包括：正交混频、滤波器阶数和数据速率控制、分支滤波器系数选择、数据延迟缓存和乘累加。

F、对输入的N个通道的模拟信号分别执行过程A～E的操作，得到M路数字下变频处理后的基带数字信号。

对选出的M路数字信号的参数化数字下变频的实现中，每一路的数字下变频都可使用数字下变频模块通过输入参数进行参数化控制实现数字下变频。数字下变频的参数化、模块化设计，使我们通过外部所给的参数在一定的范围内进行滤波器阶数和数据速率的改变，具有参数化模块化的完整性和可重用性，使其应用更加宽广。设计过程包括：正交混频、滤波器阶数和数据速率控制、分支滤波器系数选择、数据延迟缓存和乘累加；以下对各个过程进行详细说明：

E1、模数转换输出的数字信号与正交本振序列

和

相乘，采样率f_s和信号中频f₀满足一定的关系，使相乘的本振序列

和

满足：

$\cos \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{1,0,-\mathrm{1,0},\·\·\·\},$ $\sin \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{\mathrm{0,1,0},-1,\·\·\·\},$

参见图4，先对采样信号进行2倍抽取，得到信号X(2n)；同时将采样信号延迟一个时钟周期后，再进行2倍抽取得到信号X(2n+1)，信号X(2n+1)比信号X(2n)延迟了一个时钟周期，采用D触发器锁存信号X(2n)即将X(2n)延迟一个时钟周期，对抽取对齐后的序列X(2n)和X(2n+1)分别交替相乘1和-1，分别得到正交的I(n)、Q(n)两路信号。

E2、参见图5，根据输入参数L和K，确定滤波器阶数H和分支抽取倍数D，预先设置的常用低通滤波器系数的阶数有32阶、64阶、128阶、144阶，预存在缓存区A中，可供在无外部滤波器系数输入的情况下选用此预置的滤波器系数，使该发明不完全依赖于外部输入的滤波器系数，在功能上具有独立性。

如果内部预置的滤波器系数满足设计的需求，可选择使用缓存区A中预置的滤波器系数，如果确定的滤波器阶数H与预置的滤波器阶数不匹配，可向参数接收模块反馈信号Cmd输出给数据接口，要求数据接口发送H阶的滤波器系数，并将实时接收到的H阶滤波器系数缓存在分支滤波器系数模块的缓存区B中；滤波系数的这种既可实时接收数据接口发送的系数，也可选择内部预置的滤波器系数设计，使滤波系数动可变，退可守的全面化控制，具有很强的通用性、实用性。

E3、参见图7，根据E2中得到的分支抽取倍数D来控制数据延迟，在频率为f_s/2的时钟控制下，对E1中产生的正交的I(n)、Q(n)两路信号分别进行0、1、2、…、D-1个时钟周期的延迟，I(n)、Q(n)两路各分解成并行的D个数据支路Id1、Id2、…、IdD，Qd1、Qd2、…、QdD，此时每个支路的数据速率是一样的，数据速率与E1中I(n)、Q(n)两路数据速率相同，为f_s/2。

E4、根据E2中得到的分支抽取倍数D来控制数据抽取，在频率为f_s/2的时钟控制下，对E3中延迟后的数据支路Id1、Id2、…、IdD，Qd1、Qd2、…、QdD分别进行D倍抽取即每隔D-1个数据抽取一个数，这样得到抽取后的数据支路为Ic1、Ic2、…、IcD，Qc1、Qc2、…、QcD。此时各个分支的数据速率是E3中数据速率的1/D倍，为f_s/2D。

E5、参见图6，在频率为f_s/2D的时钟控制下，将E4中得到的抽取后的数据支路Ic1、Ic2、…、IcD，Qc1、Qc2、…、QcD分别写入各自的数据缓存区RAMDI1、RAMDI2、…、RAMDID，RAMDQ1、RAMDQ2、…、RAMDQD中。

E6、参见图8，根据E2中得到的滤波器阶数H和分支抽取倍数D，通过数据选择器产生开关信号Select，选取最优的滤波器系数。当Select为‘0’时选取缓存区A中的滤波器系数，当Select为‘1’时选取缓冲区B中的滤波器系数。

E7、根据E2中得到的分支抽取倍数D来控制分支滤波器系数的产生。首先将E6中选取的滤波器的系数C₁、C₂、C₃、…、C_H进行奇偶抽取，偶数的滤波器系数C₂、C₄、…、C_H组成I路滤波器系数，奇数的滤波器系数C₁、C₃、…、C_H-1组成Q路滤波器系数，对I路滤波器系数从第一个系数开始进行D倍抽取，得到I1分支的滤波器系数C₂、

…、

对I路滤波器系数从第二个系数开始进行D倍抽取，得到I2分支的滤波器系数C₄、

…、

依此类推到ID分支的滤波器系数C_2D、

…、

I路滤波器系数总共分解成D个分支的滤波器系数向量，最后将各个分支的滤波器系数向量反序缓存在各自的系数缓冲区RAMCI1、RAMCI2、…、RAMCID中，如RAMCI1中缓存的系数按地址从小到大的顺序依次为

…、

C₂，同理可知其它缓冲区中的系数，Q路分支滤波器系数的产生与I路的处理步骤相同。

E8、分支滤波实际上是分支数据与滤波器系数乘累加的过程，I、Q两路总共2D个分支需要2D个乘累加模块。参见图9，在频率为

的时钟控制下，将E5缓存区RAMDI1、RAMDI2、…、RAMDID，RAMDQ1、RAMDQ2、…、RAMDQD中缓存的I、Q两路各个分支的数据读出，同时将E7缓存区RAMCI1、RAMCI2、…、RAMCID，RAMCQ1、RAMCQ2、…、RAMCQD中缓存的I、Q两路各个分支的滤波器系数读出，RAMDI1和RAMCI1中读出的数据和系数分别送给一个乘累加模块的输入端，进行I1分支的滤波。其它各分支的滤波过程相同，I、Q两路各个分支的滤波结果为doutI1、doutI2、…、doutID，doutQ1、doutQ2、…、doutQD，此时各分支的数据速率为f_s/2D。

E9、在频率为f_s/2D的时钟控制下，将E8中I路D个分支滤波结果doutI1、doutI2、…、doutID相加，得到数字下变频的I路结果输出doutI；将Q路D个分支滤波结果doutQ1、doutQ2、…、doutQD相加，得到数字下变频的Q路结果输出doutQ。至此，完成了参数化模块化数字下变频的处理。

实施例3

参数化模块化多通道数字下变频设计平台和参数化模块化多通道数字下变频设计方法同实施例1-2。

为使本发明的目的、优点和技术方法更加清楚，下面在可编程逻辑器件XilinxVirtex5系列FPGA上以模块化思想为基础对本发明实施方案中的各个模块进行详细描述。

1、N(N≥1)通道模拟信号整形模块。每个通道包括一个模拟信号整形电路，模拟信号整形电路用于对输入的N个通道的模拟信号进行调整后，输出给模数转换模块。

2、输入通道选通模块。该模块输出N个通道的使能控制信号，用于对N个相互独立的模拟通道进行选择选出M个通道。该使能控制信号作为模数转换模块的输入，只有使能信号有效的相应通道模拟信号被选中。

3、模数转换模块。该模块包括N个模数转换器，根据输入通道选通模块中给出的M(M≤N)个有效的使能控制信号来选通M路整形后的模拟信号，进行模数转换输出M路独立的数字信号。

4、参数接收模块。参数接收模块是与外部进行数据通信的接口，用于接收如以太网口、PCI口、串口、USB口等数据接口传送过来的命令和需要的滤波器系数。同时该模块也可以将本发明中子模块的信息反馈给数据接口，进行交互式处理。该模块主要根据具体的通信协议将接收的命令解析，得到各个通道的滤波器阶数控制信号L和速率控制信号K，输出给相应通道的数字下变频模块；同时将接收的各通道的滤波器系数进行缓存，也能将数字下变频模块送来的的反馈命令发送给外部端口。

5、M个通道参数化模块化数字下变频模块。该模块是本发明的核心模块，包括M个数字下变频处理模块，其中每个通道的数字下边频都是通过对M个数字下变频模块分别输入参数来实现参数化设置和控制，进行独立的处理。数字下变频模块包括各个子模块，其中有：正交混频模块、滤波器阶数和数据速率控制模块、分支滤波器系数模块、数据延迟缓存模块和乘累加模块。以下对数字下变频模块的子模块进行说明，具体框图见图2。

6、正交混频模块。正交混频的原理框图如图4所示。基于模块化处理的思想，本模块的输入是模数转换模块输出的数字信号，输出是混频后正交的I、Q两路基带信号。本模块对A/D采样输出的数字信号进行混频，将采样信号进行奇偶抽取，得到的两路信号分别与正交本振序列

和

相乘，输出两路正交的基带信号。

7、滤波器阶数和数据速率控制模块。该模块根据参数接收模块送来的滤波器阶数控制信号L和速率控制信号K，进行滤波器阶数的优化选择，得到当前滤波器需要的总阶数H和分支抽取倍数D，将阶数H和分支抽取倍数D经缓存输出给其它的子模块。这里滤波器阶数控制信号L定义为外部发送的滤波器阶数；速率控制信号K定义为采样信号正交混频后根据实际情况需要抽取的倍数；H定义为实际确定的滤波器的阶数；分支抽取倍数D定义为各分支滤波器滤波前对各分支数据需要进行的抽取倍数。

8、数据延迟缓存模块。根据过程7得到的分支抽取倍数D，本模块对正交混频后的I、Q两路数据分别进行延迟、抽取和缓存处理。以下的过程都以I路为例，如图7所示，先对数据依次延迟1、2、…、D-1个单元，总共得到D路并行的数据，再对每路数据分别进行D倍抽取，D路数据总共得到D个抽头，将D个抽头的数据分别缓存在D个缓存区中，输出给过程10中乘累加模块的数据输入端。

9、分支滤波器系数模块。该模块将接收到的滤波器系数缓存在一个单独的缓存区中。根据过程7得到的多相滤波器总阶数H和分支抽取倍数D，本模块可选择出对应阶数的滤波器系数，并根据多相滤波原理将滤波器系数进行抽取和重排，得到D个抽头的系数向量即D个分支滤波器的系数向量，分别缓存后输出给过程10中乘累加模块的系数输入端。

10、乘累加模块。经过过程1～9的处理，本模块实现的是多相滤波器的最后一步即乘累加。将过程8输出的各分支的数据和过程9输出的各分支滤波器的系数分别进行乘累加后，得到I路的D个分支滤波器的输出，再将此D个分支滤波器的输出通过控制信号周期性的求和输出，最终得到数字下变频的I路输出。Q路的处理过程类似。

实施例4

参数化模块化多通道数字下变频设计平台和参数化模块化多通道数字下变频设计方法同实施例1-2-3。

为使本发明的目的、优点和技术方法更加清楚，通过设置相应的参数更详细地对本发明进行说明。本实例中上位机通过PCI口向本平台发送的参数为：N＝16，M＝8，滤波器阶数H＝144，分支抽取倍数D＝6，本实例中每个通道处理的参数是完全一样的。下面在可编程逻辑器件Xilinx Virtex5系列FPGA上对本发明实施方式作进一步详细地描述。

实现本发明的步骤如下：

步骤1，模拟信号整形。

本实例中N＝16，16个通道模拟信号整形模块接收16个通道的模拟输入信号进行调整后，再输出给模数转换模块。

步骤2，解析出16个通道的使能控制信号。

本实例中，数据接口为PCI接口，上位机通过PCI接口发送参数给参数接收模块。参数接收模块根据PCI接口的通信协议解析出通道选通的命令，得到16个通道的使能控制信号Ctrl[15:0]。本实例中，解析出的使能控制信号为CtrI[15:0]＝0000000011111111。

步骤3，多通道选择。

将步骤2中的使能控制信号Ctrl[15:0]发送给模数转换模块，控制相应通道的模拟信号进行模数转换。本实例中，选择通道1～8的模拟信号进行模数转换，得到8路数字信号。而通道9～16不使能即不进行模数转换。

步骤4，解析出8个通道的控制参数。

参数接收模块根据PCI接口的通信协议，实时地接收上位机发送来的命令和相应的滤波器系数。从命令中解析出8个通道的滤波器阶数控制信号L1、L2、…、L8和速率控制信号K1、K2、…、K8。将L1和K1送给通道1数字下变频模块的参数输入端口，将L2和K2送给通道2数字下变频模块的参数输入端口，…，将L8和K8送给通道8数字下变频模块的参数输入端；同时8个通道的滤波器系数分别发送给8个数字下变频模块，并缓存在分支滤波器系数模块的缓存区中。

步骤5，参数化模块化数字下变频的实现。

8个通道的参数化数字下变频模块的结构是完全相同的，不同的是所输入的控制参数和滤波器系数有所区别，通过步骤4产生的参数L1、L2、…、L8和K1、K2、…、K8可实现各路的参数化控制。以下对本发明的通道1参数化数字下变频模块的步骤进行详细介绍：

1、信号正交混频。

本实例中，模拟信号的中频f₀＝210M，带宽B＝5M。根据带通采样定理

n取满足fs≥2B的整数，本实例中的模数转换器的采样率fs＝120M。本振序列

和满足如下关系：

$\cos \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{1,0,-\mathrm{1,0},\·\·\·\},$ $\sin \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{\mathrm{0,1,0},-1,\·\·\·\}.$

基于上述条件，在频率为120M时钟的控制下，从第一个有效时钟沿开始，首先对采样信号进行2倍抽取，得到信号X(2n)；同时将采样信号延迟一个时钟周期后，再进行2倍抽取得到信号X(2n+1)。信号X(2n+1)比信号X(2n)延迟了一个时钟周期，将X(2n)延迟一个时钟周期，然后在有效时钟沿到来时，将抽取对齐后的序列X(2n)和X(2n+1)分别交替相乘1和-1，得到正交的I(n)、Q(n)两路信号。此时的数据速率已经降低为采样率的一半，为60M。

2、解析出通道1的滤波器阶数H和分支抽取倍数D。

本实例中，根据上位机发送的参数L1＝144和K1＝12，确定滤波器阶数H＝144，分支抽取倍数D＝6。本实例中确定的滤波器阶数H＝144，与预置的滤波器阶数都不匹配，向参数接收模块反馈信号Cmd，通过PCI接口发送给上位机，上位机接收到此反馈信号，通过PCI接口发送H＝144阶的滤波器系数缓存在分支滤波器系数模块的缓存区B中。

3、数据延迟。

根据得到的分支抽取倍数D＝6来控制数据延迟。在频率为60M的时钟控制下，对1中产生的正交的I(n)、Q(n)两路信号分别进行0、1、2、…、5个时钟周期的延迟，I(n)、Q(n)两路各分解成并行的6个数据支路Id1、Id2、…、Id6、Qd1、Qd2、…、Qd6，此时每个支路的数据速率是一样的，数据速率与1中I(n)、Q(n)两路数据速率相同，为60M。

4、分支数据抽取。

根据得到的分支抽取倍数D＝6来控制数据抽取。在频率为60M的时钟控制下，对3中延迟后的数据支路Id1、Id2、…、Id6，Qd1、Qd2、…、Qd6分别进行6倍抽取即每隔5个数据抽取一个数，这样得到抽取后的数据支路为Ic1、Ic2、…、Ic6，Qc1、Qc2、…、Qc6。此时各个分支的数据速率是3中数据速率的1/6倍，为10M。

5、分支数据缓存。

在频率为10M的时钟控制下，根据分支数据抽取得到的抽取后的数据支路Ic1、Ic2、…、Ic6，Qc1、Qc2、…、Qc6分别写入各自的数据缓存区RAMDI1、RAMDI2、…、RAMDI6，RAMDQ1、RAMDQ2、…、RAMDQ6中。

6、滤波器系数的选择。

根据得到的滤波器阶数H＝144和分支抽取倍数D＝6，通过数据选择器产生开关信号Select＝1，选取最优的滤波器系数即实时接收的缓存在缓存区B中的滤波器系数。

7、分支滤波器系数的产生。

根据得到的分支抽取倍数D＝6来控制分支滤波器系数的产生。首先将选取的滤波器的系数C₁、C₂、C₃、…、C₁₄₄进行奇偶抽取，偶数的滤波器系数C₂、C₄、…、C₁₄₄组成I路滤波器系数，奇数的滤波器系数C₁、C₃、…、C₁₄₃组成Q路滤波器系数。然后对I路滤波器系数从第一个系数开始进行D＝6倍抽取，得到I1分支的滤波器系数C₂、C₁₄、C₂₆、…、C₁₃₄；对I路滤波器系数从第二个系数开始进行D＝6倍抽取，得到I2分支的滤波器系数C₄、C₁₆、C₂₈、…、C₁₃₆；依此类推到I6分支的滤波器系数C₁₂、C₂₄、C₃₆、…、C₁₄₄。I路滤波器系数总共分解成6个分支的滤波器系数向量。最后将各个分支的滤波器系数向量反序缓存在各自的系数缓冲区RAMCI1、RAMCI2、…、RAMCI6中，如RAMCI1中缓存的系数按地址从小到大的顺序依次为C₁₃₄、…、C₂₆、C₁₄、C₂，同理可知其它缓冲区中的系数。

Q路分支滤波器系数的产生与I路的处理步骤相同。

8、分支滤波处理。

分支滤波实际上是分支数据与滤波器系数乘累加的过程，I、Q两路总共12个分支需要12个乘累加模块，也就需要12个乘加器DSP48E。在频率为120M的时钟控制下，将缓存区RAMDI1、RAMDI2、…、RAMDI6，RAMDQ1、RAMDQ2、…、RAMDQ6中缓存的I、Q两路各个分支的数据读出，同时将缓存区RAMCI1、RAMCI2、…、RAMCI6，RAMCQ1、RAMCQ2、…、RAMCQ6中缓存的I、Q两路各个分支的滤波器系数读出。RAMDI1和RAMCI1中读出的数据和系数分别送给一个DSP48E的A、B输入端，这里DSP48E的工作频率与数据速率相同，为120M，设置DSP48E的工作模式为乘累加模式。参见图10，利用DSP48E分时复用的思想，实现了I1分支的滤波；其它各分支的滤波过程相同。

在频率为120M的时钟控制下，以12为计数周期对DSP48E的输出结果进行抽取，可得到I、Q两路各个分支的滤波结果doutI1、doutI2、…、doutI6，doutQ1、doutQ2、…、doutQ6，此时各分支的数据速率为10M。

9、通道1数字下变频I、Q两路结果输出

在频率为10M的时钟控制下，将得到的I路6个分支滤波结果doutI1、doutI2、…、doutI6相加，得到数字下变频的I路结果输出doutI；将Q路6个分支滤波结果doutQ1、doutQ2、…、doutQ6相加，得到数字下变频的Q路结果输出doutQ。

通过步骤1～9完成了通道1的参数化数字下变频处理，通道2～8的处理过程与通道1的处理过程类似，至此完成1～8通道的数字下变频处理，得8路数字基带信号。

上述实施方法为本发明较佳的实施方案，但是本发明的实施方式并不受上述实施方案的限制，其它任何在没有违背本发明的精神实质、技术方案和原理下所做的改变、替换、组合、简化或是改装，均应视为等效的置换方式，都包含在本发明的保护范围之内。

综上，本发明公开了一种参数化模块化多通道数字下变频设计平台和方法，本发明是一种参数化模块化的数字下变频设计平台，是对N个通道的模拟输入信号选出M个通道进行模数转换，然后做数字下变频处理输出M路基带数字信号，共后续处理使用。本发明不仅是一种设计平台还是一种设计方法，本参数化模块化多通道数字下变频的设计方法的设计过程为：对输入数字信号进行正交混频；根据实时接收到的参数解析出滤波器阶数H和分支抽取倍数D，将正交混频后的信号分别做延迟、抽取和缓存；同时将选取的滤波器系数进行抽取重排，得到各分支滤波器系数向量并做缓存；将缓存的数据和系数同时送往乘累加模块做分支滤波处理，对其结果周期性抽取、求和，得M路基带信号，每一路信号包括I、Q两路的正交信号。本发明具有易用性、通用性和灵活性的优点，用于将多路中频采样信号变换成基带信号，同时达到降低数据速率的目的。

Claims (7)

1.一种参数化模块化多通道数字下变频设计平台，包括有模数转换模块和N通道数字下变频模块，N路模拟信号经模数转换模块输出的数字信号送给N个数字下变频模块做数字下变频处理，并输出N路基带数字信号；其特征在于：参数化模块化多通道数字下变频设计平台还包括有N通道模拟信号整形模块、参数接收模块、输入通道选通模块、N通道参数输入端口，N路模拟信号输入给N通道模拟信号整形模块，输出N路经整形的模拟信号并送给模数转换模块，同时数据接口将参数送给参数接收模块，参数接收模块将通道选通的命令送给输入通道选通模块，输入通道选通模块输出N个通道使能控制信号给模数转换模块，在N个通道使能控制信号的控制下，模数转换模块对选出的M路模拟信号做模数转换，输出M路数字信号给M个数字下变频模块，同时参数接收模块将M路的通道参数分别送给M个数字下变频模块的参数输入端口，在参数控制下做M路数字下变频处理，并输出M路基带数字信号；所述数字下变频模块为参数化模块化的数字下变频模块。

2.根据权利要求1中参数化模块化多通道数字下变频设计平台，其特征在于：参数化模块化的数字下变频模块，在原有正交混频模块、数据延迟缓存模块、滤波器系数模块和乘累加模块的基础上还增加有参数输入端口、滤波器阶数和数据速率控制模块、分支滤波器系数模块，参数输入端口同时将滤波器阶数控制信号和速率控制信号送给滤波器阶数和数据速率控制模块，滤波器阶数和数据速率控制模块同时输出滤波器阶数和分支抽取倍数信号给分支滤波器系数模块，并将分支抽取倍数信号送至数据延迟缓存模块的输入端，分支滤波器系数模块和参数输入端口之间设有反馈命令信息通道和滤波系数发送通道，根据参数选出实际需要的分支滤波器系数，分支滤波器系数模块将各分支滤波器系数送给乘累加模块；同时正交混频的数据送给数据延迟缓存模块，在分支抽取倍数信号的控制下，数据延迟缓存模块对混频的数据进行参数化控制下的延迟和抽取的降速处理，对降速后的数据做缓存，然后输出送给乘累加模块，乘累加模块完成数据和滤波器系数的乘累加并输出数字下变频的I、Q两路基带数字信号。

3.根据权利要求2中参数化模块化多通道数字下变频设计平台，其特征在于：参数化模块化数字下变频模块中的分支滤波器系数模块也是参数化控制，根据滤波器阶数和分支抽取倍数信号对滤波器系数进行选择，如果内部预置滤波器系数能满足设计的需求，选择使用预置在缓存区A中的滤波器系数，如果确定的滤波器阶数与预置的滤波器阶数不匹配，向参数输入端口发送反馈信号，并经参数接收模块输出给数据接口，要求数据接口发送相应阶的滤波器系数，并将实时接收到的滤波器系数缓存在分支滤波器系数模块的缓存区B中，送给各个分支的乘累加模块。

4.一种参数化模块化多通道数字下变频设计方法，其特征在于：设计过程包括：

A、N通道即多通道模拟信号整形模块对N路要处理的模拟信号进行整形，输出N路整形后的模拟信号并发送给模数转换模块；

B、参数接收模块接收数据接口主要包括以太网口、PCI口、串口、USB口送来的参数和所需的滤波器系数，同时从数字下变频模块将反馈信息发送给数据接口，进行交互式处理；

C、输入通道选通模块输出N个通道的使能控制信号，根据参数接收模块送来的通道选通控制信号产生N个通道使能控制信号，该使能控制信号作为下述模数转换模块的输入信号；

D、模数转换模块包括N个模数转换器，模数转换模块在输入通道选通模块中给出的N个使能控制信号的控制下，选出M路整形的模拟信号进行模数转换并输出M路独立的数字信号；

E、参数化数字下变频模块包括M个数字下变频处理模块，其中每个数字下变频模块都是通过输入参数来实现参数化控制，数字下变频模块实现数字下变频的具体实现过程依次包括：正交混频、滤波器阶数和数据速率控制、分支滤波器系数选择、数据延迟缓存和乘累加；

F、对输入的N个通道的要处理的模拟信号分别执行设计过程A～E的操作，得到M路数字下变频处理后的基带数字信号。

5.根据权利要求4中所述的参数化模块化多通道数字下变频设计方法，其特征在于参数接收过程，其中参数的接收、形成和分配如下所示：

B1、接收数据接口送来的命令和相应的滤波器系数，同时将各个数字下变频模块反馈的信息发送给给数据接口；

B2、根据具体的通信协议解析接收的命令，得到各个通道的滤波器阶数控制信号L和速率控制信号K，输出给相应通道的数字下变频模块的参数输入端口，实现对各路数字下变频的参数化控制；

B3、接收滤波器系数，并将滤波器系数进行缓存，然后输出给相应通道的分支滤波器系数模块。

6.根据权利要求5所述的参数化模块化多通道数字下变频设计方法，特征在于输入通道选通的使能控制信号的产生，其产生方法是：

C1、输入通道选通模块接收参数接收模块送来的通道选通的控制信号，根据具体的接口通信协议解析控制信号，得到N个通道的使能控制信号Ctrl[N-1:0]，Ctrl[N-1:0]的初始化值设为零，且定义为高有效；

C2、其中Ctrl[0]是通道1的模数转换使能控制，Ctrl[1]是通道2的模数转换使能控制，…，Ctrl[N-1]是通道N的模数转换使能控制；

C3、当Ctrl[0]为高时，表示通道1使能即选择通道1的模拟信号进行模数转换，当Ctrl[0]为低时，表示通道1不使能即通道1的模拟信号不进行模数转换；当Ctrl[1]为高时，表示通道2使能，当Ctrl[1]为低时，表示通道2不使能，依此类推分别用N个使能控制信号中的M个有效的信号选择所需要的M个通道。

7.根据权利要求6中所述的参数化模块化多通道数字下变频设计方法，其特征在于参数化数字下变频的实现，对选出的M路数字信号的每一路的数字下变频都可实现参数化控制，设计过程包括：正交混频、滤波器阶数和数据速率控制、分支滤波器系数选择、数据延迟缓存和乘累加；以下对各个过程进行详细说明：

E1、正交混频将模数转换输出的数字信号与正交本振序列和

相乘，采样率f_s和信号中频f₀满足一定的关系，使相乘的本振序列

和

满足：

$\cos \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{\mathrm{1,0},-\mathrm{1,0},\·\·\·\},$ $\sin \left(2\mathrm{\π}\frac{f_0}{f_s}n\right)=\{\mathrm{0,1,0},-1,\·\·\·\},$ 先对采样信号进行2倍抽取，得到信号X(2n)；同时将采样信号延迟一个时钟周期后，再进行2倍抽取得到信号X(2n+1)，信号X(2n+1)比信号X(2n)延迟了一个时钟周期，采用D触发器锁存信号X(2n)即将X(2n)延迟一个时钟周期，对抽取对齐后的序列X(2n)和X(2n+1)分别交替相乘1和-1，分别得到正交的I(n)、Q(n)两路信号；

E2、根据输入参数L和K，确定滤波器阶数H和分支抽取倍数D，预先设置的常用低通滤波器系数的阶数有32阶、64阶、128阶、144阶，预存在缓存区A中，可供在无外部滤波器系数输入的情况下选用此预置的滤波器系数，如果内部预置的滤波器系数满足设计的需求，选择使用缓存区A中预置的滤波器系数，如果确定的滤波器阶数H与预置的滤波器阶数不匹配，向参数接收模块反馈信号Cmd输出给数据接口，要求数据接口发送H阶的滤波器系数，并将实时接收到的H阶滤波器系数缓存在分支滤波器系数模块的缓存区B中；

E3、根据以上过程E2中得到的分支抽取倍数D来控制数据延迟，在频率为f_s/2的时钟控制下，对E1中产生的正交的I(n)、Q(n)两路信号分别进行0、1、2、…、D-1个时钟周期的延迟，I(n)、Q(n)两路各分解成并行的D个数据支路Id1、Id2、…、IdD，Qd1、Qd2、…、QdD，此时每个支路的数据速率是一样的，数据速率与E1中I(n)、Q(n)两路数据速率相同，为f_s/2；

E4、根据以上过程E2中得到的分支抽取倍数D来控制数据抽取，在频率为f_s/2的时钟控制下，对E3中延迟后的数据支路Id1、Id2、…、IdD，Qd1、Qd2、…、QdD分别进行D倍抽取即每隔D-1个数据抽取一个数，这样得到抽取后的数据支路为Ic1、Ic2、…、IcD、Qc1、Qc2、…、QcD，此时各个分支的数据速率是E3中数据速率的1/D倍，为f_s/2D；

E5、在频率为f_s/2D的时钟控制下，将E4中得到的抽取后的数据支路Ic1、Ic2、…、IcD，Qc1、Qc2、…、QcD分别写入各自的数据缓存区RAMDI1、RAMDI2、…、RAMDID，RAMDQ1、RAMDQ2、…、RAMDQD中；

E6、根据以上过程E2中得到的滤波器阶数H和分支抽取倍数D，通过数据选择器产生开关信号Select，选取最优的滤波器系数，当Select为‘0’时选取缓存区A中的滤波器系数，当Select为‘1’时选取缓冲区B中的滤波器系数；

E7、根据以上过程E2中得到的分支抽取倍数D来控制分支滤波器系数的产生，首先将以上过程E6中选取的滤波器的系数C₁、C₂、C₃、…、C_H进行奇偶抽取，偶数的滤波器系数C₂、C₄、…、C_H组成I路滤波器系数，奇数的滤波器系数C₁、C₃、…、C_H-1组成Q路滤波器系数，对I路滤波器系数从第一个系数开始进行D倍抽取，得到I1分支的滤波器系数C₂、

…、对I路滤波器系数从第二个系数开始进行D倍抽取，得到I2分支的滤波器系数C₄、…、

…、

依此类推到ID分支的滤波器系数C_2D、

…、

I路滤波器系数总共分解成D个分支的滤波器系数向量，最后将各个分支的滤波器系数向量反序缓存在各自的系数缓冲区RAMCI1、RAMCI2、…、RAMCID中，如RAMCI1中缓存的系数按地址从小到大的顺序依次为

…、

C₂，同理可知其它缓冲区中的系数，Q路分支滤波器系数的产生与I路的处理步骤相同；

E8、分支滤波实际上是分支数据与滤波器系数乘累加的过程，I、Q两路总共2D个分支需要2D个乘累加模块，在频率为

的时钟控制下，将以上过程E5缓存区RAMDI1、RAMDI2、…、RAMDID，RAMDQ1、RAMDQ2、…、RAMDQD中缓存的I、Q两路各个分支的数据读出，同时将以上过程E7缓存区RAMCI1、RAMCI2、…、RAMCID，RAMCQ1、RAMCQ2、…、RAMCQD中缓存的I、Q两路各个分支的滤波器系数读出，RAMDI1和RAMCI1中读出的数据和系数分别送给一个乘累加模块的输入端，进行I1分支的滤波，其它各分支的滤波过程相同，I、Q两路各个分支的滤波结果为doutI1、doutI2、…、doutID，doutQ1、doutQ2、…、doutQD，此时各分支的数据速率为f_s/2D；

E9、在频率为f_s/2D的时钟控制下，将E8中I路D个分支滤波结果doutI1、doutI2、…、doutID相加，得到数字下变频的I路结果输出doutI；将Q路D个分支滤波结果doutQ1、doutQ2、…、doutQD相加，得到数字下变频的Q路结果输出doutQ。至此，完成了参数化模块化数字下变频的处理。

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