CN104319258B - 一种硅穿孔工艺 - Google Patents
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- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 title claims abstract description 49
- 229910052710 silicon Inorganic materials 0.000 title claims abstract description 49
- 239000010703 silicon Substances 0.000 title claims abstract description 49
- 238000000034 method Methods 0.000 title claims abstract description 42
- 229910052751 metal Inorganic materials 0.000 claims abstract description 85
- 239000002184 metal Substances 0.000 claims abstract description 85
- 239000000758 substrate Substances 0.000 claims description 35
- 238000005530 etching Methods 0.000 claims description 19
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 4
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 4
- 239000004411 aluminium Substances 0.000 claims description 4
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 239000010949 copper Substances 0.000 claims description 4
- 229910052802 copper Inorganic materials 0.000 claims description 4
- 239000011135 tin Substances 0.000 claims description 4
- 229910052718 tin Inorganic materials 0.000 claims description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 4
- 229910052721 tungsten Inorganic materials 0.000 claims description 4
- 239000010937 tungsten Substances 0.000 claims description 4
- 238000011946 reduction process Methods 0.000 claims description 2
- 239000004065 semiconductor Substances 0.000 abstract description 12
- 230000010354 integration Effects 0.000 abstract description 6
- 239000002245 particle Substances 0.000 abstract description 5
- 230000007547 defect Effects 0.000 abstract description 4
- 238000004519 manufacturing process Methods 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 80
- 235000012431 wafers Nutrition 0.000 description 56
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 238000011049 filling Methods 0.000 description 8
- 238000000926 separation method Methods 0.000 description 7
- 230000008569 process Effects 0.000 description 5
- 230000035508 accumulation Effects 0.000 description 4
- 238000009825 accumulation Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 238000000227 grinding Methods 0.000 description 1
- 239000012774 insulation material Substances 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000011241 protective layer Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
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- General Physics & Mathematics (AREA)
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Abstract
本发明涉及半导体制造技术领域，尤其涉及一种硅穿孔工艺。通过将第一BEOL介质层中包含的部分第二金属层与第二BEOL介质层中包含的第三金属层完成传统的晶圆三维集成，在晶圆性能不变的情况下大规模减小了晶圆的体积；同时利用第一BEOL介质层中包含的部分第一金属层不连接任何电路克服了传统工艺长二次刻蚀时长时间带电粒子轰击第一BEOL介质层中金属导致第一晶圆金属内累积大量的电荷，从而破坏第一BEOL介质层中的半导体器件的缺陷。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及一种硅穿孔工艺。
背景技术
随着电子设备及存储器朝着小型化和薄型化发展，对芯片的体积和厚度也有了更高的要求。晶圆的三维集成是一种有效减小芯片体积和厚度的方案，这种技术将两个或者多个功能相同或者不同的芯片通过键合集成在一起，这种集成在保持芯片体积的同时大规模提高了芯片的性能，不再受单个芯片制造工艺的限制，亦缩短了功能芯片之间的金属互联，使得发热、功耗、延迟大幅度减少；同时大幅度提高了功能模块之间的带宽，如将处理器芯片和内存芯片三维集成，使处理器具有超高速缓冲存储器。这种三维集成在保持现有技术节点的同时提高了芯片的性能。
但是这种技术在第二次刻蚀形成硅穿孔的过程中将同一区域内不同晶圆上的电路接触实现晶圆之间的金属互连过程中，以第一晶圆金属作为阻挡层，长时间带电粒子轰击第一BEOL介质层(Back—End—Of—Line，简称BEOL，也即常规所言的后段制程层)(在本发明中，键合后的位于顶端的晶圆称为第一晶圆，且第一晶圆的BEOL介质层称为第一BEOL介质层)中的金属导致第一BEOL介质层中金属内累积大量的电荷，从而破坏第一BEOL介质层中的半导体器件。因此，如何既能有效利用晶圆三维集成以减小芯片体积的条件下不影响芯片性能又能使第一BEOL介质层内作为阻挡的半导体器件不被破坏成为本领域技术人员面临的难题。
发明内容
为了实现上述目的，本申请披露了一种硅穿孔工艺，以解决晶圆跨硅穿孔互连工艺中由于电荷积累引起的半导体器件的损坏，具体步骤为：
一种硅穿孔工艺，其特征在于，所述工艺包括：
提供第一晶圆和第二晶圆，且所述第一晶圆包含有第一硅衬底层及与该第一硅衬底层层叠的第一BEOL介质层，该第一BEOL介质层中预置有第一金属层和第二金属层，所述第一金属层位于所述第二金属层与所述第一硅衬底层之间；所述第二晶圆包含有第二硅衬底层及与该第二硅衬底层层叠的第二BEOL介质层，该第二BEOL介质层中预置有第三金属层；
将所述第一晶圆键合至所述第二晶圆之上，且继续对所述第一硅衬底层进行减薄工艺；继续刻蚀减薄后的第一硅衬底层至所述第一金属层，以形成将所述第一金属层的部分表面予以暴露的第一凹槽；
继续刻蚀所述第一凹槽的底部至所述第二金属层，以形成将所述第二金属层的部分表面予以暴露的第二凹槽；
于所述第二凹槽的底部，部分刻蚀所述第一BEOL介质层至所述第三金属层，以形成将所述第三金属层的部分表面予以暴露的沟槽；
填充金属充满所述沟槽、所述第一凹槽和所述第二凹槽，以形成将所述第一金属层、所述第二金属层和所述第三金属层电连接的互连线；
通过所述第一金属层将所述第二金属层和所述第三金属层上积累的电荷予以释放。
上述工艺，其中，将所述第一BEOL介质层与所述第二BEOL介质层接触，以将所述第一晶圆键合至所述第二晶圆之上，形成一键合晶圆。
上述工艺，其中，在对所述第一硅衬底层进行所述减薄工艺后，部分去除位于所述第一金属层上方的第一硅衬底层，以形成一开口；继续去除位于所述开口底部的所述第一BEOL层至所述第一金属层，以形成所述第一凹槽。
上述工艺，其中，于电路空白区中形成所述开口。
上述工艺，其中，所述第一凹槽宽度小于所述开口的宽度。
上述工艺，其中，采用化学机械研磨的方法减薄所述第一硅衬底层。
上述工艺，其中，所述沟槽宽度小于所述第二凹槽的宽度。
上述工艺，其中，所述金属为铜、铝、钨或锡。
上述工艺，其中，于所述沟槽中填充的金属为铜、铝、钨、锡金属中的一种。上述发明具有如下优点或者有益效果：
本发明在晶圆三维集成工艺中，按照传统工艺将第一晶圆与第二晶圆BEOL介质层键合在一起，然后化学机械研磨第一硅衬底层，于第一BEOL介质层部分金属区域上方第一硅衬底层11刻蚀一开口，覆盖一隔离层于开口的侧壁与表面及第一晶圆硅衬底层的上表面，以防止后续填充金属的扩散，刻蚀终止于第一BEOL介质层上表面，继续刻蚀打开部分第一晶圆第一金属层上方薄膜、部分第二金属层上方薄膜以及第三金属层上表面以上部分第二BEOL介质层，然后填充金属材料，最后覆盖一保护膜于所述填充金属材料上表面及第一晶圆硅衬底层上表面。通过上述方法，既完成了传统的晶圆三维集成，在晶圆性能不变的情况下大规模减小了晶圆的体积，同时克服了传统工艺二次刻蚀时长时间带电粒子轰击第一BEOL介质层中金属导致第一晶圆金属内累积大量的电荷，从而破坏第一BEOL介质层中的半导体器件损坏的缺陷，本发明所述的方法通过将第一BEOL介质层中第二金属层与第二BEOL介质层中第三金属层与半导体连接实现晶圆的三维集成，同时利用第一晶圆第一金属层不连接任何器件有效释放第一晶圆半导体器件在跨硅穿孔互连工艺中积累的大量电荷，从而避免半导体器件损坏。
附图说明
图1-6是本发明中硅穿孔工艺晶圆集成过程的示意图。
实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
针对上述存在的问题，本发明披露了一种硅穿孔工艺，有效解决了晶圆跨硅穿孔互连工艺中由于电荷积累引起的半导体器件破坏。通过第一BEOL介质层中包含的部分第二金属层与第二BEOL介质层中包含的部分第三金属层与半导体器件连接，使得芯片在体积缩小的同时不影响性能，完成传统的晶圆三维集成；同时将第一BEOL介质层中包含的部分第一金属层不连接任何器件以起到接地的效果，这样可以克服传统工艺二次刻蚀时长时间带电粒子轰击第一BEOL介质层中金属层导致大量的电荷累积，从而破坏第一BEOL介质层中的半导体器件的缺陷。如图1-6所示，本实施例涉及一种硅穿孔工艺的制备方法，具体包括如下步骤：
步骤S1，提供需要以堆叠式键合连接在一起的一个第一晶圆1和一个第二晶圆2，上述的第一晶圆1和第二晶圆2均可包括内设金属的BEOL介质层和包括内设晶体管单元MOSFET Cell的硅衬底层，通常BEOL介质层含有多层金属，硅衬底层中晶体管的各个电极都相应耦合连接到BEOL层内的与之对应的金属互连线上。
步骤S2，在键合Bonding步骤中，将第一晶圆1和第二晶圆2的BEOL介质层以面对面的方式予以键合，体现在，翻转第一晶圆1、第二晶圆2两者中之一，例如翻转第二晶圆2后倒装贴合到第一晶圆1的第一BEOL层12下表面，藉此将第一BEOL介质层12下表面和第二晶圆2的第二BEOL介质层22上表面紧密贴合并键合，即形成如图1中所示的结构。
步骤S3，将第一晶圆1和/或第二晶圆2进行研磨减薄，例如利用化学机械研磨工艺(Chemical Mechanical Polishing，简称CMP)研磨第一硅衬底层11的上表面，或者研磨第二硅衬底层21的下表面，直至第一晶圆1和/或第二晶圆2减薄至符合预期的目标厚度。
于减薄后的第一硅衬底层11上表面旋涂一层光刻胶或光致抗蚀剂层，使用常规的光刻技术，曝光显影后，图案化的光刻胶将形成从掩模板上转移而来的开口图案，然后利用图案化的光刻胶作为刻蚀掩模对第一硅衬底层11予以刻蚀，刻蚀终止于第一BEOL介质层12上表面，形成开口4，然后剥离所述光刻胶。在刻蚀形成上述开口4的步骤当中应当满足一些预设条件，针对第一硅衬底层11被腐蚀掉的用于形成该开口4的原始的预刻蚀区域而言，该预设刻蚀区域必须是电路空白区，也即该区域没有形成任何晶体管单元/晶胞(cell)，避免因将预刻蚀区域腐蚀掉而损失部分晶体管导致该衬底上整个集成电路功能性损坏而失效。另外一方面在于，开口4的位置也需要符合一定的规则，如设定开口4对准第一BEOL介质层12包含的部分第一金属层121和部分第二金属层122，同时需对准第二BEOL介质层包含的部分第三金属层221。再者，开口4的深度应当等于硅衬底层11减薄后的厚度。
继续覆盖一隔离层3(或称之为绝缘材料层)，典型的例如SiN，该隔离层3覆盖在第一晶圆1的减薄后的硅衬底层11的上表面，并覆盖在开口4的侧壁和底部，但是制备隔离层3的步骤中需要控制隔离层3的厚度，防止其完全将开口4填充满，如图2所示。
步骤S4，旋涂一光刻胶层或光致抗蚀剂层于所述隔离层3的上表面，使用常规的光刻技术，曝光显影后，图案化的光刻胶将形成从掩模板上转移而来的开口图案，然后利用图案化的光刻胶作为刻蚀掩模开始从第一晶圆1的硅衬底层11上表面予以刻蚀至第一金属层上表面，形成第一凹槽6，刻蚀形成所述凹槽需满足一定的预设条件，比如，第一凹槽的宽度小于开口4的宽度；继续刻蚀第一凹槽6的底部，刻蚀终止于第一BEOL介质层第二金属层上表面，形成第二凹槽8，形成如图3所示的图案。
步骤S5，继续刻蚀第二凹槽8的底部，刻蚀终止于第二BEOL介质层内第三金属层221上表面，形成一沟槽5，刻蚀形成沟槽5需满足一些预设条件，比如，预刻蚀掉的部分第一晶圆BEOL介质层下方第二BEOL层需包含有第三金属层221，再如，沟槽5的宽度小于第二凹槽8的宽度，刻蚀完成后剥离多余的光刻胶，形成如图4所示的图案。
步骤S6，填充一金属于所示开口4、第一凹槽6、第二凹槽8及沟槽5，优选的，填充金属选择铜、铝、钨、锡等半导体工业中常用的金属之一，填充金属需满足一些条件，例如，填充满整个开口、第一凹槽、第二凹槽及沟槽，直至填充金属7上表面与第一晶圆硅衬底层11上表面隔离层3上表面在同一水平面，形成如图5所示的图案。
步骤S7，覆盖一预设厚度的保护层9于第一硅衬底层11上表面及填充金属的上表面，形成如图6所示的图案。
综上所述，本发明通过按照常规技术将一第一晶圆与第二晶圆键合在一起，完成传统的三维集成，在不影响芯片性能的情况下大规模缩小了芯片体积，亦减小了芯片之间的金属互联，减少了发热、功耗、延迟，同时大幅度提高了功能模块之间的带宽。在完成传统晶圆三维集成的同时，通过将第一BEOL层包含的部分第一金属接地克服了长时间带电粒子轰击第一晶圆1金属导致大量电荷累积，从而破坏第一晶圆半导体器件的缺陷。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (8)
1.一种硅穿孔工艺，其特征在于，所述工艺包括：
提供第一晶圆和第二晶圆，且所述第一晶圆包含有第一硅衬底层及与该第一硅衬底层层叠的第一BEOL介质层，该第一BEOL介质层中预置有第一金属层和第二金属层，所述第一金属层位于所述第二金属层与所述第一硅衬底层之间；所述第二晶圆包含有第二硅衬底层及与该第二硅衬底层层叠的第二BEOL介质层，该第二BEOL介质层中预置有第三金属层；
将所述第一晶圆键合至所述第二晶圆之上，且继续对所述第一硅衬底层进行减薄工艺；继续刻蚀减薄后的第一硅衬底层至所述第一金属层，以形成将所述第一金属层的部分表面予以暴露的第一凹槽；
继续刻蚀所述第一凹槽的底部至所述第二金属层，以形成将所述第二金属层的部分表面予以暴露的第二凹槽；
于所述第二凹槽的底部，部分刻蚀所述第一BEOL介质层至所述第三金属层，以形成将所述第三金属层的部分表面予以暴露的沟槽；
填充金属充满所述沟槽、所述第一凹槽和所述第二凹槽，以形成将所述第一金属层、所述第二金属层和所述第三金属层电连接的互连线；
所述第一金属层不连接任何器件，通过所述第一金属层将所述第二金属层和所述第三金属层上积累的电荷予以释放。
2.如权利要求1所述工艺，其特征在于，将所述第一BEOL介质层与所述第二BEOL介质层接触，以将所述第一晶圆键合至所述第二晶圆之上，形成一键合晶圆。
3.如权利要求1所述工艺，其特征在于，在对所述第一硅衬底层进行所述减薄工艺后，部分去除位于所述第一金属层上方的第一硅衬底层，以形成一开口；继续去除位于所述开口底部的所述第一BEOL层至所述第一金属层，以形成所述第一凹槽。
4.如权利要求3所述工艺，其特征在于，于电路空白区中形成所述开口。
5.如权利要求3所述工艺，其特征在于，所述第一凹槽宽度小于所述开口的宽度。
6.如权利要求1所述工艺，其特征在于，采用化学机械研磨的方法减薄所述第一硅衬底层。
7.如权利要求1所述工艺，其特征在于，所述沟槽宽度小于所述第二凹槽的宽度。
8.如权利要求1所述工艺，其特征在于，所述金属为铜、铝、钨或锡。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410510813.5A CN104319258B (zh) | 2014-09-28 | 2014-09-28 | 一种硅穿孔工艺 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201410510813.5A CN104319258B (zh) | 2014-09-28 | 2014-09-28 | 一种硅穿孔工艺 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104319258A CN104319258A (zh) | 2015-01-28 |
| CN104319258B true CN104319258B (zh) | 2017-08-04 |
Family
ID=52374469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410510813.5A Active CN104319258B (zh) | 2014-09-28 | 2014-09-28 | 一种硅穿孔工艺 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104319258B (zh) |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104733398A (zh) * | 2015-03-31 | 2015-06-24 | 武汉新芯集成电路制造有限公司 | 一种晶圆三维集成引线工艺 |
| CN104733437B (zh) * | 2015-03-31 | 2019-02-19 | 武汉新芯集成电路制造有限公司 | 晶圆三维集成的方法 |
| CN107316855A (zh) * | 2016-04-27 | 2017-11-03 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件及其制造方法和电子装置 |
| CN105826214B (zh) * | 2016-05-30 | 2019-04-30 | 武汉新芯集成电路制造有限公司 | 一种键合晶圆结构的制备方法 |
| CN106298644B (zh) * | 2016-10-12 | 2019-03-26 | 武汉新芯集成电路制造有限公司 | 半导体器件的制备方法 |
| CN108336019A (zh) * | 2017-09-30 | 2018-07-27 | 中芯集成电路（宁波）有限公司 | 一种晶圆级封装中形成导电插塞的方法及晶圆级封装结构 |
| CN108063097A (zh) * | 2017-12-19 | 2018-05-22 | 武汉新芯集成电路制造有限公司 | 一种三层芯片集成方法 |
| CN108364908A (zh) * | 2018-01-31 | 2018-08-03 | 德淮半导体有限公司 | 一种硅通孔形成方法及图像传感器 |
| CN108470722B (zh) * | 2018-04-17 | 2020-05-19 | 中芯集成电路（宁波）有限公司 | 半导体结构及其形成方法 |
| CN109166820B (zh) * | 2018-08-28 | 2020-01-24 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法以及半导体器件 |
| CN111261578A (zh) * | 2018-11-30 | 2020-06-09 | 长鑫存储技术有限公司 | 半导体结构的互连方法与半导体互连结构 |
| CN110108776A (zh) * | 2019-05-10 | 2019-08-09 | 武汉新芯集成电路制造有限公司 | 一种检测键合晶圆键合强度的方法和*** |
| CN110211924B (zh) * | 2019-06-20 | 2021-01-22 | 武汉新芯集成电路制造有限公司 | 一种晶圆结构的制造方法 |
| CN110828372A (zh) | 2019-11-11 | 2020-02-21 | 武汉新芯集成电路制造有限公司 | 金属引线、半导体器件及其制作方法 |
| CN111599793B (zh) * | 2020-05-25 | 2021-06-25 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制造方法 |
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| CN102024782A (zh) * | 2010-10-12 | 2011-04-20 | 北京大学 | 三维垂直互联结构及其制作方法 |
| CN102044523A (zh) * | 2009-10-14 | 2011-05-04 | 无锡华润上华半导体有限公司 | 半导体器件结构及其制造方法 |
| CN103219344A (zh) * | 2012-01-18 | 2013-07-24 | 索尼公司 | 半导体装置及其制造方法、固态摄像装置及电子设备 |
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|---|---|---|---|---|
| US8637353B2 (en) * | 2011-01-25 | 2014-01-28 | International Business Machines Corporation | Through silicon via repair |
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2014
- 2014-09-28 CN CN201410510813.5A patent/CN104319258B/zh active Active
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| CN104319258A (zh) | 2015-01-28 |
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| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
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