CN104766806A - 晶圆三维集成的方法 - Google Patents
晶圆三维集成的方法 Download PDFInfo
- Publication number
- CN104766806A CN104766806A CN201510148865.7A CN201510148865A CN104766806A CN 104766806 A CN104766806 A CN 104766806A CN 201510148865 A CN201510148865 A CN 201510148865A CN 104766806 A CN104766806 A CN 104766806A
- Authority
- CN
- China
- Prior art keywords
- wafer
- metal
- layer
- connection structure
- groove
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000000034 method Methods 0.000 title claims abstract description 52
- 230000010354 integration Effects 0.000 title abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims abstract description 121
- 239000002184 metal Substances 0.000 claims abstract description 121
- 239000010410 layer Substances 0.000 claims description 77
- 238000005530 etching Methods 0.000 claims description 38
- 239000011241 protective layer Substances 0.000 claims description 27
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 22
- 229910052710 silicon Inorganic materials 0.000 claims description 22
- 239000010703 silicon Substances 0.000 claims description 22
- 239000000758 substrate Substances 0.000 claims description 21
- WABPQHHGFIMREM-UHFFFAOYSA-N lead(0) Chemical compound [Pb] WABPQHHGFIMREM-UHFFFAOYSA-N 0.000 claims description 12
- 239000000463 material Substances 0.000 claims description 12
- 238000005516 engineering process Methods 0.000 claims description 10
- 239000007769 metal material Substances 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 7
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 claims description 5
- 239000011135 tin Substances 0.000 claims description 5
- 229910052718 tin Inorganic materials 0.000 claims description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 3
- 239000004411 aluminium Substances 0.000 claims description 3
- 229910052782 aluminium Inorganic materials 0.000 claims description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 3
- 239000002131 composite material Substances 0.000 claims description 3
- 239000010949 copper Substances 0.000 claims description 3
- 229910052802 copper Inorganic materials 0.000 claims description 3
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 3
- 229910052721 tungsten Inorganic materials 0.000 claims description 3
- 239000010937 tungsten Substances 0.000 claims description 3
- 238000002360 preparation method Methods 0.000 claims description 2
- 230000008569 process Effects 0.000 abstract description 10
- 238000004519 manufacturing process Methods 0.000 abstract description 6
- 238000010438 heat treatment Methods 0.000 abstract description 3
- 239000004065 semiconductor Substances 0.000 abstract description 2
- 235000012431 wafers Nutrition 0.000 abstract 3
- 238000011161 development Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000011946 reduction process Methods 0.000 description 2
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 238000003701 mechanical milling Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000005622 photoelectricity Effects 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
- H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟，提高了每个功能模块之间的带宽，适用于芯片需要较厚的保护层的工艺条件。
Description
技术领域
本发明涉及半导体制造领域，尤其涉及一种晶圆三维集成的方法。
背景技术
集成电路器件的不断缩小使集成度不断提高，目前每平方厘米的芯片面积上能够集成超过10亿个晶体管，而金属互连线的总长度更是达到了几十公里。这不但使得布线变得异常复杂，更重要的是金属互连的延迟、功耗、噪声等都随着特征尺寸的降低而不断增加，特别是全局互连的RC(电阻电容)延迟，严重影响了集成电路的性能。另外，动态功耗与电路的负载电容值成正比，目前主流高性能微处理器的动态功耗中，有超过一半都由互连线引起的。目前解决互连延迟的方法是在全局互连线上增加一系列缓冲器，并且由于大量缓冲器的加入，电路的功耗大幅度增加，即利用功耗换取速度。铜互连及底K介质的使用使串联电阻和寄生电容有所降低，使工艺由130nm发展到90nm并且总体性能有所提高，而引入超低K介质也只能维持工艺发展至65nm节点。因此，金属互连已经取代晶体管成为决定集成电路性能的主要因素。
芯片***(SoC，System on a Chip)技术希望在单芯片上实现***的全部功能，如数组、模拟、射频、光电以及MEMS(Microelectromechanical Systems，微机电***)，SoC发展中最大的困难是不同的工艺兼容问题，例如实现SoC可能需要标准COMS、RF、Bipolar以及MEMS等工艺，这些制造工艺的衬底材料都不同，几乎不可能将其集成制造在通一个芯片上。即使衬底材料相同的模块，在制造中也要考虑各电路模块的制造可行性。这一方面不能对各个电路模块的制造可行性。这一方面不能对各个电路模块进行充分的优化，另一方面为了在一个平面上实现多个模块，需要增加掩模板数量，安排工艺顺序时相互限制，势必增加电路制造的成本，限制性能的提高。因此，目前多功能模块的芯片依旧是分立的，而SoC的各种优点由于制造的限制仍旧停留在设想的阶段。
三维互连是在平面电路的基础上，利用第三维来实现单个芯片内多层器件的集成，即把一个大的平面电路分为若干逻辑上相关的功能模块分布在多个相邻的芯片层上，然后通过穿透衬底的三维垂直互连将多层芯片集成。三维互连能够实现不同的功能、不同工艺的多芯片的垂直集成，大幅度降低全局互连的长度，从而大幅度降低互连延迟、提高集成电路速度、减小芯片的功耗。三维互连可以集成多层不同工艺或不同衬底材料的集成电路，为异质芯片的SoC提供了良好的解决方案。三维互连都是物理互连，能够解决多芯片异质集成、高带宽通信和互连延迟等问题。
但现有的三维集成技术在第一晶圆11和第二晶圆12之间通过RDL(Redietribution Layer，再分布互连层)层14、TSV(Though SiliconViA区域，硅穿孔)结构13及锡球16等方式在三维集成内部及外部连接，主要是在封装级(pA区域ckA区域ge level)进行。如图1和图2所示结构，很难在晶圆级(wA区域fer level)实现，阻碍了SoC进一步集成度的发展，这是本领域技术人员所不愿意看到的。
发明内容
鉴于上述问题，本发明提供一种晶圆三维集成的方法。
本发明解决技术问题所采用的技术方案为：
一种晶圆三维集成的方法，其中，包括：
提供一设置有互连区域和引线区域的键合晶圆，上述键合晶圆中设置有金属连线结构和金属层，上述金属连线结构将相互绝缘的金属层予以电连接，且上述金属连线结构的部分表面暴露于上述键合晶圆的上表面；
上述互连区域至少包含一个上述金属连线结构，上述引线区域至少包含两个上述金属连线结构；
于上述键合晶圆上制备一第一保护层，上述第一保护层覆盖上述金属连线结构暴露的表面；
去除部分所述第一保护层，以将位于上述引线区域中的上述金属连线结构的表面予以暴露；
制备金属引线将位于上述引线区域中相邻的上述金属连线结构予以电连接。
上述的晶圆三维集成的方法，其中，上述键合晶圆包括第一晶圆和第二晶圆，上述第一晶圆包括第一硅基底层和第一BEOL介质层；第二晶圆包括第二硅基底层和第二BEOL介质层，上述第二BEOL介质层覆盖所述第一BEOL介质层的上表面。
上述的晶圆三维集成的方法，其中，任意上述金属连线结构均电连接两个上述金属层。
上述的晶圆三维集成的方法，其中，任意上述金属连线结构所电连接两个上述金属层，分别位于上述第一BEOL介质层内和第二BEOL介质层内。
上述的晶圆三维集成的方法，其中，上述金属连线结构的制备工艺为：先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺。
上述的晶圆三维集成的方法，其中，上述先通孔后沟槽的刻蚀工艺包括：
刻蚀所述第二硅基底层、上述第二BEOL介质层和上述第一BEOL介质层，以形成将上述金属层表面予以暴露的通孔；
基于上述通孔的基础上，刻蚀位于任意两个需要通过上述金属连线结构电连接的金属层上方的第二硅基底层，以形成上述沟槽。
上述的晶圆三维集成的方法，其中，上述先沟槽后通孔的刻蚀工艺包括：
刻蚀位于任意两个需要通过上述金属连线结构电连接的金属层上方的第二硅基底层，以形成凹槽；
基于上述凹槽的基础上，刻蚀位于任意上述金属层上方的第二BEOL介质层和第一BEOL介质层，以形成上述沟槽。
上述的晶圆三维集成的方法，其中，上述先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺还包括：
形成上述沟槽后，于上述沟槽内填充金属材料。
上述的晶圆三维集成的方法，其中，上述金属材料的材质为铜、铝、锡或钨。
上述的晶圆三维集成的方法，其中，上述金属引线的材质为金属或金属与金属氮化物的混合材料。
上述的晶圆三维集成的方法，其中，上述第一保护层的材质为氮化物或氧化物。
上述的晶圆三维集成的方法，其中，还包括：
于上述金属引线和第一保护层上方沉积第二保护层，并刻蚀上述第二保护层使上述金属引线部分暴露。
上述技术方案具有如下优点或有益效果：
通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，在保持了芯片体积的同时，大规模提高了芯片的功能。并且，大幅度缩短了每个功能芯片之间的金属互连，进而减小了芯片的发热、功耗、与延迟，提高了每个功能模块之间的带宽。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是本发明背景技术中三维TSV集成结构的结构示意图；
图2是本发明背景技术中锡球封装方式的结构示意图；
图3-12是本发明方法中各步骤对应的结构示意图。
具体实施方式
本发明提供一种晶圆三维集成的方法。适用于键合晶圆的芯片上引线区域与三维互连区域需要分开的情况。
本发明的核心思想是通过将两片已完成集成电路制备的晶圆相互面对放置，再将上述两片晶圆键合，再通过设置跨晶圆间的TSV，实现在不同晶圆之间的不同功能的芯片之间的互连，并通过利用多次保护层的沉积形成一个厚度高于金属互连层的保护层，从而保护芯片的金属互连层结构。
下面结合附图对本发明方法进行详细说明，但并不作为对本发明的限定。
首先，提供一设置有互连区域1和引线区域2的键合晶圆，键合晶圆中设置有金属连线结构28和金属层，金属连线结构将相互绝缘的金属层予以电连接，且金属连线结构的部分表面暴露于键合晶圆的上表面。
互连区域至少包含一个金属连线结构，引线区域至少包含两个金属连线结构；
于键合晶圆上制备一第一保护层29，第一保护层29覆盖金属连线结构暴露的表面。
去除部分第一保护层29，以将位于引线区域中的金属连线结构28的表面予以暴露。
制备金属引线210将位于所述引线区域中相邻的所述金属连线结构28＇和28″予以电连接。
下面，举一详细实施例来对本发明作进一步详细说明。
首先，提供已完成集成电路制备的第一晶圆和第二晶圆，上述第一晶圆包括有第一硅基底层21和第一BEOL介质层22结构，上述第二晶圆包括有第二硅基底层24和第二BEOL介质层25结构。
其中，第一BEOL介质层22和第二BEOL介质层25包括若干金属层，为便于阐述办发明的目的，仅示出六处金属层。
即上述的第一BEOL介质层还包括有第一金属层23、第三金属层23＇和第五金属层23″，第二BEOL介质层25还包括有第二金属层26、第四金属层26＇和第六金属层26″。
其中，第一金属层为第一晶圆上集成电路的金属互联层，与第一晶圆中集成电路内的各个功能器件电连接。第二金属层为第二晶圆上集成电路的金属互联层的部分结构，与第二晶圆中集成电路内的各个功能器件电连接。
然后，第二集成电路层覆盖所述第一集成电路层的上表面，其结构如图3所示结构。再对完成叠放的第一晶圆和第二晶圆进行键合工艺，使其连接为整体，再对完成键合工艺的晶圆进行减薄工艺，以减薄第一硅基底层21和第二硅基底层24，以方便后续对第一硅基底层21和第二硅基底层24的刻蚀工艺，完成跨晶圆间的芯片互连。
其中，上述的键合工艺与减薄工艺可采用现有技术的任意一种工艺方案(如机械抛光工艺，化学机械研磨工艺)。
随后，对第一晶圆和第二晶圆进行第一微影刻蚀工艺，即对第一金属层和第二金属层上方的第二硅基底层24部分进行刻蚀工艺，刻蚀工艺至上述第二BEOL介质层25上表面停止，如图4所示结构。再于第二硅基底层24和第二BEOL介质层25上方沉积一层隔离层27，以保护第二硅基底层24和第二BEOL介质层25在后续工艺中不被破坏。
其中，隔离层27的材质优选为氧化物或氮化物。
之后，对第一晶圆和第二晶圆进行第二微影刻蚀工艺，即对第一金属层上方的第二BEOL介质层25部分进行刻蚀工艺，刻蚀工艺至第一金属层上表面停止，如图5所示结构。
然后，对上述第一晶圆和第二晶圆进行第三微影刻蚀工艺，即对第二金属层上方的第二BEOL介质层25部分进行刻蚀工艺，刻蚀工艺至上述第二金属层上表面停止，如图6所示结构。
然后，对第一、第二和第三微影刻蚀工艺中各步刻蚀工艺所形成的沟槽内，填充金属材料，形成第一金属连线结构28、第二金属连线结构28＇和第三金属连线结构28″，并去除第一隔离层27，如图7所示结构。
其中，金属材料优选为铜、铝、锡或钨。
随后，在第二硅基底24、第一金属连线结构28、第二金属连线结构28＇和第三金属连线结构28″上表面沉积一层第一保护层29，以保护第二硅基底24、第一金属连线结构28、第二金属连线结构28＇和第三金属连线结构28″在后续工艺中不被破坏或发生金属扩散现象，导致短路，如图8所示结构。
其中，第一保护层29的材质优选为氧化物或氮化物。
接着，对第一晶圆和第二晶圆进行第四微影刻蚀工艺，即对第三金属层23＇、第四金属层26＇、第五金属层23″和第六金属层26″上方的第一保护层29部分进行刻蚀工艺，刻蚀工艺至第二金属连线结构28＇和第三金属连线结构28″内填充金属材料上表面停止。再于第一保护层29、第二金属连线结构28＇和第三金属连线结构28″内填充金属材料上表面沉积一层金属薄膜210，如图9所示结构。
其中，金属薄膜210的材质优选为金属或金属与金属氮化物的混合材料。
然后，对第一晶圆和第二晶圆进行第五微影刻蚀工艺，即对金属薄膜210进行刻蚀工艺，以形成电连接第二金属连线结构28＇和第三金属连线结构28″的金属引线210＇，刻蚀工艺至第一保护层29上表面停止，如图10所示结构。
随后，于第一保护层29和金属引线210＇上表面沉积一层第二保护层211，如图11所示结构。
最后，对第一晶圆和第二晶圆进行第六微影刻蚀工艺，即对金属引线210＇上方的第二保护层211部分进行刻蚀，刻蚀至金属互连层210＇上表面停止，如图12所示结构。
上述第一至第三微影刻蚀工艺仅为本实施例叙述而设置编号，并不构成对本实施例限制，其工艺步骤可根据实际产品的需要，进行相应的调整。
综上所述，本发明的晶圆三维集成的方法通过本发明的方法能够将包含不同工艺、不同功能的芯片的晶圆集成在一个晶圆级异质三维结构上，对于需要将引线区域和三维互联区域需要分开的工艺条件，在保持了芯片体积的同时，大规模提高芯片的功能，大幅度缩短了每个功能芯片之间的金属互连，减小了发热、功耗、与延迟，提高了每个功能模块之间的带宽。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。
Claims (12)
1.一种晶圆三维集成的方法，其特征在于，包括：
提供一设置有互连区域和引线区域的键合晶圆，所述键合晶圆中设置有金属连线结构和金属层，所述金属连线结构将相互绝缘的金属层予以电连接，且所述金属连线结构的部分表面暴露于所述键合晶圆的上表面；
所述互连区域至少包含一个所述金属连线结构，所述引线区域至少包含两个所述金属连线结构；
于所述键合晶圆上制备一第一保护层，所述第一保护层覆盖所述金属连线结构暴露的表面；
去除部分所述第一保护层，以将位于所述引线区域中的所述金属连线结构的表面予以暴露；
制备金属引线将位于所述引线区域中相邻的所述金属连线结构予以电连接。
2.如权利要求1所述的晶圆三维集成的方法，其特征在于，所述键合晶圆包括第一晶圆和第二晶圆，所述第一晶圆包括第一硅基底层和第一BEOL介质层；第二晶圆包括第二硅基底层和第二BEOL介质层，所述第二集成电路层覆盖所述第一集成电路层的上表面。
3.如权利要求1所述的晶圆三维集成的方法，其特征在于，任意所述金属连线结构均电连接两个所述金属层。
4.如权利要求3所述的晶圆三维集成的方法，其特征在于，任意所述金属连线结构所电连接两个所述金属层，分别位于所述第一BEOL介质层内和第二BEOL介质层内。
5.如权利要求1所述的晶圆三维集成的方法，其特征在于，所述金属连线结构的制备工艺为：先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺。
6.如权利要求5所述的晶圆三维集成的方法，其特征在于，所述先通孔后沟槽的刻蚀工艺包括：
刻蚀所述第二硅基底层、所述第二BEOL介质层和所述第一BEOL介质层，以形成将所述金属层表面予以暴露的通孔；
基于所述通孔的基础上，刻蚀位于任意两个需要通过所述金属连线结构电连接的金属层上方的第二硅基底层，以形成所述沟槽。
7.如权利要求5所述的晶圆三维集成的方法，其特征在于，所述先沟槽后通孔的刻蚀工艺包括：
刻蚀位于任意两个需要通过所述金属连线结构电连接的金属层上方的第二硅基底层，以形成凹槽；
基于所述凹槽的基础上，刻蚀位于任意所述金属层上方的第二BEOL介质层和第一BEOL介质层，以形成所述沟槽。
8.如权利要求6或7所述的晶圆三维集成的方法，其特征在于，所述先通孔后沟槽的刻蚀工艺或者先沟槽后通孔的刻蚀工艺还包括：
形成所述沟槽后，于所述沟槽内填充金属材料。
9.如权利要求8所述的晶圆三维集成的方法，其特征在于，所述金属材料的材质为铜、铝、锡或钨。
10.如权利要求1所述的晶圆三维集成的方法，其特征在于，所述金属引线的材质为金属或金属与金属氮化物的混合材料。
11.如权利要求1所述的晶圆三维集成的方法，其特征在于，所述第一保护层的材质为氮化物或氧化物。
12.如权利要求1所述的晶圆三维集成的方法，其特征在于，还包括：
于所述金属引线和第一保护层上方沉积第二保护层，并刻蚀所述第二保护层使所述金属引线部分暴露。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510148865.7A CN104766806B (zh) | 2015-03-31 | 2015-03-31 | 晶圆三维集成的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201510148865.7A CN104766806B (zh) | 2015-03-31 | 2015-03-31 | 晶圆三维集成的方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104766806A true CN104766806A (zh) | 2015-07-08 |
| CN104766806B CN104766806B (zh) | 2018-06-26 |
Family
ID=53648562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201510148865.7A Active CN104766806B (zh) | 2015-03-31 | 2015-03-31 | 晶圆三维集成的方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104766806B (zh) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742197A (zh) * | 2016-03-11 | 2016-07-06 | 武汉新芯集成电路制造有限公司 | 一种键合晶圆结构及其制备方法 |
| CN105977236A (zh) * | 2016-05-30 | 2016-09-28 | 武汉新芯集成电路制造有限公司 | 键合晶圆结构及其制备方法 |
| CN106356365A (zh) * | 2016-10-10 | 2017-01-25 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制备方法 |
| CN109166820A (zh) * | 2018-08-28 | 2019-01-08 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法以及半导体器件 |
| CN112364598A (zh) * | 2020-11-10 | 2021-02-12 | 西安紫光国芯半导体有限公司 | 三维芯片、三维芯片集成验证方法、验证装置、电子设备 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120217648A1 (en) * | 2011-02-24 | 2012-08-30 | Industry-Academic Cooperation Foundation, Dankook University | Through substrate structure, device package having the same, and methods for manufacturing the same |
| US20140061899A1 (en) * | 2012-08-31 | 2014-03-06 | Chipmos Technologies Inc | Wafer level package structure and manufacturing method of the same |
| CN104377164A (zh) * | 2014-09-28 | 2015-02-25 | 武汉新芯集成电路制造有限公司 | 一种晶圆跨硅穿孔互连工艺 |
-
2015
- 2015-03-31 CN CN201510148865.7A patent/CN104766806B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20120217648A1 (en) * | 2011-02-24 | 2012-08-30 | Industry-Academic Cooperation Foundation, Dankook University | Through substrate structure, device package having the same, and methods for manufacturing the same |
| US20140061899A1 (en) * | 2012-08-31 | 2014-03-06 | Chipmos Technologies Inc | Wafer level package structure and manufacturing method of the same |
| CN104377164A (zh) * | 2014-09-28 | 2015-02-25 | 武汉新芯集成电路制造有限公司 | 一种晶圆跨硅穿孔互连工艺 |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN105742197A (zh) * | 2016-03-11 | 2016-07-06 | 武汉新芯集成电路制造有限公司 | 一种键合晶圆结构及其制备方法 |
| CN105742197B (zh) * | 2016-03-11 | 2018-08-24 | 武汉新芯集成电路制造有限公司 | 一种键合晶圆结构及其制备方法 |
| CN105977236A (zh) * | 2016-05-30 | 2016-09-28 | 武汉新芯集成电路制造有限公司 | 键合晶圆结构及其制备方法 |
| CN105977236B (zh) * | 2016-05-30 | 2018-09-21 | 武汉新芯集成电路制造有限公司 | 键合晶圆结构及其制备方法 |
| CN106356365A (zh) * | 2016-10-10 | 2017-01-25 | 武汉新芯集成电路制造有限公司 | 半导体器件及其制备方法 |
| CN109166820A (zh) * | 2018-08-28 | 2019-01-08 | 武汉新芯集成电路制造有限公司 | 半导体器件制作方法以及半导体器件 |
| CN112364598A (zh) * | 2020-11-10 | 2021-02-12 | 西安紫光国芯半导体有限公司 | 三维芯片、三维芯片集成验证方法、验证装置、电子设备 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN104766806B (zh) | 2018-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US11862604B2 (en) | Systems and methods for releveled bump planes for chiplets | |
| CN103219325B (zh) | 多维集成电路结构及其形成方法 | |
| CN103681613B (zh) | 具有离散块的半导体器件 | |
| CN104377192B (zh) | 多芯片结构及其形成方法 | |
| EP2313923B1 (en) | 3d integrated circuit device fabrication | |
| US8421193B2 (en) | Integrated circuit device having through via and method for preparing the same | |
| US8836137B2 (en) | Method for creating a 3D stacked multichip module | |
| CN104319258B (zh) | 一种硅穿孔工艺 | |
| CN108389823A (zh) | 用于多芯片晶圆级扇出型三维立体封装结构及其封装工艺 | |
| CN103579204A (zh) | 包括电容器的封装结构及其形成方法 | |
| TW200901426A (en) | Molded reconfigured wafer, stack package using the same, and method for manufacturing the stack package | |
| US9257355B2 (en) | Method for embedding a chipset having an intermediary interposer in high density electronic modules | |
| CN104766806A (zh) | 晶圆三维集成的方法 | |
| CN102969305A (zh) | 用于半导体结构的管芯对管芯间隙控制及其方法 | |
| CN106024740A (zh) | 集成电路结构及其形成方法 | |
| US9263351B2 (en) | Method of forming an integrated inductor by dry etching and metal filling | |
| CN104733398A (zh) | 一种晶圆三维集成引线工艺 | |
| CN104051355B (zh) | 层叠封装结构及其形成方法 | |
| CN104167353A (zh) | 键合衬底表面的处理方法 | |
| CN104733381A (zh) | 一种晶圆硅穿孔互连工艺 | |
| US20240136295A1 (en) | Front end of line interconnect structures and associated systems and methods | |
| TW201642428A (zh) | 矽中介層與其製作方法 | |
| CN104766828A (zh) | 晶圆三维集成的方法 | |
| CN115458479A (zh) | 一种高带宽裸片的制作方法及高带宽裸片 | |
| US20220068820A1 (en) | Front end of line interconnect structures and associated systems and methods |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| EXSB | Decision made by sipo to initiate substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CP03 | Change of name, title or address | ||
| CP03 | Change of name, title or address |
Address after: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee after: Wuhan Xinxin Integrated Circuit Co.,Ltd. Country or region after: China Address before: 430205 No.18, Gaoxin 4th Road, Donghu Development Zone, Wuhan City, Hubei Province Patentee before: Wuhan Xinxin Semiconductor Manufacturing Co.,Ltd. Country or region before: China |