CN104282693A - 包括双端口静态随机访问存储器单元的装置及其形成方法 - Google Patents
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Abstract
本发明涉及包括双端口静态随机访问存储器单元的装置及其形成方法，所述装置包括衬底以及双端口静态随机访问存储器单元。该衬底包括N阱区、第一P阱区以及第二P阱区。该第一及第二P阱区设于该N阱区的相对侧并沿宽度方向隔开。该静态随机访问存储器单元包括设于该N阱区中的第一及第二上拉晶体管，设于该第一P阱区中的第一对下拉晶体管及第一对访问晶体管，以及设于该第二P阱区中的第二对下拉晶体管及第二对访问晶体管。各该第一对及该第二对下拉晶体管包括第一下拉晶体管以及第二下拉晶体管。该第一下拉晶体管及该第二下拉晶体管的主动区沿该宽度方向隔开。
Description
技术领域
本发明涉及集成电路领域，尤其涉及包括静态随机访问存储器装置的集成电路。
背景技术
半导体存储器的类型包括动态随机访问存储器(dynamic randomaccess memory；DRAM)和静态随机访问存储器(static random accessmemory；SRAM)。DRAM包括具有较简单的结构的存储器单元，尤其是电容中所储存的电荷量用于表示一位信息的存储器单元。由于DRAM单元的简单结构，因此可实现高密度集成。不过，由于电容中的漏电流，DRAM通常需要不断的刷新周期以避免信息损失。
在SRAM装置中，使用交叉耦接的反相器储存信息。在SRAM装置中，不需要执行刷新周期，且与DRAM装置相比，SRAM装置通常允许较快的操作速度。不过，与DRAM装置的存储器单元相比，SRAM所包括的存储器单元通常具有较复杂的结构，其可能限制可实现的SRAM装置的集成密度。
SRAM装置包括SRAM单元阵列，其中，各SRAM单元可储存一位信息。除单端口SRAM单元外，可用于SRAM装置的SRAM单元的类型还包括双端口SRAM单元，其中，各SRAM单元具有两个端口。各SRAM单元的两个端口允许自该两个端口同时读取该SRAM单元中所储存的位。而且，在一些情况下，第一SRAM单元的读取操作可与第二SRAM单元的写入操作同时执行。
下面参照图1说明传统的双端口SRAM单元100的布局。双端口SRAM单元100可设于P掺杂衬底101中和/或P掺杂衬底101上，在该衬底中形成N阱区102和两个P阱区103、104。P阱区103、104设于N阱区102的相对侧。N阱区102和P阱区103、104可设于衬底101的半导体材料例如硅中，其中，使用N型掺杂物掺杂N阱区102，以及使用P型掺杂物掺杂P阱区103、104。
在N阱区102中，分别形成第一上拉晶体管107及第二上拉晶体管108的主动区105、106。在第一P阱区103中，在主动区110中设置第一下拉晶体管109。在第二P阱区104中，在主动区112中设置第二下拉晶体管111。
第一上拉晶体管107及第一下拉晶体管109的栅极电极通过线113设置。线113由电性导电材料构成，例如掺杂多晶硅。通过接触结构114将线113与第二上拉晶体管108的漏区电性连接。第二上拉晶体管108及第二下拉晶体管111的栅极电极通过电性导电线115设置。通过接触结构116将电性导电线115与第一上拉晶体管107的漏区电性连接。金属化线117、118及接触结构114、116、119、120提供上拉晶体管107、108以及与其相关的下拉晶体管109、111的漏区之间的电性连接。
通过接触结构121、122，上拉晶体管107、108的源区可与高压电源供应线(未图示)电性连接；以及通过接触结构123、124，下拉晶体管109、111的源区可与低电压电源供应线(未图示)电性连接。
为了自双端口SRAM单元100读取数据以及向双端口SRAM单元100写入数据，可在第一P阱区103中设置访问晶体管125、126，且在第二P阱区104中设置访问晶体管127、128。通过电性导电线129设置访问晶体管125、126的栅极电极，以及通过电性导电线130设置访问晶体管127、128的栅极电极。
访问晶体管125可与第一下拉晶体管109形成于同一主动区110中。访问晶体管127可与第二下拉晶体管111形成于同一主动区112中。访问晶体管126可设于主动区131中，以及访问晶体管128可设于主动区132中。隔离结构133，例如浅沟槽隔离结构，可提供主动区107、108、110、112、131、132之间的电性隔离。
访问晶体管125的一源/漏区与第一下拉晶体管109的漏区邻接。通过接触结构134，访问晶体管125的另一源/漏区与第一位线(未图示)电性连接。通过接触结构135、电性导电线113、接触结构114、金属化线117以及接触结构119，访问晶体管126的一源/漏区可与第二下拉晶体管111的漏区电性连接。通过接触结构136，访问晶体管126的另一源/漏区可与第一逆位线(未图示)电性连接。通过接触结构137，用于设置访问晶体管125、126的栅极电极的电性导电线129可与第一字线(未图示)电性连接。
访问晶体管125、126提供双端口SRAM单元100的第一端口。为了通过该第一端口自双端口SRAM单元100读取数据或者向双端口SRAM单元100写入数据，通过向该第一字线施加适当的信号，可将访问晶体管125、126切换至电性导电状态，并可自该第一位线及该第一逆位线分别读取位信号及逆位信号，或者向该第一位线及该第一逆位线分别写入位信号及逆位信号。
访问晶体管127的一源/漏区可与第二下拉晶体管111的漏区邻接，以及通过接触结构138，访问晶体管127的另一源/漏区可与第二逆位线(未图示)电性连接。通过接触结构139、电性导电线115、接触结构116、金属化线118以及接触结构120，访问晶体管128的一源/漏区可与第一下拉晶体管109的漏区电性连接。通过接触结构140，访问晶体管128的另一源/漏区可与第二位线(未图示)电性连接。通过接触结构141，用于设置访问晶体管127、128的栅极电极的电性导电线130可与第二字线电性连接。
访问晶体管127、128提供双端口SRAM单元100的第二端口。通过向该第二字线施加适当的字线信号，以及通过自该第二位线及该第二逆位线读取位信号及逆位信号，或者向该第二位线及该第二逆位线写入位信号及逆位信号，可通过该第二端口自双端口SRAM单元100读取数据或者向双端口SRAM单元100写入数据。
可对上拉晶体管107、108的源漏区执行与N阱区102的掺杂相反的掺杂，亦即执行P掺杂。这样，上拉晶体管107、108是P沟道晶体管。可对下拉晶体管109、111的源漏区以及访问晶体管125、126、127、128的源/漏区执行与P阱区103、104的掺杂相反的掺杂，亦即执行N掺杂，以使下拉晶体管109、111以及访问晶体管125、126、127、128成为N沟道晶体管。
如图1所示，下拉晶体管109、111的沟道宽度可大于双端口SRAM单元100的其它晶体管的沟道宽度。该沟道宽度是指沿与从源区至漏区的沟道长度方向垂直的方向的沟道区的延伸(在图1的视图中为水平方向)。尤其，下拉晶体管109、111的沟道宽度可大于与下拉晶体管109、111形成于同一主动区110、112中的访问晶体管125、127的沟道宽度。这样，可支持通过双端口SRAM单元100的该两端口的双端口SRAM单元100的并行操作，其可能需要较高的电流流过该些下拉晶体管。
由于使用光刻技术而在双端口SRAM单元100的形成中发生的光学效应，因此，设置下拉晶体管109、111的主动区110、112的部分的较大宽度可能需要形成访问晶体管125、127的主动区110、112的部分具有不同的有效宽度。
因此，与访问晶体管126、128相比，访问晶体管125、127可能具有不同的沟道宽度，从而使提供双端口SRAM单元100的该两端口的该些访问晶体管对的电性参数不匹配。
为解决此问题，在美国专利号8,009,463及8,189,368中，建议提供双端口SRAM单元的不同布局。在该布局中，设置下拉晶体管对而不是如上所述的各下拉晶体管109、111。不过，在美国专利号8,009,463及8,189,368所建议的布局中，用于设置上拉晶体管以及下拉晶体管对的栅极电极的电性导电线具有较复杂的形状，包括用于设置下拉晶体管对的栅极电极的U型部分。电性导电线的该复杂形状可使该电性导电线的制造变得困难，尤其是在采用小特征尺寸的SRAM装置中。
针对上述情况，本发明提供一种装置以及一种方法，从而基本上完全地或至少部分地解决上述问题的其中一些或全部。
发明内容
下面提供本发明的简要总结，以提供本发明的一些实施态样的基本理解。本发明内容并非详尽概述本发明。其并非意图识别本发明的关键或重要组件或划定本发明的范围。其唯一目的在于提供一些简化的概念，作为后面所讨论的更详细说明的前序。
本发明揭露的一种示例装置包括衬底以及双端口静态随机访问存储器单元。该衬底包括包括N阱区、第一P阱区以及第二P阱区。该第一及第二P阱区设于该N阱区的相对侧并沿宽度方向隔开。该双端口静态随机访问存储器单元包括设于该N阱区中的第一上拉晶体管及第二上拉晶体管，设于该第一P阱区中的第一对下拉晶体管及第一对访问晶体管，以及设于该第二P阱区中的第二对下拉晶体管及第二对访问晶体管。各该第一对下拉晶体管及该第二对下拉晶体管包括第一下拉晶体管以及第二下拉晶体管。该第一下拉晶体管的主动区与该第二下拉晶体管的主动区沿该宽度方向隔开。
本发明揭露的一种示例方法包括提供半导体衬底。形成双端口静态随机访问存储器单元。该双端口静态随机访问存储器单元的该形成包括在该衬底中形成N阱区、第一P阱区以及第二P阱区。该第一及第二P阱区设于该N阱区的相对侧并沿宽度方向隔开。在该N阱区中形成第一上拉晶体管以及第二上拉晶体管。在该第一P阱区中形成第一对下拉晶体管以及第一对访问晶体管。在该第二P阱区中形成第二对下拉晶体管以及第二对访问晶体管。各该第一对下拉晶体管及该第二对下拉晶体管包括第一下拉晶体管以及第二下拉晶体管。该第一下拉晶体管的主动区与该第二下拉晶体管的主动区沿该宽度方向隔开。
附图说明
结合附图参照下面的说明可理解本发明，这些附图中类似的附图标记代表类似的组件，其中：
图1显示传统双端口SRAM单元的示意图；
图2显示依据本发明一实施例的SRAM装置的示意图；
图3显示图2所示装置中的双端口SRAM单元的电路示意图；以及
图4显示图2所示装置中的双端口SRAM单元的布局示意图。
尽管这里揭露的发明主题容许各种修改及替代形式，但附图中以示例形式显示本发明主题的特定实施例，并在此进行详细说明。不过，应当理解，这里对特定实施例的说明并非意图将本发明限于所揭露的特定形式，相反，意图涵盖落入由所附权利要求定义的本发明的精神及范围内的所有修改、等同及替代。
具体实施方式
下面说明本发明的各种示例实施例。出于清楚目的，不是实际实施中的全部特征都在本说明书中进行说明。当然，应当了解，在任意此类实际实施例的开发中，必须作大量的特定实施决定以满足开发者的特定目标，例如符合与***相关及与商业相关的约束条件，该些约束条件因不同实施而异。而且，应当了解，此类开发努力可能复杂而耗时，但其仍然是本领域技术人员借助本说明书所执行的常规程序。
下面参照附图说明本发明主题。附图中示意各种结构、***及装置仅是出于解释目的以及避免使本发明与本领域技术人员已知的细节混淆。然而，本发明仍包括该些附图以说明并解释本发明的示例。这里所使用的词语和词组的意思应当被理解并解释为与相关领域技术人员对这些词语及词组的理解一致。这里的术语或词组的连贯使用并不意图暗含特别的定义，亦即与本领域技术人员所理解的通常惯用意思不同的定义。若术语或词组意图具有特定意思，亦即不同于本领域技术人员所理解的意思，则此类特别定义会以直接明确地提供该术语或词组的特定定义的定义方式明确表示于说明书中。
图2显示依据本发明一实施例的SRAM装置200的示意图。SRAM装置200可设于集成电路中，例如设于额外包括中央处理单元(CPU)的集成电路中，其中，SRAM装置200可用作缓存。在其它实施例中，SRAM装置200可设于独立的SRAM存储器芯片中。在进一步的实施例中，SRAM装置可设于片上***(system-on-a-chip)装置中。
SRAM装置200包括控制电路201以及多个双端口静态随机访问存储器单元203、204、205、206。在图2中，出于简化目的，显示四个双端口SRAM单元203、204、205、206。在实施例中，在该SRAM装置中可设置超过四个的多个双端口SRAM单元。
该多个双端口SRAM单元203、204、205、206可排列成阵列202，其中，双端口SRAM单元203、204位于阵列202的第一行中，且双端口SRAM单元205、206位于阵列202的第二行中。双端口SRAM单元203、205位于该阵列的第一列中，且双端口SRAM单元204、206位于该阵列的第二列中。
阵列202中的双端口SRAM单元203、204、205、206的行列布置定义SRAM装置200的宽度方向以及长度方向，其中，双端口SRAM单元203、204、205、206的行沿该宽度方向延伸，且双端口SRAM单元203、204、205、206的列沿该长度方向延伸。在后面将作详细说明的图2以及图4的视图中，SRAM装置200的宽度方向为水平方向，长度方向为垂直方向。
SRAM装置200包括高电压电源供应线207a、207b，它们基本沿SRAM装置200的长度方向延伸并且基本垂直于宽度方向。而且，SRAM装置200包括低电压电源供应线208a、209a、208b、209b，它们基本沿SRAM装置200的长度方向延伸并且基本垂直于宽度方向。
在SRAM装置200的操作中，可在高电压电源供应线207a、207b与低电压电源供应线208a、209a、208b、209b之间施加SRAM装置200的操作电压，其中，低电压电源供应线208a、209a、208b、209b的电位低于高电压电源供应线207a、207b的电位。在一些实施例中，低电压电源供应线208a、209a、208b、209b可与质势连接。在一些实施例中，施加于高电压电源供应线207a、207b及低电压电源供应线208a、209a、208b、209b的电压可由控制电路201提供。
SRAM装置200还包括多个第一位线210a、210b，第二位线211a、211b，第一逆位线212a、212b以及第二逆位线213a、213b。
位线210a、211a、210b、211b以及逆位线212a、213a、212b、213b基本沿半导体装置200的长度方向延伸并基本垂直于宽度方向。针对双端口SRAM单元203、204、205、206的阵列202中的每一列，设置两个位线以及两个逆位线。尤其，针对包括双端口SRAM单元203、205的双端口SRAM单元阵列的第一列，设置位线210a、211a以及逆位线212a、213a，以及针对包括双端口SRAM单元204、206的双端口SRAM单元的阵列的第二列，设置位线210b、211b以及逆位线212b、213b。
位线210a、211a、210b、211b与逆位线212a、213a、212b、213b可与控制电路201电性连接。控制电路201可向位线210a、211a、210b、211b施加位线信号以及向逆位线212a、213a、212b、213b施加逆位线信号，从而向双端口SRAM单元203、204、205、206的阵列202写入数据，且可分别自位线210a、211a、210b、211b及逆位线212a、213a、212b、213b读取位线信号及逆位线信号，从而自双端口SRAM单元203、204、205、206的阵列202读取数据。
SRAM装置200还包括第一字线214a、214b以及第二字线215a、215b。针对该双端口SRAM单元阵列的每一行，设置两个字线。尤其，双端口SRAM单元阵列202的第一行包括字线214a、215a，且双端口SRAM单元阵列202的第二行包括字线214b、215b。
与相对逆位线212a、213a的位线210a、211a的布置相比，相对逆位线212b、213b的位线210b、211b的布置可为镜像对称。这样，在图2的视图中，逆位线212a、213a在位线210a、211a的右边，且逆位线212b、213b在位线210b、211b的左边。类似地，字线214b、215b的相对布置可与字线214a、215a的相对布置呈镜像对称。在双端口SRAM单元阵列202的相邻列中的位线及逆位线的镜像对称布置以及在双端口SRAM单元阵列202的相邻行中的第一及第二字线的镜像对称布置可对应相邻行和列中双端口存储器单元的镜像对称布局。下面将作详细说明。
字线214a、215a、214b、215b与控制电路201连接。控制电路201可向字线214a、215a、214b、215b施加字线信号。
图3显示双端口SRAM单元203的电路示意图。双端口SRAM单元203包括第一上拉晶体管301以及第二上拉晶体管302，其中，上拉晶体管301、302可为P沟道场效应晶体管。
双端口SRAM单元203还包括第一对下拉晶体管303以及第二对下拉晶体管304。各对下拉晶体管303、304包括第一及第二下拉晶体管。尤其，第一对下拉晶体管303包括第一下拉晶体管307及第二下拉晶体管308，以及第二对下拉晶体管304包括第一下拉晶体管309及第二下拉晶体管310。各下拉晶体管307、308、309、310可为N沟道场效应晶体管。
上拉晶体管301、302的源区与延伸穿过双端口SRAM单元203的高电压电源供应线207a电性连接。第一对下拉晶体管303中的下拉晶体管307、308并行电性连接于第一上拉晶体管301的漏区与第一低电压电源供应线208a之间，其中，下拉晶体管307、308的源区与第一低电压电源供应线208a电性连接，且下拉晶体管307、308的漏区与第一上拉晶体管301的漏区电性连接。
第二对下拉晶体管304中的下拉晶体管309、310并行电性连接于第二上拉晶体管302的漏区与第二低电压电源供应线209a之间。下拉晶体管309、310的源区与第二低电压电源供应线209a电性连接，且下拉晶体管309、310的漏区与第二上拉晶体管302的漏区连接。
第一对下拉晶体管303中的下拉晶体管307、308的栅极电极彼此电性连接，且与第一上拉晶体管301的栅极电极以及第二上拉晶体管302的漏区电性连接。类似地，第二对下拉晶体管304中的下拉晶体管309、310的栅极电极彼此电性连接，且与第二上拉晶体管302的栅极电极以及第一上拉晶体管301的漏区电性连接。
第一上拉晶体管301以及第一对下拉晶体管303提供第一反相器，且第二上拉晶体管302以及第二对下拉晶体管304提供第二反相器。该第一及第二反相器彼此交叉连接。
双端口SRAM单元203还包括第一对访问晶体管305以及第二对访问晶体管306。第一对访问晶体管305包括第一访问晶体管311以及第二访问晶体管312。类似地，第二对访问晶体管306包括第一访问晶体管313以及第二访问晶体管314。第一对及第二对访问晶体管305、306的各访问晶体管311、312、313、314具有两个源/漏区，其中，术语“源/漏区”用于表示各该源/漏区可充当源区或漏区，取决于双端口SRAM单元203的状态以及所执行的操作类型，例如自双端口SRAM单元203读取数据和/或向双端口SRAM单元203写入数据。
第一对访问晶体管305中的第一访问晶体管311的第一源/漏区与第一上拉晶体管301与第一对下拉晶体管303中的下拉晶体管307、308的漏区电性连接。第一对访问晶体管305中的第一访问晶体管311的第二源/漏区与第一位线210a电性连接，且其栅极电极与第一字线214a电性连接。
第一对访问晶体管305中的第二访问晶体管312的第一源/漏区与第一上拉晶体管301以及第一对下拉晶体管303中的下拉晶体管307、308的漏区电性连接。第二源/漏区与第二位线211a电性连接，且其栅极电极与第二字线215a电性连接。
第二对访问晶体管306中的第一访问晶体管313的第一源/漏区与第二上拉晶体管302以及第二对下拉晶体管304中的下拉晶体管309、310的漏区电性连接。第二源/漏区与第一逆位线212a电性连接，且其栅极电极与第一字线214a电性连接。
第二对访问晶体管306中的第二访问晶体管314的第一源/漏区与第二上拉晶体管302以及第二对下拉晶体管304中的下拉晶体管309、310的漏区电性连接。第二源/漏区与第二逆位线213a电性连接，且其栅极电极与第二字线215a电性连接。
访问晶体管对305、306中的第一访问晶体管311、313提供双端口SRAM单元203的第一端口。通过向第一字线214a施加字线信号，可将第一访问晶体管311、313切换至电性导电状态。接着，可通过第一位线210a和第一逆位线212a自双端口SRAM单元203读取数据或向双端口SRAM单元203写入数据。
访问晶体管对305、306中的第二访问晶体管312、314提供双端口SRAM单元203的第二端口。通过向第二字线215a施加字线信号，可将第二访问晶体管312、314切换至电性导电状态。接着，可通过第二位线211a以及第二逆位线213a自双端口SRAM单元203读取数据或向双端口SRAM单元203写入数据。
可依据用以自SRAM单元读取数据和/或向SRAM单元写入数据的传统技术对双端口SRAM单元203执行数据读取和/或写入。在读写操作中施加于字线214a、215a，位线210a、211a以及逆位线212a、213a的信号可由控制电路201提供。
访问晶体管对305、306中的访问晶体管311、312、313、314可为N沟道场效应晶体管。
SRAM装置200中的其它双端口SRAM单元204、205、206的电路配置可对应上述双端口SRAM单元203的电路配置，其中，访问晶体管对中的访问晶体管的第二源/漏区与设置各该双端口SRAM单元的SRAM装置200中的双端口SRAM单元阵列202的列的位线及逆位线电性连接，且访问晶体管对中的访问晶体管的栅极电极与设置各该双端口SRAM单元的SRAM装置200中的双端口SRAM单元阵列202的行的字线电性连接。
图4显示依据双端口SRAM单元203的实施例的电路布局示意图。图4的绘制平面的方位对应图2的绘制平面的方位，以使SRAM装置200的宽度方向为水平方向，SRAM装置200的长度方向为垂直方向。
SRAM装置200可形成于衬底401之中及其上。衬底401可为由半导体材料构成的块体衬底，例如硅晶圆或芯片。或者，衬底401可为包括半导体材料层例如硅的绝缘体上硅衬底，在该半导体材料层之中及其上形成SRAM装置200的电路组件。该半导体材料层可设于电性绝缘材料层例如二氧化硅上。该电性绝缘材料层可设于支持衬底上，该支持衬底可为硅晶圆或芯片。
SRAM单元阵列202中的各双端口SRAM单元203、204、205、206可形成于衬底401的部分之中及其上。控制电路201以及另外的电路，例如CPU和/或SRAM的其它阵列和/或DRAM存储器单元，可形成于同一衬底401之中及其上。
在图4中，附图标记402标示衬底401的N阱区，且附图标记403、404分别标示第一P阱区以及第二P阱区。使用虚线444、445标示N阱区402与P阱区403、404之间的界线。
通过在衬底401的半导体材料中引入N型掺杂物，例如通过离子注入制程，可形成N阱区402。N阱区402中的该N型掺杂物的浓度可对应传统上P沟道场效应晶体管的沟道区中所采用的掺杂物浓度。
通过在衬底401的半导体材料中引入P型掺杂物，例如通过离子注入制程，可形成第一及第二P阱区403、404。P阱区403、404中的该P型掺杂物的浓度可对应传统上N沟道场效应晶体管的沟道区中所采用的掺杂物浓度。
N阱区402以及第一及第二P阱区403、404可延伸穿过双端口SRAM单元的列，其中，双端口SRAM单元203沿SRAM装置200的长度方向设置。尤其，N阱区402及P阱区403、404都可延伸穿过双端口SRAM单元203以及与双端口SRAM单元203相邻并设于双端口SRAM单元阵列202的同一列中的双端口SRAM单元205。
在SRAM装置200的双端口SRAM单元阵列202的其它列中，可设置与N阱区402类似的N阱区。尤其，N阱区可沿SRAM装置200的长度方向延伸穿过包括双端口SRAM单元204、206的双端口SRAM单元的列。而且，在该SRAM装置的双端口SRAM单元阵列202的各列中，可设置与P阱区403、403类似的P阱区，其沿SRAM装置200的长度方向延伸穿过双端口SRAM单元的列，其中，相邻列中的相邻P阱区可彼此邻接。
第一P阱区403以及第二P阱区404设于N阱区402的相对侧，以使N阱区402位于第一P阱区403与第二P阱区404之间。沿SRAM装置200的宽度方向通过N阱区402使第一P阱区403与第二P阱区404彼此隔开。
双端口SRAM单元203的上拉晶体管301、302设于N阱区402中。第一对下拉晶体管303中的下拉晶体管307、308以及第一对访问晶体管305中的访问晶体管311、312设于第一P阱区403。第二对下拉晶体管304中的下拉晶体管309、310设于第二P阱区404。
在图4中，附图标记405标示第一上拉晶体管301的主动区，且附图标记406标示第二上拉晶体管302的主动区。附图标记407、408标示第一对下拉晶体管303中的下拉晶体管307、308的主动区，且附图标记409、410标示第二对下拉晶体管304中的下拉晶体管309、310的主动区。附图标记411、412标示第一对访问晶体管305中的访问晶体管311、312的主动区，附图标记413、414标示第二对访问晶体管306中的访问晶体管313、314的主动区。
基本平行于SRAM装置200的宽度方向延伸的第一电性导电线416提供第一上拉晶体管301以及第一对下拉晶体管303中的下拉晶体管307、308的栅极电极。第一电性导电线416可由电性导电材料形成，例如掺杂多晶硅和/或一种或多种金属，且可通过由电性隔离的栅极绝缘材料(例如二氧化硅)和/或高k材料(例如氧化铪)形成的栅极绝缘层(未图示)与第一上拉晶体管301以及第一对下拉晶体管303中的下拉晶体管307、308的主动区405、407、408隔开。第一上拉晶体管301以及第一对下拉晶体管303中的下拉晶体管307、308的沟道区设于第一电性导电线416下方。
邻近第一上拉晶体管301的沟道区设置源区432及漏区434。第一上拉晶体管301的沟道区的掺杂可对应N阱区402的N型掺杂且第一上拉晶体管301的源漏区432、434可为P掺杂。
与P阱区403的P型掺杂相应，设于第一电性导电线416下方的下拉晶体管307、308的沟道区可为P掺杂，且下拉晶体管307、308的源区436、437以及漏区440、441可为N掺杂。
双端口SRAM单元203还包括第二电性导电线417。第二电性导电性417基本平行于SRAM装置200的宽度方向并提供第二上拉晶体管302以及第二对下拉晶体管304中的下拉晶体管309、310的栅极电极。通过栅极绝缘层(未图示)，第二电性导电线417可与第二上拉晶体管302以及下拉晶体管309、310的主动区406、409、410电性隔离。第二电性导电线417以及第二电性导电线417下方的栅极绝缘层的其它特征可对应上述第一电性导电线416以及第一电性导电线416下方的栅极绝缘层的特征。
设于第二电性导电线417下方的第二上拉晶体管302的沟道区的掺杂可对应N阱区402的N型掺杂，且第二上拉晶体管302的源区433及漏区435可为P掺杂。与第二P阱区404的P型掺杂相应，第二对下拉晶体管304中的下拉晶体管309、310的沟道区可为P掺杂，且第二对下拉晶体管304中的下拉晶体管309、310的源区438、439及漏区442、443可为N掺杂。
可通过电性导电线428、429提供第一对访问晶体管305中的访问晶体管311、312的栅极电极，且可通过电性导电线430、431提供第二对访问晶体管306中的访问晶体管313、314的栅极电极。与第一电性导电线416及第二电性导电线417类似，电性导电线428、429、430、431可通过栅极绝缘层与其上形成有他们的各个主动区隔开。电性导电线428、429、430、431以及与其相关的栅极绝缘层的其它特征可对应上述第一及第二电性导电线416、417及其栅极绝缘层的特征。
与第一及第二P阱区403、404的P型掺杂相应，访问晶体管311、312、313、314的沟道区可为P掺杂，且访问晶体管311、312、313、314的第一源/漏区420、421、422、423以及第二源/漏区424、425、426、427可为N掺杂。
第一对访问晶体管305中的第一访问晶体管311与第一对下拉晶体管303中的第一下拉晶体管307可沿SRAM装置200的长度方向彼此相邻设置。这些晶体管的主动区411、407可邻接。尤其，第一对访问晶体管305中的第一访问晶体管311的第一源/漏区420与第一对下拉晶体管303中的第一下拉晶体管307的漏区440可设为形成于第一P阱区403中的邻接N掺杂区的形式。这样，可提供访问晶体管311的第一源/漏区420与下拉晶体管307的漏区440之间的电性连接。
类似地，第一对访问晶体管305中的第二访问晶体管312与第一对下拉晶体管303中的第二下拉晶体管308可沿SRAM装置200的长度方向彼此相邻设置。访问晶体管312及下拉晶体管308的主动区可邻接。尤其，第一对访问晶体管305中的第二访问晶体管312的第一源/漏区421与第一对下拉晶体管303中的第二下拉晶体管308的漏区441可设为第一P阱区403中的邻接N掺杂区的形式。这样，可提供访问晶体管312的第一源/漏区421与下拉晶体管308的漏区441之间的电性连接。
第一对访问晶体管305中的访问晶体管311、312的主动区411、412沿SRAM装置200的宽度方向隔开。SRAM装置200可包括隔离区415，其中，隔离区415的部分设于第一对访问晶体管305中的访问晶体管311、312的主动区411、412之间。这样，访问晶体管311、312的第二源/漏区424、425彼此电性隔离。隔离区415可设为沟槽隔离结构的形式，例如包括电性绝缘材料例如二氧化硅的浅沟槽隔离结构。
隔离结构415的另一部分可设于第一对下拉晶体管303中的下拉晶体管307、308的主动区407、408之间。这样，第一对下拉晶体管303中的第一下拉晶体管307及第二下拉晶体管308的主动区407、408沿SRAM装置200的宽度方向彼此间隔分开。
隔离结构415的又一部份可设于第二对下拉晶体管304中的下拉晶体管309、310的主动区409、410之间。这样，第二对下拉晶体管304中的下拉晶体管309、310的主动区409、410沿SRAM装置200的宽度方向彼此间隔分开。
第二对访问晶体管306中的第一访问晶体管313与第二对下拉晶体管304中的第一下拉晶体管309沿SRAM装置200的长度方向彼此相邻设置。下拉晶体管309及访问晶体管313的主动区409、413可邻接。尤其，访问晶体管313的第一源/漏区422与下拉晶体管309的漏区442可设为第二P阱区404中的邻接N掺杂区的形式。这样，可提供访问晶体管313的第一源/漏区422与下拉晶体管309的漏区442之间的电性连接。
第二对下拉晶体管304中的第二下拉晶体管310与第二对访问晶体管306中的第二访问晶体管314沿SRAM装置200的长度方向彼此相邻设置。下拉晶体管310及访问晶体管314的主动区410、414可邻接。尤其，访问晶体管314的第一源/漏区423与下拉晶体管310的漏区443可设为第二P阱区404中的邻接N掺杂区的形式。这样，可提供访问晶体管314的第一源/漏区423与下拉晶体管310的漏区443之间的电性连接。
第二对访问晶体管306中的访问晶体管313、314的主动区413、414可通过隔离区415的部分彼此间隔分开。
隔离区415的其它部分可提供上拉晶体管301、302的主动区405、406，第一对访问晶体管305中的第二访问晶体管312以及第一对下拉晶体管303中的第二下拉晶体管308的主动区412、408，以及第二对下拉晶体管304中的第一下拉晶体管309以及第二对访问晶体管306中的第一访问晶体管313的主动区409、413之间的电性隔离。另外，双端口SRAM单元203的电路组件与沿SRAM装置200的宽度方向邻近双端口SRAM单元203的SRAM装置200的其它双端口SRAM单元的电路组件之间的电性隔离可由隔离区415提供。
通过接触结构522，第一上拉晶体管301的漏区434可与第二电性导电线417以及第一金属化线418电性连接。这样，可提供第一上拉晶体管301的漏区434与第二上拉晶体管302以及第二对下拉晶体管304中的下拉晶体管309、310的栅极电极之间的电性连接。
类似地，通过接触结构523，第二上拉晶体管302的漏区435可与第一电性导电线416以及第二金属化线419电性连接，从而使第二上拉晶体管302的漏区435与第一对下拉晶体管303中的下拉晶体管307、308以及第一上拉晶体管301的栅极电极电性连接。
另外，通过接触结构520、521、522以及第一金属化线418，第一上拉晶体管301的漏区434可与第一对访问晶体管305中的访问晶体管311、312的第一源/漏区420、421以及第一对下拉晶体管303中的下拉晶体管307、308的漏区440、441电性连接。类似地，通过接触结构523、524、525以及第二金属化线419，第二上拉晶体管302的漏区435可与第二对访问晶体管306中的访问晶体管313、314的第一源/漏区422、423以及第二对下拉晶体管304中的下拉晶体管309、310的漏区442、443电性连接。
可设置其它接触结构以将双端口SRAM单元203的电路组件与位线210a、211a，逆位线212a、213a，字线214a、215a以及电源线207a、208a、209a电性连接。
尤其，接触结构510a可提供位线210a与第一对访问晶体管305中的第一访问晶体管311的第二源/漏区424之间的电性连接。接触结构511a可提供第一对访问晶体管305中的第二访问晶体管312的第二源/漏区425与位线211a之间的电性连接。接触结构514a可提供形成第一对访问晶体管305中的第一访问晶体管311的栅极电极的电性导电线428与字线214a之间的电性连接，且接触结构515a可提供形成第一对访问晶体管305中的第二访问晶体管312的栅极电极的电性导电线429与字线215a之间的电性连接。
类似地，接触结构512a、513a提供第二对访问晶体管306中的访问晶体管313、314的第二源\漏区426、427与逆位线212a、213a之间的电性连接。接触结构514'a和接触结构515'a分别提供电性导电线430、431与字线214a、215a之间的电性连接。
接触结构508a、508'a将第一对下拉晶体管303中的下拉晶体管307、308的源区436、437与低电压电源线208a电性连接。接触结构509a、509'a将第二对下拉晶体管304中的下拉晶体管309、310的源区438、439与低电压电源供应线209a电性连接。
接触结构507a、507'a将上拉晶体管301、302的源区432、433与高电压电源供应线207a电性连接。
电性导电线416、417、428、429、430、431及金属化线418、419可基本平行于SRAM装置200的宽度方向延伸。因此，SRAM装置200的双端口SRAM单元203中的全部电性导电线416、417、428、429、430、431以及全部金属化线418、419可基本为直线，且可基本沿同一方向延伸。这可能有利于通过光刻及蚀刻技术制造这些结构。
设于双端口SRAM单元203中的金属化线418、419以及各种接触结构可设为接触导孔及沟槽的形式，这些接触导孔及沟槽形成于层间介电材料中，由电性导电材料例如金属填充。位线210a、211a、210b、211b，逆位线212a、213a、212b、213b，字线214a、215a、214b、215b以及电源供应线207a、208a、209a、207b、208b、209b可设为沟槽的形式，这些沟槽形成于层间介电材料中，由电性导电材料填充。可设置彼此堆迭的多个不同的互连层。
SRAM装置200中的其它双端口SRAM单元204、205、206的电路布局可大体对应上述双端口SRAM单元203的电路布局。不过，相邻双端口SRAM单元的电路布局可相对彼此呈镜像对称。尤其，双端口SRAM单元204可与双端口SRAM单元203镜像对称，对称轴平行于SRAM装置200的长度方向。双端口SRAM单元205可与SRAM单元203镜像对称，且双端口SRAM单元206可与双端口SRAM单元204镜像对称，对称轴平行于SRAM装置200的宽度方向。这样，在SRAM装置200中的双端口SRAM单元的边缘设置的接触结构514a、510a、511a、507'a、509a、509'a、515'a、513a、512a、507a、508'a、508a可在相邻的双端口SRAM单元之间共享。而且，主动区411、412、406、409、410、407、408、405、413、414可与双端口SRAM单元阵列的相同列中的相邻双端口SRAM单元中的相应主动区邻接。
隔离结构415，尤其是第一对访问晶体管305中的访问晶体管311、312的主动区411、412之间的部分以及第一对下拉晶体管303中的下拉晶体管307、308的主动区407、408之间的部分，可包括细长的沟槽隔离结构，沿SRAM装置200的长度方向延伸穿过双端口SRAM单元阵列202的列。类似地，第二对下拉晶体管304中的下拉晶体管309、310的主动区409、410之间以及第二对访问晶体管306中的访问晶体管313、314的主动区413、415之间的隔离结构415的部分可包括细长的沟槽隔离结构，沿SRAM装置200的长度方向延伸穿过双端口SRAM单元阵列202的双端口SRAM单元的列。这可能有利于SRAM装置200的制造。隔离结构415的其它部分可设于主动区407、410、411、414与双端口SRAM单元203的边缘之间，以提供邻接单元之间的电性隔离。
而且，访问晶体管311、312、313、314的各主动区411、412、413、414可具有类似的环境，且下拉晶体管307、308、309、310的各主动区407、408、409、410可具有类似的环境。
因此，本发明可基本避免或至少降低SRAM装置200的双端口SRAM单元的晶体管的电性参数之间的偏差，同时，由于电性导电线以及金属化线基本呈直线形，因此本发明可基本避免或至少降低制程的难度。
如图4所示，双端口SRAM单元203的所有晶体管的沟道长度方向基本平行于SRAM装置200的长度方向延伸，且双端口SRAM单元203的晶体管的沟道宽度方向基本平行于SRAM装置200的宽度方向延伸。下拉晶体管307、308、309、310的沟道宽度可大于访问晶体管311、312、313、314的沟道宽度，且可不同于上拉晶体管301、302的沟道宽度。
SRAM装置200的双端口SRAM单元的各晶体管的栅极长度可为约47纳米或更低。下拉晶体管307、308、309、310的沟道宽度可为约386纳米或更低，且访问晶体管311、312、313、314的沟道宽度可为约158纳米或更低。SRAM装置200的双端口SRAM单元的接触结构可具有约40纳米或更低的尺寸。在其它实施例中，例如在使用20纳米技术的实施例中，可采用不同的尺寸。而且，在一些情况下，访问晶体管311、312、313、314的沟道宽度可等于或大于下拉晶体管307、308、309、310的沟道宽度，这不同于如图4所示的沟道宽度的相对尺寸。
通过SRAM装置制造中使用的技术可形成上述特征。尤其，可通过离子注入制程形成N阱区及P阱区。在用以形成N阱区及P阱区的其中一个所执行的离子注入制程中，N阱区及P阱区中的另一个可由光阻掩膜覆盖。随后，可通过在半导体装置中形成浅沟槽隔离结构的技术，包括光刻、蚀刻、氧化以及沉积，形成隔离结构415。接着，利用沉积和/或氧化制程通过形成栅极绝缘材料层以及电性导电线材料可形成栅极绝缘层以及电性导电线。随后，可执行离子注入制程，以通过在晶体管的主动区中注入离子来掺杂双端口SRAM单元中的晶体管的源区、漏区以及源/漏区，其中，电性导电线可阻止离子注入晶体管的沟道区中。在对N沟道晶体管的主动区注入离子期间，P沟道晶体管可由光阻掩膜覆盖，且在对P沟道晶体管的主动区注入离子期间，N沟道晶体管可由光阻掩膜覆盖。接着，可通过沉积一层或多层层间介电材料，在其中形成沟槽以及接触导孔，以及使用电性导电金属填充这些沟槽及接触导孔来形成接触结构、金属化线、位线、逆位线、字线以及电源供应线。
由于本领域的技术人员借助这里的教导可以很容易地以不同但等同的方式修改并实施本发明，因此上述特定的实施例仅为示例性质。例如，可以不同的顺序执行上述制程步骤。而且，本发明并不限于这里所示架构或设计的细节，而是如权利要求所述。因此，显然，可对上面揭露的特定实施例进行修改或变更，所有此类变更落入本发明的范围及精神内。因此，权利要求规定本发明的保护范围。
Claims (20)
1.一种装置，包括：
衬底，包括N阱区、第一P阱区以及第二P阱区，该第一及第二P阱区设于该N阱区的相对侧并沿宽度方向隔开；
双端口静态随机访问存储器单元，包括设于该N阱区中的第一上拉晶体管及第二上拉晶体管，设于该第一P阱区中的第一对下拉晶体管及第一对访问晶体管，以及设于该第二P阱区中的第二对下拉晶体管及第二对访问晶体管；
其中，各该第一对下拉晶体管及该第二对下拉晶体管包括第一下拉晶体管以及第二下拉晶体管，其中，该第一下拉晶体管的主动区与该第二下拉晶体管的主动区沿该宽度方向隔开。
2.如权利要求1所述的装置，其中，在各该第一对下拉晶体管及该第二对下拉晶体管中，在该第一下拉晶体管的该主动区与该第二下拉晶体管的该主动区之间设置隔离区。
3.如权利要求2所述的装置，其中，各该第一对访问晶体管及该第二对访问晶体管包括第一访问晶体管以及第二访问晶体管，其中，该第一访问晶体管的主动区与该第二访问晶体管的主动区彼此电性隔离并沿该宽度方向隔开。
4.如权利要求3所述的装置，还包括：
第一电性导电线，包括该第一对下拉晶体管中的各该下拉晶体管以及该第一上拉晶体管的栅极电极；以及
第二电性导电线，包括该第二对下拉晶体管中的各该下拉晶体管以及该第二上拉晶体管的栅极电极。
5.如权利要求4所述的装置，其中，各该第一电性导电线及该第二电性导电线基本平行于该宽度方向延伸。
6.如权利要求5所述的装置，还包括：
第一金属化线，电性连接该第一对访问晶体管中的各该访问晶体管的第一源/漏区、该第一对下拉晶体管中的各该下拉晶体管的漏区以及该第一上拉晶体管的漏区；以及
第二金属化线，电性连接该第二对访问晶体管中的各该访问晶体管的第一源/漏区、该第二对下拉晶体管中的各该下拉晶体管的漏区以及该第二上拉晶体管的漏区。
7.如权利要求6所述的装置，其中，各该第一金属化线及该第二金属化线基本平行于该宽度方向延伸。
8.如权利要求7所述的装置，还包括：
第一位线，电性连接该第一对访问晶体管中的该第一访问晶体管的第二源/漏区；
第二位线，电性连接该第二对访问晶体管中的该第二访问晶体管的第二源/漏区；
第一逆位线，电性连接该第二对访问晶体管中的该第一访问晶体管的第二源/漏区；
第二逆位线，电性连接该第二对访问晶体管中的该第二访问晶体管的第二源/漏区；
第一字线，电性连接该第一及该第二对访问晶体管中的各该第一访问晶体管的栅极电极；以及
第二字线，电性连接该第一及该第二对访问晶体管中的各该第二访问晶体管的栅极电极。
9.如权利要求8所述的装置，其中，该第一及第二位线以及该第一及第二逆位线基本垂直于该宽度方向延伸，以及其中，该第一及第二字线基本平行于该宽度方向延伸。
10.如权利要求9所述的装置，其中，该第一及第二上拉晶体管的源区与第一电源供应线电性连接，其中，该第一对下拉晶体管中的该些下拉晶体管的源区与第二电源供应线电性连接，其中，该第二对下拉晶体管中的该些下拉晶体管的源区与第三电源供应线电性连接，以及其中，各该第一、第二以及第三电源供应线基本垂直于该宽度方向延伸。
11.如权利要求10所述的装置，其中，该第一及第二对访问晶体管、该第一及第二对下拉晶体管以及该第一及第二上拉晶体管中的各晶体管的沟道长度方向基本垂直于该宽度方向。
12.如权利要求11所述的装置，其中：
该第一对访问晶体管中的该第一访问晶体管与该第一对下拉晶体管中的该第一下拉晶体管沿垂直于该宽度方向的长度方向彼此相邻设置；
该第一对访问晶体管中的该第二访问晶体管与该第一对下拉晶体管中的该第二下拉晶体管沿该长度方向彼此相邻设置；
该第二对访问晶体管中的该第一访问晶体管与该第二对下拉晶体管中的该第一下拉晶体管沿该长度方向彼此相邻设置；以及
该第二对访问晶体管中的该第二访问晶体管与该第二对下拉晶体管中的该第二下拉晶体管沿该长度方向彼此相邻设置。
13.如权利要求12所述的装置，其中：
该第一对访问晶体管中的该第一访问晶体管的主动区与该第一对下拉晶体管中的该第一下拉晶体管的主动区邻接；
该第一对访问晶体管中的该第二访问晶体管的主动区与该第一对下拉晶体管中的该第二下拉晶体管的主动区邻接；
该第二对访问晶体管中的该第一访问晶体管的主动区与该第二对下拉晶体管中的该第一下拉晶体管的主动区邻接；以及
该第二对访问晶体管中的该第二访问晶体管的主动区与该第二对下拉晶体管中的该第二下拉晶体管的主动区邻接。
14.如权利要求13所述的装置，其中，该第一及第二对访问晶体管中的各访问晶体管基本具有第一沟道宽度，该第一及第二对下拉晶体管中的各下拉晶体管基本具有第二沟道宽度，其中，该第二沟道宽度大于该第一沟道宽度。
15.一种方法，包括：
提供半导体衬底；以及
形成双端口静态随机访问存储器单元，其中，该双端口静态随机访问存储器单元的该形成包括：
在该衬底中形成N阱区、第一P阱区以及第二P阱区，其中，该第一及第二P阱区设于该N阱区的相对侧并沿宽度方向隔开；
在该N阱区中形成第一上拉晶体管以及第二上拉晶体管；
在该第一P阱区中形成第一对下拉晶体管以及第一对访问晶体管；
在该第二P阱区中形成第二对下拉晶体管以及第二对访问晶体管；
其中，各该第一对下拉晶体管及该第二对下拉晶体管包括第一下拉晶体管以及第二下拉晶体管，其中，该第一下拉晶体管的主动区与该第二下拉晶体管的主动区沿该宽度方向隔开。
16.如权利要求15所述的方法，还包括在该衬底中形成隔离区，其中，该隔离区的部分设于各该第一对下拉晶体管及该第二对下拉晶体管中的该第一下拉晶体管的该主动区与该第二下拉晶体管的该主动区之间。
17.如权利要求15所述的方法，其中，该第一及第二对下拉晶体管以及该第一及第二上拉晶体管的该形成包括：
形成第一电性导电线，该第一电性导电线包括该第一对下拉晶体管中的各该下拉晶体管以及该第一上拉晶体管的栅极电极；以及
形成第二电性导电线，该第二电性导电线包括该第二对下拉晶体管中的各该下拉晶体管以及该第二上拉晶体管的栅极电极。
18.如权利要求17所述的方法，其中，各该第一电性导电线及该第二电性导电线基本平行于该宽度方向延伸。
19.如权利要求18所述的方法，其中，各该第一及第二电性导电线基本为直线。
20.如权利要求15所述的方法，其中：
该第一对访问晶体管中的该第一访问晶体管与该第一对下拉晶体管中的该第一下拉晶体管形成于连续的第一主动半导体区中；
该第一对访问晶体管中的该第二访问晶体管与该第一对下拉晶体管中的该第二下拉晶体管形成于连续的第二主动半导体区中，该第一及该第二连续主动半导体区由第一沟槽隔离结构隔离，该第一沟槽隔离结构基本垂直于该宽度方向延伸；
该第二对访问晶体管中的该第一访问晶体管与该第二对下拉晶体管中的该第一下拉晶体管形成于连续的第三主动半导体区中；以及
该第二对访问晶体管中的该第二访问晶体管与该第二对下拉晶体管中的该第二下拉晶体管形成于连续的第四主动半导体区中，该第三及该第四连续主动半导体区由第二沟槽隔离结构隔离，该第二沟槽隔离结构基本垂直于该宽度方向延伸。
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