CN109545252A - 静态随机存取存储器的布局图案 - Google Patents

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Abstract

本发明公开一种静态随机存取存储器(static random‑access memory，SRAM)的布局图案，包含一基底，一第一上拉晶体管(PL1)、一第一下拉晶体管(PD1)、一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，另包含一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，其中该PG1A与该PG1B包含有一相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于PL2与该PD2所包含的该鳍状结构上。

Description

静态随机存取存储器的布局图案
技术领域
本发明涉及一种静态随机存取存储器(static random access memory，SRAM)，尤其是涉及一种具有增加良率和提升读取速度的静态随机存取存储器(SRAM)的布局图案。
背景技术
在一嵌入式静态随机存取存储器(embedded static random access memory,embedded SRAM)中，包含有逻辑电路(logic circuit)和与逻辑电路连接的静态随机存取存储器。静态随机存取存储器本身属于一种挥发性(volatile)的存储单元(memory cell)，亦即当供给静态随机存取存储器的电力消失之后，所存储的数据会同时抹除。静态随机存取存储器存储数据的方式是利用存储单元内晶体管的导电状态来达成，静态随机存取存储器的设计是采用互耦合晶体管为基础，没有电容器放电的问题，不需要不断充电以保持数据不流失，也就是不需作存储器更新的动作，这与同属挥发性存储器的动态随机存取存储器(Dynamic Random Access Memory,DRAM)利用电容器带电状态存储数据的方式并不相同。静态随机存取存储器的存取速度相当快，因此有在电脑***中当作快取存储器(cachememory)等的应用。
然而随着制作工艺线宽与曝光间距的缩减，现今SRAM元件的制作难以利用现有的架构曝出所要的图案。因此如何改良现有SRAM元件的架构来提升曝光的品质即为现今一重要课题。
发明内容
本发明提供一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含一基底，一第一反相器包含有一第一上拉晶体管(PL1)以及一第一下拉晶体管(PD1)位于该基底上，一第二反相器包含有一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，其中该第一反相器与该第二反相器互相耦合，一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，与该第一反相器或该第二反相器连接，其中该PG1A的一栅极与该PG2A的一栅极连接至一第一字符线，该PG1B的一栅极与该PG2B的一栅极连接至一第二字符线，各晶体管都包含有一栅极结构跨越至少一鳍状结构，其中该PG1A与该PG1B包含有一相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于该PL2与该PD2所包含的该鳍状结构上。
本发明另提供一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含一基底，一第一反相器包含有一第一上拉晶体管(PL1)以及一第一下拉晶体管(PD1)位于该基底上，一第二反相器包含有一第二上拉晶体管(PL2)以及一第二下拉晶体管(PD2)位于该基底上，其中该第一反相器与该第二反相器互相耦合，一第一存取晶体管(PG1A)，一第二存取晶体管(PG1B)，第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)，与该第一反相器或该第二反相器连接，其中该PG1A的一栅极与该PG2A的一栅极连接至一第一字符线，该PG1B的一栅极与该PG2B的一栅极连接至一第二字符线，各晶体管都包含有一栅极结构跨越至少一扩散区，其中该PG1A与该PG1B包含有一相同的第一扩散区，该PG2A与该PG2B包含有一相同的第二扩散区，一第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该扩散区上，以及一第二区域连接层，位于该PG2A与该PG2B之间，且位于该PL2与该PD2所包含的该扩散区上。
本发明的其中一特征，在于第一存取晶体管与第二存取晶体管共用相同的鳍状结构。同样地，第三存取晶体管与第四存取晶体管PG2B共用相同的鳍状结构。申请人发现，通过上述配置，各元件排列的对称性高，当信号产生时，通过各存取晶体管的信号路径长度会大致相等。因此在操作静态随机存取存储器时，可以降低信号路径长短不同产生的误差，提高静态随机存取存储器良率。
附图说明
图1为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图；
图2为本发明第一优选实施例的一静态随机存取存储器的布局图；
图3表示当各信号从各位线流至电压源Vss的示意图；
图4为本发明第一优选实施例的一静态随机存取存储器的布局图；
图5为本发明另一优选实施例的一静态随机存取存储器的布局图。
主要元件符号说明
10 八晶体管静态随机存取存储单元
10’ 八晶体管静态随机存取存储单元
24 存储节点
26 存储节点
28 串接电路
30 串接电路
50 区域
50’ 区域
52 基底
54 鳍状结构
54A 第一鳍状结构
54B 第一鳍状结构
56 栅极结构
56A 第一栅极结构
56B 第二栅极结构
56C 第三栅极结构
56D 第四栅极结构
56E 第五栅极结构
56F 第六栅极结构
60A 第一区域连接层
60B 第二区域连接层
62 接触柱
63 接触层
63A 接触结构
63B 接触结构
63C 接触结构
63D 接触结构
64A 虚置接触结构
64B 虚置接触结构
65A 虚置层
65B 虚置层
70A 信号
70B 信号
70C 信号
70D 信号
80 金属线
80A 金属线
80B 金属线
80C 金属线
80D 金属线
82A 虚置线
82B 虚置线
90 扩散区
PL1 第一上拉晶体管
PL2 第二上拉晶体管
PD1 第一下拉晶体管
PD2 第二下拉晶体管
PG1A 第一存取晶体管
PG1B 第二存取晶体管
PG2A 第三存取晶体管
PG2B 第四存取晶体管
Vcc 电压源
Vss 电压源
WL1 字符线
WL2 字符线
BL1 位线
BL2 位线
BL3 位线
BL4 位线
G1 第一空隙
G2 第二空隙
G3 第三空隙
G4 第四空隙
具体实施方式
为使熟悉本发明所属技术领域的一般技术人员能更进一步了解本发明，下文特列举本发明的优选实施例，并配合所附的附图，详细说明本发明的构成内容及所欲达成的功效。
为了方便说明，本发明的各附图仅为示意以更容易了解本发明，其详细的比例可依照设计的需求进行调整。在文中所描述对于图形中相对元件的上下关系，在本领域的人都应能理解其是指物件的相对位置而言，因此都可以翻转而呈现相同的构件，此都应同属本说明书所揭露的范围，在此容先叙明。
请参照图1与图2，图1为本发明静态随机存取存储器中一组八晶体管静态随机存取存储器(eight-transistor SRAM,8T-SRAM)存储单元的电路图，图2为本发明优选实施例的一静态随机存取存储器的布局图。
如图1与图2所示，本发明的静态随机存取存储器较佳包含至少一组静态随机存取存储器单元，其中每一静态随机存取存储器单元包含一八晶体管静态随机存取存储单元(eight-transistor SRAM,8T-SRAM)10。
请参考图1，在本实施例中，各8T-SRAM存储单元10较佳由一第一上拉晶体管(pull-up device)PL1、一第二上拉晶体管PL2、一第一下拉晶体管(pull-downtransistor)PD1、一第二下拉晶体管PD2、一第一存取晶体管(access transistor)PG1A、一第二存取晶体管PG1B、一第三存取晶体管PG2A以及一第四存取晶体管PG2B构成正反器(flip-flop)，其中第一上拉晶体管PL1和第二上拉晶体管PL2、第一下拉晶体管PD1和第二下拉晶体管PD2构成栓锁电路(latch)，使数据可以栓锁在存储节点(Storage Node)24或26。另外，第一上拉晶体管PL1和第二上拉晶体管PL2是作为主动负载之用，其也可以一般的电阻来取代做为上拉晶体管，在此情况下即为四晶体管静态随机存取存储器(four-transistor SRAM,4T-SRAM)。另外在本实施例中，第一上拉晶体管PL1和第二上拉晶体管PL2各自的一源极区域电连接至一电压源Vcc，第一下拉晶体管PD1和第二下拉晶体管PD2各自的一源极区域电连接至一电压源Vss。
在一实施例中，8T-SRAM存储单元10的第一上拉晶体管PL1、第二上拉晶体管PL2是由P型金属氧化物半导体(P-type metal oxide semiconductor,PMOS)晶体管所组成，而第一下拉晶体管PD1、第二下拉晶体管PD2和第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A与第四存取晶体管PG2B则是由N型金属氧化物半导体(N-type metaloxide semiconductor,NMOS)晶体管所组成，但本发明不限于此。其中，第一上拉晶体管PL1和第一下拉晶体管PD1一同构成一反相器(inverter)，且这两者所构成的串接电路28其两端点分别耦接于一电压源Vcc与一电压源Vss；同样地，第二上拉晶体管PL2与第二下拉晶体管PD2构成另一反相器，而这两者所构成的串接电路30其两端点也分别耦接于电压源Vcc与电压源Vss。上述各存取晶体管(包含第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A与第四存取晶体管PG2B)分别与该两互相耦合的反相器的输出端连接，其中各上拉晶体管、各下拉晶体管以及各存取晶体管包含有一栅极结构跨越于至少一鳍状结构上，并形成鳍状晶体管(FinFET)。
此外，在存储节点24处，分别电连接有第二下拉晶体管PD2和第二上拉晶体管PL2的栅极(gate)，以及第一下拉晶体管PD1、第一上拉晶体管PL1和第一存取晶体管PG1A、第二存取晶体管PG1B的漏极(Drain)；同样地，在存储节点26上，也分别电连接有第一下拉晶体管PD1和第一上拉晶体管PL1的栅极，以及第二下拉晶体管PD2、第二上拉晶体管PL2和第三存取晶体管PG2A、第四存取晶体管PG2B的漏极。至于第一存取晶体管PG1A和第三存取晶体管PG2A的栅极则分别耦接至一字符线(Word Line)WL1，第二存取晶体管PG1B和第四存取晶体管PG2B的栅极则分别耦接至一字符线(Word Line)WL2，而第一存取晶体管PG1A的源极(Source)耦接至相对应的一位线(Bit Line)BL1，第二存取晶体管PG1B的源极耦接至相对应的一位线BL2，第三存取晶体管PG2A的源极耦接至相对应的一位线BL3，而第四存取晶体管PG2B的源极耦接至相对应的一位线BL4。
请参考图2，在本实施例中，8T-SRAM存储单元10位于一区域50内，并设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多条相互平行排列的鳍状结构54，且各鳍状结构54周围设有浅沟隔离(图未示)。
此外，基底52上包含有多个栅极结构56，上述各晶体管(包含第一上拉晶体管PL1、第一下拉晶体管PD1、第二上拉晶体管PL2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B)都包含有一栅极结构56跨越于至少一鳍状结构54上，并构成各晶体管。
如图2所示，为了明确定义各栅极结构56的位置，将栅极结构56区分为第一栅极结构56A、第二栅极结构56B、第三栅极结构56C、第四栅极结构56D、第五栅极结构56E与第六栅极结构56F。其中第一栅极结构56A跨越于鳍状结构54上形成第一存取晶体管PG1A；第二栅极结构56B跨越于鳍状结构54上形成第二存取晶体管PG1B；第三栅极结构56C跨越于鳍状结构54上形成第三存取晶体管PG2A；第四栅极结构56D跨越于鳍状结构54上形成第四存取晶体管PG2B；第五栅极结构56E跨越于至少两条不同的鳍状结构54上，形成第二上拉晶体管PL2与第二下拉晶体管PD2；第六栅极结构56F跨越于至少两条不同的鳍状结构54上，形成第一上拉晶体管PL1与第一下拉晶体管PD1。可理解的是，第一栅极结构56A至第六栅极结构56F都属于栅极结构56。
本发明中，各栅极结构56都沿着一第一方向排列(例如X轴)，各鳍状结构54则沿着一第二方向排列(例如Y轴)。较佳而言，第一方向与第二方向互相垂直。
另外，在制作上述第一栅极结构56A至第六栅极结构56F时，是先形成至少一长条形的栅极结构(图未示)，接着再利用光刻、蚀刻等步骤将该长条形的栅极结构分割成多段栅极结构。如图2所示，第一栅极结构56A、第三栅极结构56C与第五栅极结构56E是由同一栅极结构分割而来；第二栅极结构56F、第四栅极结构56D与第六栅极结构56F是由同一栅极结构分割而来。此外，不同的长条形栅极结构可能通过同一蚀刻步骤而被同时部分移除，因此该些被移除的部分可能会彼此对齐。举例来说，第一栅极结构56A与第五栅极结构56E之间具有一第一空隙G1；第二栅极结构56B与第六栅极结构56F之间具有一第二空隙G2，第一空隙G1与第二空隙G2在Y轴方向上彼此对齐。同样地，第三栅极结构56C与第五栅极结构56E之间具有一第三空隙G3；第四栅极结构56D与第六栅极结构56F之间具有一第四空隙G4，第三空隙G3与第四空隙G4在Y轴方向上彼此对齐。
本发明还包含有第一区域连接层60A与第二区域连接层60B，都沿着第一方向排列。其中第一区域连接层60A跨越在第一上拉晶体管PL1、第一下拉晶体管PD1、第一存取晶体管PG1A与一第二存取晶体管PG1B各自包含的鳍状结构54上。第二区域连接层60B跨越在第二上拉晶体管PL2、第二下拉晶体管PD2、第三存取晶体管PG2A与第四存取晶体管PG2B各自包含的鳍状结构54上。
另外，基底52上包含有多个接触柱62与接触层63，连接不同晶体管(例如连接第二上拉晶体管PL2的栅极与第一上拉晶体管PL1的漏极)，或者是将各晶体管连接至其他元件(例如将第一上拉晶体管PL1的源极连接至电压源Vcc)。此外，图2中直接将各接触结构所对应连接的元件(例如电压源Vcc、电压源Vss、第一字符线WL1、第二字符线WL2、第一位线BL1、第二位线BL、第三位线BL3与第四位线BL4)标示于各接触柱62或接触层63上，以清楚表达各接触柱62与接触层63的所对应的元件。
本发明的其中一特征，在于第一存取晶体管PG1A与第二存取晶体管PG1B共用相同的鳍状结构(在此定义为第一鳍状结构54A)。同样地，第三存取晶体管PG2A与第四存取晶体管PG2B共用相同的鳍状结构(在此定义为第一鳍状结构54B)。
申请人发现，通过上述配置，各元件排列的对称性高，当信号产生时，通过各存取晶体管的信号路径长度会大致相等。更详细而言，请参考图3，其绘示当各信号从各位线流至电压源Vss的示意图。信号70A从第一位线BL1产生，经过第一存取晶体管PG1A后流至电压源Vss；信号70B从第二位线BL2产生，经过第二存取晶体管PG1B后流至电压源Vss；信号70C从第三位线BL3产生，经过第三存取晶体管PG2A后流至电压源Vss；信号70D从第四位线BL4产生，经过第四存取晶体管PG2B后流至电压源Vss。由图3可知，信号70A、70B、70C与70D所通过的路径长度大致相等。因此在操作静态随机存取存储器时，可以降低信号路径长短不同产生的误差，提高静态随机存取存储器良率。
另外，请参考图2或图3，连接第二上拉晶体管PL2与电压源Vcc的接触结构，定义为接触结构63A，连接第一存取晶体管PG1A与第一位线BL1的接触结构，定义为接触结构63B。连接第一上拉晶体管PL1与电压源Vcc的接触结构，定义为接触结构63C，连接第四存取晶体管PG2B与第四位线BL4的接触结构，定义为接触结构63D。本发明中，由于各接触结构也是由一长条形的接触结构分割而得，因此包含有一虚置接触结构64A位于接触结构63A与接触结构63B之间，以及一虚置接触结构64B位于接触结构63C与接触结构63D之间。虚置接触结构的存在，有助于平衡区域内各元件的密集度。
图2中所示的结构，形成于同一层(例如一介电层)中。接下来，在该介电层上，继续形成其他介电层，且形成多个例如接触结构或是导线结构于上层的介电层中。图4绘示图2上方一层结构的布局图。图4中，包含多条金属线80，通过多个接触结构(via structure，图未示)与下方层中的各接触层63相连。值得注意的是，连接第一位线BL1的定义为金属线80A，连接第二位线BL2的定义为金属线80B，连接第三位线BL3的定义为金属线80C，连接第四位线BL4的定义为金属线80D。此外还包含有虚置线82A，位于金属线80A与金属线80B之间，以及虚置线82B位于金属线80C与金属线80D之间。虚置线的存在，有助于降低各金属线之间的串扰(cross talk)。
后续步骤中，将继续形成其他介电层、接触结构与金属层等，堆叠于上述元件上方。由于本发明不限制后续接触结构与金属层的形状、数量等，因此在此不多加赘述。
此外，上述实施例中，各晶体管是鳍状晶体管，包含栅极结构形成于鳍状结构上。不过本发明中，各晶体管也可能包含平面式晶体管(planar transistor)，也就是形成多个扩散区，取代上述各鳍状结构。如图5所示，8T-SRAM存储单元10’位于一区域50’内，并设于一基底52上，例如一硅基底或硅覆绝缘(SOI)基板，基底52上设有多个扩散区90以及多个栅极结构56，栅极结构56跨越于扩散区90上，形成多个晶体管，例如第一上拉晶体管PL1、第一下拉晶体管PD1、第二上拉晶体管PL2、第二下拉晶体管PD2、第一存取晶体管PG1A、第二存取晶体管PG1B、第三存取晶体管PG2A以及第四存取晶体管PG2B(可同时参考图1)。其余未提及的元件，例如多个接触柱62、接触层63、多条金属线(图未示)与虚置线(图未示)等(可参考图2与图4)，都与上述第一优选实施例相同，在此不多加赘述。此外，本实施例中包含有虚置层65A位于连接位线BL1的接触结构62与连接电压源Vcc的接触结构62之间；虚置层65B位于连接位线BL4的接触结构62与连接电压源Vcc的接触结构62之间。虚置层的存在，可以减低元件密度差异。
本发明的其中一特征，在于第一存取晶体管与第二存取晶体管共用相同的鳍状结构。同样地，第三存取晶体管与第四存取晶体管PG2B共用相同的鳍状结构。申请人发现，通过上述配置，各元件排列的对称性高，当信号产生时，通过各存取晶体管的信号路径长度会大致相等。因此在操作静态随机存取存储器时，可以降低信号路径长短不同产生的误差，提高静态随机存取存储器良率。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含：
基底；
第一反相器，包含有第一上拉晶体管(PL1)以及第一下拉晶体管(PD1)位于该基底上；
第二反相器，包含有第二上拉晶体管(PL2)以及第二下拉晶体管(PD2)位于该基底上，其中该第一反相器与该第二反相器互相耦合；
第一存取晶体管(PG1A)及第二存取晶体管(PG1B)与该第一反相器输出端连接，一第三存取晶体管(PG2A)以及一第四存取晶体管(PG2B)与该第二反相器输出端连接，其中该PG1A的一栅极与该PG2A的一栅极连接至一第一字符线，该PG1B的一栅极与该PG2B的一栅极连接至一第二字符线；
各晶体管都包含有栅极结构跨越至少一鳍状结构，其中该PG1A与该PG1B包含有相同的第一鳍状结构，该PG2A与该PG2B包含有一相同的第二鳍状结构；
第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该鳍状结构上；以及
第二区域连接层，位于该PG2A与该PG2B之间，且位于该PL2与该PD2所包含的该鳍状结构上。
2.如权利要求1所述的静态随机存取存储器的布局图案，其中该PG1A包含有第一栅极结构，该PG1B包含有第二栅极结构，该PG2A包含有第三栅极结构，该PG2B包含有第四栅极结构，该PL2与该PD2包含有第五栅极结构，该PL1以及该PD1包含有第六栅极结构。
3.如权利要求2所述的静态随机存取存储器的布局图案，其中该第一栅极结构、该第二栅极结构、该第三栅极结构、该第四栅极结构、该第五栅极结构与该第六栅极结构沿着一第一方向排列。
4.如权利要求3所述的静态随机存取存储器的布局图案，还包含有一第一间距位于该第一栅极结构与该第五栅极结构之间，一第二间距位于该第二栅极结构与该第六栅极结构之间，该第一间距与该第二间距在一第二方向上对齐，且该第二方向垂直于该第一方向。
5.如权利要求4所述的静态随机存取存储器的布局图案，还包含有一第三间距位于该第三栅极结构与该第五栅极结构之间，一第四间距位于该第四栅极结构与该第六栅极结构之间，该第三间距与该第四间距在该第二方向上对齐。
6.如权利要求3所述的静态随机存取存储器的布局图案，其中该第一区域连接层与该第二区域连接层沿着该第一方向排列。
7.如权利要求4所述的静态随机存取存储器的布局图案，还包含：
第一位线，与该PG1A相连，其中该第一位线沿着该第二方向排列；
第二位线，与该PG1B相连，其中该第二位线沿着该第二方向排列；
第一虚置线，沿着该第二方向排列，并且位于该第一位线与该第二位线之间。
8.如权利要求4所述的静态随机存取存储器的布局图案，还包含：
第三位线，与该PG2A相连，其中该第三位线沿着该第二方向排列；
第四位线，与该PG2B相连，其中该第四位线沿着该第二方向排列；
第二虚置线，沿着该第二方向排列，并且位于该第三位线与该第四位线之间。
9.如权利要求1所述的静态随机存取存储器的布局图案，还包含有多个接触结构位于该基底上，该些多个接触结构包含有一第一Vcc接触结构与该PL2的一源极相连，一第一位线接触结构与该PG1A的一源极相连，以及一第一虚置层，位于该第一Vcc接触结构与该第一位线接触结构之间。
10.如权利要求9所述的静态随机存取存储器的布局图案，还包含有一第二Vcc接触结构与该PL1的源极相连，一第四位线接触结构与该PG2B的源极相连，以及一第二虚置层，位于该第二Vcc接触结构与该第四位线接触结构之间。
11.一种静态随机存取存储器(static random-access memory，SRAM)的布局图案，包含：
基底；
第一反相器，包含有第一上拉晶体管(PL1)以及第一下拉晶体管(PD1)位于该基底上；
第二反相器，包含有第二上拉晶体管(PL2)以及第二下拉晶体管(PD2)位于该基底上，其中该第一反相器与该第二反相器互相耦合；
第一存取晶体管(PG1A)及第二存取晶体管(PG1B)与该第一反相器输出端连接，第三存取晶体管(PG2A)以及第四存取晶体管(PG2B)，与该第二反相器输出端连接，其中该PG1A的栅极与该PG2A的栅极连接至一第一字符线，该PG1B的栅极与该PG2B的栅极连接至一第二字符线；
各晶体管都包含有一栅极结构跨越至少一扩散区，其中该PG1A与该PG1B包含有相同的第一扩散区，该PG2A与该PG2B包含有一相同的第二扩散区；
第一区域连接层，位于该PG1A与该PG1B之间，且位于该PL1与该PD1所包含的该扩散区上；以及
第二区域连接层，位于该PG2A与该PG2B之间，且位于该PL2与该PD2所包含的该扩散区上。
12.如权利要求11所述的静态随机存取存储器的布局图案，其中该PG1A包含有第一栅极结构，该PG1B包含有第二栅极结构，该PG2A包含有第三栅极结构，该PG2B包含有第四栅极结构，该PL2与该PD2包含有第五栅极结构，该PL1以及该PD1包含有第六栅极结构。
13.如权利要求12所述的静态随机存取存储器的布局图案，其中该第一栅极结构、该第二栅极结构、该第三栅极结构、该第四栅极结构、该第五栅极结构与该第六栅极结构沿着一第一方向排列。
14.如权利要求13所述的静态随机存取存储器的布局图案，还包含有一第一间距位于该第一栅极结构与该第五栅极结构之间，一第二间距位于该第二栅极结构与该第六栅极结构之间，该第一间距与该第二间距在一第二方向上对齐，且该第二方向垂直于该第一方向。
15.如权利要求14所述的静态随机存取存储器的布局图案，还包含有一第三间距位于该第三栅极结构与该第五栅极结构之间，一第四间距位于该第四栅极结构与该第六栅极结构之间，该第三间距与该第四间距在该第二方向上对齐。
16.如权利要求13所述的静态随机存取存储器的布局图案，其中该第一区域连接层与该第二区域连接层沿着该第一方向排列。
17.如权利要求14所述的静态随机存取存储器的布局图案，还包含：
第一位线，与该PG1A相连，其中该第一位线沿着该第二方向排列；
第二位线，与该PG1B相连，其中该第二位线沿着该第二方向排列；
第一虚置线，沿着该第二方向排列，并且位于该第一位线与该第二位线之间。
18.如权利要求14所述的静态随机存取存储器的布局图案，还包含：
第三位线，与该PG2A相连，其中该第三位线沿着该第二方向排列；
第四位线，与该PG2B相连，其中该第四位线沿着该第二方向排列；
第二虚置线，沿着该第二方向排列，并且位于该第三位线与该第四位线之间。
19.如权利要求11所述的静态随机存取存储器的布局图案，还包含有一第一虚置层以及多个接触结构位于该基底上，该些多个接触结构包含有一第一Vcc接触结构与该PL2的源极相连，一第一位线接触结构与该PG1A的源极相连，其中该第一虚置层位于该第一Vcc接触结构与该第一位线接触结构之间。
20.如权利要求19所述的静态随机存取存储器的布局图案，还包含有第二虚置层位于该基底上，且该些接触结构包含一第二Vcc接触结构与该PL1的一源极相连，一第四位线接触结构与该PG2B的一源极相连，其中该第二虚置层位于该第二Vcc接触结构与该第四位线接触结构之间。
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