CN104242931B - 一种快速锁定的全数字锁相环及实现方法 - Google Patents

Abstract

本发明提供的一种快速锁定的全数字锁相环及实现方法，通过控制锁相环路外部时钟信号，能在一个周期内完成锁相环的捕获，实现快速锁定。本发明锁相环包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，鉴相器将输入频率和比较频率鉴相产生的误差信号给相位误差计数器；相位误差计数器将产生的误差信号计数值给脉冲控制器；分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂也输入给脉冲控制器；脉冲控制器根据计数值，对频率信号f₁、f₂、2Nf_c进行选择性输出，除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率。

Description

一种快速锁定的全数字锁相环及实现方法

技术领域

本发明涉及数字电路技术领域，特别是涉及一种快速锁定的全数字锁相环及实现方法。

背景技术

锁相环是一种能使输出信号在频率和相位上与输入信号同步的电路，即***进入锁定状态后，输出信号与输入信号之间相差为零，或者保持为常数。传统的锁相环各个部件都是由模拟电路实现的，一般包括鉴相器(PD)、环路滤波器(LF)、压控振荡器(VCO)三个基本部件。随着数字技术的发展，全数字锁相环ADPLL(AllDigital Phase-Locked Loop)逐步发展起来，在通信、雷达、测量和自动化控制等领域得到了广泛的应用。所谓全数字锁相环，就是环路部件全部数字化，采用数字鉴相器、数字环路滤波器、数控振荡器构成锁相环路，并且***中的信号全是数字信号。全数字锁相环与传统的模拟电路实现的锁相环相比，不仅吸收了数字电路可靠性高、体积小、价格低等优点，并且由于避免了模拟锁相环存在的温度漂移和易受电压变化影响等缺点，从而具备可靠性高、工作稳定、调节方便等优点。

传统的全数字锁相环一般由鉴相器、K变模可逆计数器、加减脉冲控制器、除N计数器等基本部件组成，原理框图如图1所示。输入频率f_i与比较频率f_o经过鉴相器产生相位误差脉冲，经过K变模可逆计数器，产生两种脉冲；加减脉冲控制器根据两种脉冲信号，对外部参考时钟频率提高或降低，再通过除N计数器，产生反馈信号f_o。但随着N值的增大，锁相环路的锁定周期变长；并且，基于K变模可逆计数器的工作原理，要求输入信号为占空比1:1的数字信号。

发明内容

本发明针对现有技术中存在的缺陷或不足，提供一种快速锁定的全数字锁相环及实现方法，通过控制锁相环路外部时钟信号，可以在一个周期内完成锁相环的捕获，实现快速锁定。该全数字锁相环可用于对频率信号的相位锁定和倍频信号的产生，尤其是在对锁相速度要求高的电路设计中，本发明具有十分明显的优势。

本发明的技术方案如下：

一种快速锁定的全数字锁相环，其特征在于，所述锁相环在一个周期内达到锁定状态；包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，所述鉴相器将输入频率fi和比较频率f_com进行鉴相，将产生的误差信号v_o输入给所述相位误差计数器；所述相位误差计数器对误差信号v_o进行计数，产生计数值N_x输入给所述脉冲控制器；所述分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂也输入给所述脉冲控制器；所述脉冲控制器根据计数值N_x，对频率信号f₁、f₂、2Nf_c进行选择性输出，将产生的倍频信号f_mul输入给所述除N计数器；所述除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；所述外部时钟2Nf_c中的N为除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

一种快速锁定的全数字锁相环的实现方法，其特征在于，通过持续***外部时钟脉冲来改变比较频率的相位大小，包括以下步骤：

1)通过鉴相器对输入频率f_i和比较频率f_com进行鉴相，产生误差信号v_o；

2)通过相位误差计数器对误差信号v_o进行计数，产生计数值N_x；

3)通过分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂；

4)脉冲控制器根据计数值N_x的大小和奇偶性，对频率信号f₁、f₂、2Nf_c选择性输出，控制脉冲控制器输出的倍频信号f_mul的输出状态，改变倍频信号f_mul的频率大小，从而使分频后比较频率f_com的相位与输入频率f_i一致；

5)除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；

所述外部时钟2Nf_c中的N为环路中除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

所述步骤1)中，使用边沿触发鉴相器对输入频率f_i与比较频率f_com进行鉴相，产生误差信号v_o；所述误差信号v_o为上升沿触发信号，在输入频率f_i与比较频率f_com的上升沿进行触发，即当输入频率f_i为上升沿时置位、比较频率f_com为上升沿时复位，否则其输出状态保持不变。

所述步骤2)中，通过外部时钟2Nf_c对误差信号v_o的置位电平进行计数，得到计数值N_x，其范围为0≤N_x<2N，即当环路处于锁定状态时，计数值N_x＝0，当环路失锁时，计数值N_x为一个不超过相位误差容值2N的正整数。

所述步骤4)中，环路为锁定状态时，N_x＝0，脉冲控制器的输出波形，即倍频信号f_mul为f₁或者是与f₁反相的f₂；环路失锁后，计数值N_x为一个正整数，脉冲控制器的输出状态发生改变，输出脉冲信号2Nf_c；当输出N_x个脉冲信号后，判断N_x的奇偶性：N_x为偶数时，f_mul为失锁前的输出波形，N_x为奇数时，f_mul输出与失锁前反相的输出波形。

所述步骤5)中，当输出波形f_mul***N_x个脉冲信号后，经过N分频，比较频率f_com的相位提前了πN_x/N。

本发明的技术效果如下：

本发明提供的一种快速锁定的全数字锁相环及实现方法，针对传统的全数字锁相环，对可逆计数器和加减脉冲控制器部分进行改进，通过控制锁相环路外部时钟信号，可以在一个周期内完成锁相环的捕获，实现快速锁定，可用于对频率信号的相位锁定和倍频信号的产生，尤其是在对锁相速度要求高的电路设计中，本发明具有十分明显的优势。

附图说明

图1是传统的全数字锁相环原理示意图。

图2是本发明的一种快速锁定的全数字锁相环原理示意图。

图3是本发明鉴相器的输入输出时序图。

图4a是本发明脉冲控制器在初始状态为f₁、N_x为偶数时的输入输出波形图。

图4b是本发明脉冲控制器在初始状态为f₁、N_x为奇数时的输入输出波形图。

图4c是本发明脉冲控制器在初始状态为f₂、N_x为偶数时的输入输出波形图。

图4d是本发明脉冲控制器在初始状态为f₂、N_x为奇数时的输入输出波形图。

图5a是本发明除N计数器在初始状态为f₁、N_x为偶数时的输入输出波形图。

图5b是本发明除N计数器在初始状态为f₁、N_x为奇数时的输入输出波形图。

图5c是本发明除N计数器在初始状态为f₂、N_x为偶数时的输入输出波形图。

图5d是本发明除N计数器在初始状态为f₂、N_x为奇数时的输入输出波形图。

具体实施方式

以下结合附图对本发明的实施例进行进一步说明。

如图2所示，是本发明的一种快速锁定的全数字锁相环原理示意图。

一种快速锁定的全数字锁相环，包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，鉴相器将输入频率f_i和比较频率f_com进行鉴相，将产生的误差信号v_o输入给相位误差计数器；相位误差计数器对误差信号v_o进行计数，产生计数值N_x输入给所述脉冲控制器；分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂也输入给脉冲控制器；脉冲控制器根据计数值N_x，对频率信号f₁、f₂、2Nf_c进行选择性输出，将产生的倍频信号f_mul输入给除N计数器；除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；所述外部时钟2Nf_c中的N为环路中除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

上述的快速锁定的全数字锁相环的实现方法，包括以下步骤：

1)通过鉴相器对输入频率f_i和比较频率f_com进行鉴相，产生误差信号v_o；

2)通过相位误差计数器对误差信号v_o进行计数，产生计数值N_x；

3)通过分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂；

4)脉冲控制器根据计数值N_x的大小和奇偶性，对频率信号f₁、f₂、2Nf_c选择性输出，控制脉冲控制器输出波形f_mul的输出状态，改变波形f_mul频率大小，从而使分频后比较频率f_com的相位与输入频率f_i一致；

5)除N计数器对脉冲控制器的输出波形f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；

所述外部时钟2Nf_c中的N为环路中除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

其中，步骤1)中，使用边沿触发鉴相器对输入频率f_i与比较频率f_com进行鉴相，产生误差信号v_o，其输入输出时序图如图3所示。误差信号v_o为上升沿触发信号，在输入频率f_i与比较频率f_com的上升沿进行触发，即当输入频率f_i为上升沿时置位、比较频率f_com为上升沿时复位，否则其输出状态保持不变。误差信号v_o的置位电平与相位误差θ_e成正比，因此通过计算误差信号v_o的占空比，可得输入频率f_i与比较频率f_com的相位误差大小。

步骤2)中，通过外部时钟2Nf_c对误差信号v_o的置位电平进行计数，得到计数值N_x。由图3可得，环路失锁后，误差信号的频率大小与输入频率f_i相同，则外部时钟对误差信号v_o整周期的计数值为2N。因此通过计数，量化相位误差θ_e，得到计数值N_x与相位误差θ_e的比例关系为：

则计数值N_x的表达式为：

因此使用计数寄存器对误差信号的置位电平进行计数，当误差信号为复位电平时，将计数寄存器的值赋给N_x，同时清空寄存器，在下一个置位电平中重新开始计数。因此当输入频率f_i与比较频率f_com相位差约为2π时，误差信号占空比接近1，计数值N_x约为2N；当锁相环锁定时，输入频率f_i与比较频率f_com相位差为0，此时误差信号不存在置位电平，计数值N_x＝0，则计数值N_x范围为0≤N_x<2N，即当环路处于锁定状态时，计数值N_x＝0，当环路失锁时，计数值N_x为一个不超过相位误差容值2N的正整数；并且通过计数值N_x，可得输入频率与比较频率的相位差为πN_x/N。同时，相位误差计数器可以作为全数字锁相环的环路滤波器，滤除误差信号中的随机噪声和干扰信号，实现高频滤波，有效的去除噪声对环路的干扰。

步骤4)中，脉冲控制器通过计数值N_x，对f₁、f₂和2Nf_c三种频率选择输出，控制输出波形f_mul，从而改变比较信号f_com的输出频率，调节其相位大小。即环路为锁定状态时，N_x＝0，脉冲控制器的输出波形，即倍频信号f_mul为f₁或者是f₂(f₁与f₂反相)；环路失锁后，计数值N_x为一个正整数，脉冲控制器的输出状态发生改变，输出脉冲信号2Nf_c；当输出N_x个脉冲信号后，判断N_x的奇偶性：N_x为偶数时，f_mul为失锁前的输出波形，N_x为奇数时，f_mul与失锁前的输出波形反相。例如，环路锁定时，脉冲控制器的输出波形为f₁，当环路失锁后，如果N_x为偶数，脉冲控制器输出N_x个脉冲信号后，输出波形变为f₁；如果N_x为奇数，脉冲控制器输出N_x个脉冲信号后，输出波形变为f₂脉冲控制器的4种输入输出波形图如图4a、4b、4c、4d所示。

如图4a所示，环路为锁定状态时，脉冲控制器的输出波形f_mul为f₁，环路失锁后，则脉冲控制器的输出状态发生改变，开始输出脉冲信号2Nf_c；当脉冲控制器输入的计数值N_x为偶数(令N_x＝4)，则输出N_x个脉冲信号后，输出状态再次发生改变，f_mul回到初始状态，继续输出时钟频率f₁；

如图4b所示，环路为锁定状态时，脉冲控制器的输出波形f_mul为f₁，环路失锁后，则脉冲控制器的输出状态发生改变，开始输出脉冲信号2Nf_c；当脉冲控制器输入的计数值N_x为奇数(令N_x＝3)，则输出N_x个脉冲信号后，输出状态再次发生改变，f_mul输出时钟频率f₂；

如图4c所示，环路为锁定状态时，脉冲控制器的输出波形f_mul为f₂，环路失锁后，则脉冲控制器的输出状态发生改变，开始输出脉冲信号2Nf_c；当脉冲控制器输入的计数值N_x为偶数(令N_x＝4)，则输出N_x个脉冲信号后，输出状态再次发生改变，f_mul回到初始状态，继续输出时钟频率f₂；

如图4d所示，环路为锁定状态时，脉冲控制器的输出波形f_mul为f₁，环路失锁后，则脉冲控制器的输出状态发生改变，开始输出脉冲信号2Nf_c；当脉冲控制器输入的计数值N_x为奇数(令N_x＝3)，则输出N_x个脉冲信号后，输出状态再次发生改变，f_mul输出时钟频率f₁。

因此脉冲控制器通过计数值N_x的大小和奇偶性，控制脉冲控制器的输出状态，改变波形f_mul频率大小，从而使分频后比较频率f_com的相位与输入频率f_i一致。

步骤5)中，除N计数器对脉冲控制器的输出波形f_mul进行N分频，得到比较频率f_com。当输出波形f_mul***N_x个脉冲信号后，经过N分频，比较频率f_com的相位提前了πN_x/N。当环路稳定时，比较频率f_com和输入频率f_i的大小相等、相位一致。对应步骤4)中脉冲控制器的4中输出情况，当分频数N＝16时，除N计数器的输入输出波形图如图5a、5b、5c、5d所示。

如图5a所示，当除N计数器的输入波形f_mul为图4a的输出状态时，经过N分频后，其输出波形f_com的相位比f₁/N(失锁前除N计数器的输出波形)的相位提前π/4；如图5b所示，当除N计数器的输入波形f_mul为图4b的输出状态时，经过N分频后，其输出波形f_com的相位比f₁/N(失锁前除N计数器的输出波形)的相位提前3π/16；如图5c所示，当除N计数器的输入波形f_mul为图4c的输出状态时，经过N分频后，其输出波形f_com的相位比f₂/N(失锁前除N计数器的输出波形)的相位提前π/4；如图5d所示，当除N计数器的输入波形f_mul为图4d的输出状态时，经过N分频后，其输出波形f_com的相位比f₂/N(失锁前除N计数器的输出波形)的相位提前3π/16。

因此，除N计数器经过分频，得到与输入频率f_i同频率的比较频率f_com。同时，通过脉冲控制器的脉冲控制输出，使分频后比较频率f_com的相位提前：

当输入频率f_i与比较频率f_com的相位差为θ(0≤θ<2π)时，通过对两者的相位误差进行计数，调节脉冲控制器输出波形的频率大小，从而使分频后输出频率的相位提前θ，实现环路锁相功能。由式(3)可知，随着计数值N_x的改变，分频后比较频率f_com的相位变化范围为0≤Δθ<2π，因此锁相环可以在一个周期内实现环路锁定。

在此指明，以上叙述有助于本领域技术人员理解本发明创造，但并非限制本发明创造的保护范围。任何没有脱离本发明创造实质内容的对以上叙述的等同替换、修饰改进和/或删繁从简而进行的实施，均落入本发明创造的保护范围。

Claims (6)

1.一种快速锁定的全数字锁相环，其特征在于，所述锁相环在一个周期内达到锁定状态；包括鉴相器、相位误差计数器、分频器、脉冲控制器和除N计数器，所述鉴相器将输入频率f_i和比较频率f_com进行鉴相，将产生的误差信号v_o输入给所述相位误差计数器；所述相位误差计数器对误差信号v_o进行计数，产生计数值N_x输入给所述脉冲控制器；所述分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂也输入给所述脉冲控制器；所述脉冲控制器根据计数值N_x，对频率信号f₁、f₂、2Nf_c进行选择性输出，将产生的倍频信号f_mul输入给所述除N计数器；所述除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；所述外部时钟2Nf_c中的N为除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

2.一种如权利要求1所述的快速锁定的全数字锁相环的实现方法，其特征在于，通过持续***外部时钟脉冲来改变比较频率的相位大小，包括以下步骤：

1)通过鉴相器对输入频率f_i和比较频率f_com进行鉴相，产生误差信号v_o；

2)再通过相位误差计数器对误差信号v_o进行计数，产生计数值N_x；

3)通过分频器对外部时钟2Nf_c进行二分频，产生频率相同、相位相差180°的两路频率信号f₁和f₂；

4)脉冲控制器根据计数值N_x的大小和奇偶性，对频率信号f₁、f₂、2Nf_c选择性输出，控制脉冲控制器输出的倍频信号f_mul的输出状态，改变倍频信号f_mul的频率大小，从而使分频后比较频率f_com的相位与输入频率f_i一致；

5)除N计数器对脉冲控制器输出的倍频信号f_mul进行N倍分频，产生与输入频率f_i频率相同、相位一致的比较频率f_com；

所述外部时钟2Nf_c中的N为环路中除N计数器的分频数，f_c为环路中心频率，且f_c≈f_i，

3.根据权利要求2所述的快速锁定的全数字锁相环的实现方法，其特征在于，对输入频率和比较频率进行鉴相；所述步骤1)中，使用边沿触发鉴相器对输入频率f_i与比较频率f_com进行鉴相，产生误差信号v_o；所述误差信号v_o为上升沿触发信号，在输入频率f_i与比较频率f_com的上升沿进行触发，即当输入频率f_i为上升沿时置位、比较频率f_com为上升沿时复位，否则其输出状态保持不变。

4.根据权利要求3所述的快速锁定的全数字锁相环的实现方法，其特征在于，对输入频率和比较频率的相位差进行量化；所述步骤2)中，通过外部时钟2Nf_c对误差信号v_o的置位电平进行计数，得到计数值N_x，其范围为0≤N_x<2N，即当环路处于锁定状态时，计数值N_x＝0，当环路失锁时，计数值N_x为一个不超过相位误差容值2N的正整数；并且通过计数值N_x，可得输入频率与比较频率的相位差为πN_x/N。

5.根据权利要求4所述的快速锁定的全数字锁相环的实现方法，其特征在于，通过***脉冲信号改变比较频率的相位和频率大小；所述步骤4)中，环路为锁定状态时，N_x＝0，脉冲控制器的输出波形，即倍频信号f_mul为f₁或者是与f₁反相的f₂；环路失锁后，计数值N_x为一个正整数，脉冲控制器的输出状态发生改变，输出脉冲信号2Nf_c；当输出N_x个脉冲信号后，判断N_x的奇偶性：N_x为偶数时，f_mul为失锁前的输出波形，N_x为奇数时，f_mul输出与失锁前反相的输出波形。

6.根据权利要求5所述的快速锁定的全数字锁相环的实现方法，其特征在于，分频后的比较频率的相位与输入频率一致；所述步骤5)中，当输出波形f_mul***N_x个脉冲信号后，经过N分频，比较频率f_com的相位提前了πN_x/N。