CN204168277U - 一种延迟锁相环防止错锁的电路 - Google Patents

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亚历山大
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Abstract

本实用新型一种延迟锁相环防止错锁的电路，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经分频的输入时钟和反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。通过输入时钟分频器和反馈时钟分频器分别对输入时钟以及反馈时钟进行分频处理，将频率按两倍缩小，将原信号中的下降沿对应时刻通过分频分配到了波峰或波谷中，完全规避了DLL在反馈时钟的下降沿发生错误的锁定。

Description

一种延迟锁相环防止错锁的电路
技术领域
本实用新型涉及一种集成电路，具体为一种延迟锁相环防止错锁的电路。
背景技术
延迟锁相环(Delay—locked Loop，简称DLL)技术是在PLL技术上改进得到的，被广泛应用于时序领域中。它继承了PLL电路的锁相技术，但去掉了PLL电路内的振荡器部分，取而代之的是一根延迟量可控制的延迟线。与PLL相比，DLL没有抖动累加，更小的锁定时间，环路滤波器易集成等优点。
现有技术当中，如图1所示，当输入时钟进入DLL延迟链，经过延迟后产生输出时钟，输出时钟经过反馈电路后产生反馈时钟，输入时钟与反馈时钟在DLL鉴相器进行相位比较后输出UP或DN的信号到DLL逻辑控制电路去控制DLL延迟链的增加或减少，直到输入时钟与反馈时钟的相位对齐。其锁定过程包括三个状态：有限状态机的状态0，如图2所示：UP＝0，反馈时钟相对于输入时钟的延迟时间Td0＝tdllmin+tfb，(其中tdllmin是DLL延迟链的初始延迟时间，tfb是FB反馈电路的延迟时间)，强制增加DLL延迟链的延迟时间tdll；有限状态机的状态1，如图3所示：由UP＝0变到UP＝1，有限状态机从状态0进入状态1，Td1＝tdll+tfb，强制增加tdll；有限状态机的状态2，如图4所示，由UP＝1变到UP＝0，有限状态机从状态1进入状态2，td2＝tdll+tfb＝TCK，DLL锁定。如果DN＝1，减少tdll；如果UP＝1，增加tdll；以此来保证反馈时钟的上升沿和输入时钟的上升沿一直是对齐的。
在此电路执行的过程当中，存在如下的问题：由状态1跳变到状态2的条件是UP＝1跳变到UP＝0。如果输入时钟的上升沿或者反馈时钟的下降沿有抖动，如图5所示，UP出现了错误的由1跳变到0，状态机也会错误的由状态1跳变到状态2，那么就是输入时钟的上升沿和反馈时钟的下降沿对齐，发生错锁，而DLL的目标是输入时钟的上升沿和反馈时钟的上升沿对齐。
实用新型内容
针对现有技术中存在的问题，本实用新型提供一种结构简单，不会发生错锁，工作可靠的延迟锁相环防止错锁的电路。
本实用新型是通过以下技术方案来实现：
本实用新型一种延迟锁相环防止错锁的电路，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出得到输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经输入时钟分频器分频的输入时钟和经反馈时钟分频器分频的反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。
优选的，输入时钟分频器和反馈时钟分频器分别输出的输入时钟和反馈时钟输入到DLL鉴相器的移位寄存器中；其中分频后的反馈时钟连接到移位寄存器的数据端，分频后的输入时钟连接到移位寄存器的时钟端。
与现有技术相比，本实用新型具有以下有益的技术效果：
本实用新型通过分别设置的输入时钟分频器和反馈时钟分频器分别对输入时钟以及反馈时钟进行分频处理，将频率按两倍缩小，也就是将周期按两倍增大，从而将原信号中的下降沿对应时刻通过分频分配到了波峰或波谷中，在每个状态变化时刻对应的都是原信号中的上升沿，因此将分频后的信号进行相位调整后，即使出现了抖动，其原信号中也是输入时钟的上升沿和反馈时钟的上升沿对齐，从而避免了输入时钟的上升沿和反馈时钟的下降沿相遇，完全规避了DLL在反馈时钟的下降沿发生错误的锁定。
进一步的，将分频后的反馈时钟作为移位寄存器的数据端，分频后的输入时钟作为时钟端；即用分频后的输入时钟来采样分频后的反馈时钟，从而能够得到分频后的输入时钟和分频后的反馈时钟的相位关系，为DLL鉴相器发出增加DLL延迟链的信号UP或减少延迟链的信号DN提供判断依据。
附图说明
图1为现有技术中DLL电路结构图。
图2为现有技术DLL锁定过程中有限状态机的状态0的工作时序图。
图3为现有技术DLL锁定过程中有限状态机的状态1的工作时序图。
图4为现有技术DLL锁定过程中有限状态机的状态2的工作时序图。
图5为现有技术DLL锁定过程中发生错锁时的工作状态图。
图6为本实用新型中所述电路的结构图。
图7为本实用新型中分频后的状态0的工作时序图。
图8为本实用新型中分频后的状态1的工作时序图。
图9为本实用新型中N位移位寄存器的连接示意图。
具体实施方式
下面结合具体的实施例对本实用新型做进一步的详细说明，所述是对本实用新型的解释而不是限定。
本实用新型一种延迟锁相环防止错锁的电路，如图6所示，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出得到输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经输入时钟分频器分频的输入时钟和经反馈时钟分频器分频的反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟的频率进行二分频处理，如图7所示，从各信号的上升沿开始周期扩大2倍，将原信号中的下降沿对应时刻通过分频分配到了波峰或波谷中，在每个状态变化时刻对应的都是原信号中的上升沿，因此将分频后的信号进行相位调整后，即使出现了抖动，其原信号中也是输入时钟的上升沿和反馈时钟的上升沿对齐，从而避免了输入时钟的上升沿和反馈时钟的下降沿相遇，完全规避了DLL在反馈时钟的下降沿发生错误的锁定。
如图9所示，输入时钟分频器和反馈时钟分频器分别输出的输入时钟和反馈时钟输入到DLL鉴相器的N位的移位寄存器中；其中分频后的反馈时钟连接到移位寄存器的数据端，分频后的输入时钟连接到移位寄存器的时钟端。即用分频后的输入时钟来采样分频后的反馈时钟，从而能够得到分频后的输入时钟和分频后的反馈时钟的相位关系，移位寄存器的输出SR<N:0>即体现了该相位关系，如图9所示，为DLL鉴相器发出增加DLL延迟链的信号UP或减少延迟链的信号DN提供判断依据。
本实用新型在使用时，将延迟锁相环中DLL鉴相器接入的输入时钟和反馈时钟分别进行分频处理，原时钟信号的频率是分频后的输入时钟和反馈时钟频率的两倍；然后DLL鉴相器根据移位寄存器的输出信号来输出增加延迟链的信号UP和减少延迟链的信号DN，最后通过DLL逻辑控制电路控制使得输入时钟的上升沿和反馈时钟的上升沿对齐，得到如图8所示的对齐后的状态图。
当本实用新型一种延迟锁相环防止错锁的电路工作时，N位的移位寄存器连接如图9所示，本实例以8位移位寄存器为例进行说明。
状态机的状态0，N位移位寄存器的输出为00000000，强制增加tdll；如图7所示。
状态机的状态1，N位的移位寄存器的输出SR<N:0>由00000000变为00000111，其中由0变1的位数由滤波器的位数决定，Td1＝tdll+tfb＝tck，其中Td1是状态1下反馈时钟相对与输入时钟的延迟时间，tdll是DLL延迟链的延迟时间，tfb是FB反馈电路的延迟时间，tck是输入时钟的频率；DLL锁定；如图8所示。N位的移位寄存器的输出SR<N:0>体现了分频后的输入时钟和分频后的反馈时钟的相位关系。
如果DN＝1，减少tdll；如果UP＝1，增加tdll；以此来保证反馈时钟的上升沿和输入时钟的上升沿对齐。
避免了输入时钟的上升沿和反馈时钟的下降沿相遇，从而避免了DLL错误的锁定在反馈时钟的下降沿。

Claims (2)

1.一种延迟锁相环防止错锁的电路，其特征在于，包括DLL延迟链、DLL鉴相器、DLL逻辑控制电路、FB反馈电路、输入时钟分频器和反馈时钟分频器；输入时钟经DLL延迟链延迟后输出得到输出时钟；输出时钟经FB反馈电路后输出反馈时钟；DLL鉴相器比较经输入时钟分频器分频的输入时钟和经反馈时钟分频器分频的反馈时钟的相位；DLL逻辑控制电路根据相位比较的结果控制DLL延迟链产生的输出时钟；输入时钟分频器和反馈时钟分频器分别用于将输入时钟和反馈时钟二分频。 
2.根据权利要求1所述的一种延迟锁相环防止错锁的电路，其特征在于，输入时钟分频器和反馈时钟分频器分别输出的输入时钟和反馈时钟输入到DLL鉴相器的移位寄存器中；其中分频后的反馈时钟连接到移位寄存器的数据端，分频后的输入时钟连接到移位寄存器的时钟端。 
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