CN1179035A - 数字锁相环电路 - Google Patents

Abstract

时钟控制电路10根据时钟信号CLK产生基准时钟信号ck₂,在相位比较器20处执行与来自可编程掩膜产生电路50的震荡信号S50的相位比较,根据比较结果产生向上信号S_up和向下信号S_dw,并将这些信号输出给计数器30。计数器30从最高有效位到最低有效位连续地确定位的值,输出计数S30给数字控制延时线40,控制震荡信号S40的频率。在达到锁定状态之后,计数器30根据向上/向下信号从最低有效位到最高有效位连续地确定位的值并跟踪基准时钟信号ck₂,因此,可以缩短数字PLL电路的查询时间。

Description

数字锁相环电路

本发明涉及到一种锁相环(PLL)电路。

通常的PLL电路例如包括一个相位比较器、一个数字计数器、一个倍频器和一个分频器(分频器)。它利用相位比较器比较基准时钟和返回回路的相位，设置数字计数器的数据，以便使相位误差最小，并根据所设置的数据决定倍频器的乘法因数或分频器的除法因数，但是，为了减少信号颤抖失真，必须增加数字计数器的位数。但是，如果增加位的数量，它就要费时使相位误差最小化，即，在减少信号颤抖失真和减少相位锁定所需时间之间的关系呈相反关系。

本发明的一个目的就是要提供一种数字PLL电路，它既可以减少信号颤抖失真，又可以减少相位锁定所占用的时间。

根据本发明的第一个方面，提供了一种数字PLL电路，该数字PLL电路具有：一个用于根据基准时钟信号产生第一、第二和第三时钟信号的时钟产生电路；一个用于将第三时钟信号的相位和需要比较的一个信号进行比较的相位比较电路；一个用于根据数字计数器的计数数字计数器的计数数字计数器的计数相位比较电路的比较结果从最高有效位到最低有效位连续确定与第一时钟信号的每个输入相关的计数的数字计数器；一个用于根据数字计数器的计数给出相对于第二时钟信号的延迟、并将第二时钟信号的频率乘以一个预定频率因数和将频率相乘后的信号作为被比较信号输出给相位比较电路的倍频电路。

根据本发明的第二个方面，提供了一种数字PLL电路，该数字PLL电路具有一个用于将基准时钟信号的频率除以M(M是任一整数)的第二分频电路；一个用于选择基准时钟信号和分频后时钟信号中的一个并输出该信号的第一选择电路；一个用于将第一选择电路输出信号的相位和一个将要被比较信号进行比较的相位比较电路；一个用于根据相位比较电路的比较结果从最高有效位到最低有效位连续确定计数的数字计数器；一个用于输出通过根据数字计数器的计数将所述频率乘以一个预定频率因数所获得的频率相乘后的信号的倍频电路；一个用于将来自倍频电路的频率相乘后信号的频率除以N(N是任一整数)并将分频后的信号作为将被比较的信号输出给相位比较电路的第三分频电路。

即，根据本发明，根据一个基准时钟信号产生第一、第二和第三时钟信号，利用一个相位比较电路将第三时钟信号的相位和将被比较的信号进行比较。然后，根据比较结果从最高有效位到最低有效位连续确定数字计数器的计数。根据所述计数，将第二时钟信号的频率乘以一个预定频率因数，频率相乘后的信号被作为将被比较的信号输出给相位比较电路。

当它确定数字PLL电路达到了一个锁定状态时，数字计数器中的计数操作被停止，根据来自相位比较电路的相位比较结果从最低有效位到最高有效位连续确定所述计数。

借助于这样一种数字PLL电路，达到锁定状态之前所需要的时间可以被极大地缩短。另外，通过使数字计数器中的位数加大，诸如缩短达到锁定状态之前的时间和改善相位跟踪精度等相互矛盾的任务可以同时实现。

本发明的上述和其它的目的和特性通过下面参照附图对本发明最佳实施例的描述将会变得更加清楚。其中：

图1是根据本发明数字PLL电路第一实施例的电路图；

图2示出了所述数字PLL电路的频率输出操作；

图3示出了所述数字PLL电路的频率输出操作；

图4是根据本发明PLL数字电路第二实施例的电路图；

图5是时钟控制电路10的结构电路图；

图6是时钟产生电路101的结构电路图；

图7A到图7B是时钟控制电路10的操作波形图；

图8是相位比较器20的结构电路图；

图9A到9B是相位比较器20的操作波形图；

图10是计数器30的结构电路图；

图11A到11M是计数器30的操作波形图；

图12是数字控制延时线40的一个例子的电路图；

图13是数字控制延时线40的另一个例子的电路图；

图14是可编程掩膜产生电路50的结构图；

图15A到15B是可编程掩膜产生电路50的操作波形图；

图16是数字PLL电路通电时的操作波形图；

图17是数字PLL电路通电时的操作波形图；

图18是根据本发明数字PLL电路第三实施例的电路图；

图19是第三实施例操作的波形图；

图20A到20K是第三实施例操作的波形图；

图21是根据本发明数字PLL电路第四实施例的电路图；

图22是根据本发明数字PLL电路的第五实施例的电路图；

图23是根据本发明数字PLL电路的第六实施例的电路图；和

图24A到24N是第六实施例的操作波形图。

第一实施例

图1是根据本发明数字PLL电路第一实施例的电路图。如图1所示，所述数字PLL电路是由例如一个相位比较器2、数字计数器3、倍频器4和一个分频器5构成的。

相位比较器2将频率f_ref的基准时钟信号RCK的相位与来自分频器5的震荡输出S5进行比较，并根据比较结果数字计数器3输出向上/向下信号Sup/Sdw。例如，在震荡输出S5的周期低于基准时钟信号的情况下，一个向上信号被输出给数字计数器3，而在相反的情况下，一个向下信号被输出给数字计数器3。

数字计数器3根据来自相位比较器2的向上/向下信号Sup/Sdw从最低有效位到最高有效位向上或向下计数，并将n-位计数输出给倍频器4。

倍频器4的作用类似于一个压控震荡器(VCO)，用于利用输入计数S3确定震荡频率，并最终输出频率f₀的的目标时钟S4。

分频器5将通过对来自倍频器4的输出信号S4的频率进行分频所获得的震荡输出输出给相位比较器2。

如图2所示，在如图1所示的数字PLL电路中，在数字计数器3是一个n-位计数器的情况下，在达到相位锁定状态之前最大需要2ⁿ/f_ref的操作时间。

另外，如图3所示，还存在一个通过在目标频率f₀附近的频率f_pri处预先设置所述计数的一个初始值来缩短达到锁定状态之前所需时间的过程，但是，在这个过程中，在目标频率f₀变成例如f₀′或f₀″的情况下，其作用不会充分显示出来。

因此，在图1所示数字PLL电路中，为了缩短达到锁定状态之前的时间，必须减少数字计数器3的位数量。

另一方面，在图1所示的数字PLL电路中，当利用数字计数器3的计数S3控制倍频器4时，必须相对于所述计数S3的每个位执行频率相移量的加权，但是，如果相移量很大，信号颤抖失真将变得很大，因此，为了通过输出数字PLL电路的频率满足所需要的精度，需要增加数字计数器3的位数，和尽可能地减少相移的数量。

第二实施例

图4是本发明数字PLL电路第二实施例的电路图。

如图所示，本例的数字PLL电路由时钟控制电路10、相位比较器20、计数器30、数字控制延时线(DCDL)40、可编程掩膜产生电路(PMG)50、或门60、分频器70和与门80组成。

时钟控制电路10接受一个频率f_in的外部时钟信号CLK并产生时钟信号ck₀，ck₁，ck_1S和ck₂。时钟信号ck₀作为复位信号输出给相位比较器20，计数器30和数字控制延时线40。时钟信号ck₂被作为基准时钟信号提供给相位比较器20。另外，时钟信号ck₁和ck_1S被输入给数字控制延时线40以控制延时操作。另外，时钟信号ck被输出给可编程掩膜产生电路50以控制其操作。时钟控制电路10据此从计数器30接收锁定信号S_end和根据该信号控制时钟信号ck_1S的产生。

相位比较器20将来自时钟控制电路10的基准时钟信号ck₂的相位和来自可编程掩膜产生电路50的震荡信号S50进行比较，根据比较结果产生向上信号S_up或向下信号S_dw，并将上述信号输出给计数器30。

计数器30根据从相位比较器20接收的向上信号S_up或向下信号S_dw执行向上或向下计数操作，建立M位计数S30，并输出所述计数给数字控制延时线40。

注意，在当前实施例中，在数字PLL电路达到锁定状态之前，计数器30根据来自相位比较器20的向上信号S_up或向下信号S_dw从最高有效位到最低有效位连续确定所述计数。在达到锁定状态之后，计数操作停止，并根据所述向上信号Sup和向下信号S_dw连续确定所述计数。

数字控制延时线40从时钟控制电路10接收时钟信号ck₀、ck₁和ck_1S，并从计数器30接收m-位计数S30和锁定信号S_end，产生震荡信号S40，输出该信号给或门60。

或门60从数字延时控制线40接收震荡信号S40并从时钟控制电路10接收时钟信号ck_1S，将上述信号作为震荡信号S60输出给分频器70。

分频器70将来自或门60的震荡信号S60的频率除以2，产生分频信号d_out，并将该信号输出给与门80。

与门80从计数器30接收锁定信号S_end并从分频器70接收分频信号d_out，产生这些信号的逻辑与，和将该逻辑与作为数字PLL电路的输出信号S_out加以输出。

另外，可编程掩膜产生电路50从时钟控制电路10接收时钟信号S_1S并从分频器70接收分频后的信号d_out，响应由外部单元输入的n-位控制信号SN产生震荡信号S50，并将该信号作为将被比较的信号输出给相位比较器20。

下面，参考电路图和波形图解释构成本发明数字PLL电路的时钟控制电路10、相位比较器20、计数器30、数字控制延时线40和可编程掩膜产生电路50。

图5的电路图示出了时钟控制电路10的结构。

如图所示，时钟控制电路10由时钟产生电路101、RS-触发器102和与门103和104构成。

时钟产生电路101接收从一个外部单元输入的时钟信号CLK，产生作为基准时钟的时钟信号ck₂和时钟信号ck₀和ck₁。

RS-触发器102的设置信号输入端S被连接到与门103的输出端，复位信号输入端R被连接到复位信号RST的输入端。RS触发器102的反相信号输入端被连接到与门104的一个输入端，与门104的另一个输入端被连接到时钟信号ck₁的输出端ck1。与门104的输出端被连接到时钟信号ck_1S的输出端。

与门103的一个输入端被连接到时钟信号S_end的输入端，另一个输入端被连接到与门104的输出端，即时钟信号ck_1S的输出端。

由RS触发器102、与门103和104构成的电路接收由时钟产生电路101和图4所示计数器30产生的时钟信号S_end，并在锁定信号S_end被保持在低电平时与时钟信号ck₁同步地将锁定信号S_end转换成高电平之后，与时钟信号ck₁同步地产生仅输出一个脉冲的时钟信号ck_1S。

然后，如图5所示，RS触发器102被复位信号RST的下降沿所复位，一个高电平信号被输出给反相输出端。由于这个原因，由时钟产生电路101产生的时钟信号ck₁被作为时钟信号ck_1S经过与门104输出。此时，锁定信号S_end被保持在一个高电平，因此，RS触发器102没有被置位，反相输出端被保持在一个高电平。

另外，当图4所示的数字PLL电路达到锁定状态时，来自计数器30的锁定信号S_end被从低电平转换成高电平。响应于这个变化，时钟信号ck_1S被经过与门103输入给RS触发器102的设置信号输入端S，RS触发器102被置位，一个低电平信号被输出给反相输出端。借助于这个操作，时钟信号ck_1S被保持在一个低电平。即，在来自计数器30的锁定信号S_end被转换成低电平之后，利用时钟控制电路10仅将时钟信号ck_1S输出一次。在此之后，时钟信号ck_1S被保持在低电平。

图6示出了时钟产生电路101的结构电路图。如图所示，时钟产生电路101是由沿检测电路110和127、反相器111、112、115、116和126、与非门113和114、RS触发器117和118、或非门119、120、123和124以及分频器125构成。

沿检测电路110检测输入给时钟信号输入端ck的时钟输入信号的沿，例如是一个上升沿，并向与非门113和114输出指出这一点的沿检测信号S110。

时钟信号输入端ck经过反相器111连接到分频器125的输入端。利用分频器125将所述频率除以2所获得的信号经过反相器126被反相，并被输出以作为时钟信号ckm。利用沿检测电路127检测在这个沿处的时钟信号ckm，并作为时钟信号ck₀输出给输出端ck0。另外，时钟信号ckm与来自沿检测电路110的沿检测信号S110一起被输入给与非门114，通过利用反相器112对时钟信号ckm反相获得的信号被与沿检测信号S110一起输入给与非门113。

与非门113的输出端被连接到或非门123的一个输入端，与非门113的输出端经过反相器115连接到或非门119的一个输入端上。另外，反相器115的输出端被连接到RS触发器117的设置信号输入端S，RS触发器117的复位信号输入端R被连接到复位信号输入端。

RF触发器117的反相输入端被连接到或非门119另一个输入端。另外，或非门119的输出端被连接到RS触发器121的设置信号输入端S，RS触发器121的复位信号输入端被连接到复位信号输入端。

RS触发器121的反相输入端被连接到或非门123的另一个输入端。或非门123的输出端被连接到时钟信号ck₂的输出端ck2。

与非门114的输出端被连接到或非门124的一个输入端，与非门114的输出端经过反相器116连接到或非门120的一个输入端。另外，反相器116的输出端被连接到RS触发器118的设置信号输入端S，RS触发器118的复位信号输入端R被连接到复位信号输入端。

RS触发器118的反相输出端被连接到或非门120的另一个输入端。另外，或非门120的输出端被连接到RS触发器122的设置信号输入端S，和RS触发器122的复位信号输入端R被连接到复位信号输入端。

RS触发器122的反相输出端被连接到或非门124的另一个输入端。或非门124的输出端被连接到时钟信号ck₁的输出端ck1。

图7A到7H示出了时钟控制电路10的操作波形图。下面，参照图8和9A到9F的电路图和图7A到7H的波形图解释时钟控制电路10的操作。一个外部频率f_in的时钟信号CLK被输入给时钟产生电路101的时钟信号输入端ck。另外，在时钟控制电路10开始工作之前，例如是电源电压V_cc电平的一个高电平复位信号RST被输入给复位信号输入端，在开始工作之后，复位信号RST被从高电平转换成例如是地电位电平的低电平。

沿检测电路110检测时钟信号CLK的上升沿并输出沿检测信号S110。另外，时钟信号CLK被反相器111反相，利用分频器125将被反相的时钟信号除以2，并经过反相器126反相，然后作为时钟信号ckm输出。利用沿检测电路127在它的上升沿处检测时钟信号ckm，产生如图7D所示的时钟信号ck₀，并输出给时钟信号输出端ck0。

在复位信号RST被从该电平转换成低电平之后，RS触发器117、118、121和122反相输出端的输出信号被设置成地电平。响应这些低电平，低电平的信号被输出给时钟信号输出端ck1和ck2。

被时钟信号ckm的反相信号被与来自沿检测电路110的沿检测信号S110一起输入给与非门113。响应这些信号，产生如图7E所示的时钟信号ck₁并将其输出给输出端ck1。

时钟信号ckm与来自沿检测电路110的沿检测信号S110一起被输入给与非门114。响应这些信号，产生如图7G所示的时钟信号ck₂并将其输出给输出端ck2。

在数字PLL电路达到锁定状态之前与时钟信号ck₁同步地产生时钟信号ck_1S。在达到锁定状态之后，时钟信号ck_1S仅被输出一次，然后保持在低电平状态。

图8示出了相位比较器20的结构。如图所示，相位比较器20是由相位比较电路21、延时电路22和23以及RS触发器24和25构成的。

由时钟控制电路10产生的时钟信号ck₂被输入给相位比较电路21作为基准信号S_ref，来自可编程掩膜产生电路50的震荡信号S50被作为比较目标信号S_var输入。根据输入信号的相位差产生向上信号S_u和向下信号S_d。并分别输出给输出端“up”和“down”。

向上信号S_u的输出端“up”被连接到RS触发器24的设置信号输入端S，并经过延时电路22连接到RS触发器24的复位信号输入端R。

向下信号S_d的输出端“down”被连接到RS触发器25的设置信号输入端S，并经过延时电路23连接到RS触发器25的复位信号输入端R。

图9A到9F的波形图示出了相位比较器20的操作。如图所示，在输入给相位比较器20的基准信号S_ref的相位落后于比较目标信号S_var的相位的情况下，利用相位比较电路21输出与相位差值相符的向上信号S_u。利用由延时电路22和RS触发器24构成的一个电路扩展向上信号S_u的脉宽，并作为向上信号S_up加以输出。

另一方面，在基准信号S_ref的相位超前于比较目标信号S_var的情况下，利用相位比较电路21输出与相位差一致的向下信号S_d。利用由延时电路23和RS触发器25构成的一个电路扩展向下信号S_d的脉宽并输出向下信号S_dw。

借此，当基准信号S_ref和比较目标信号S_var之间的相位差很小时，向上信号S_u或向下信号S_d的脉宽变得很窄，当利用由延时电路22和23以及RS触发器24和25构成的一个脉宽扩展电路对不足以驱动计数器30的脉宽进行扩展时，可以改进向上信号S_up和向下信号S_dw的驱动能力，从而可以避免计数器30的误动作。

图10示出了计数器30的结构。如图所示，计数器30是由寄存器301、可逆计数器302、RS触发器303，304，......，309、D触发器310，311，....，314，320，321，....，324、选择器315，316，....319、延时电路325和沿检测电路326构成的。寄存器301的复位信号输入端r_m-1，r_m-2，....r₁和r₀被连接到RS触发器303的输出端。RS触发器303的设置信号输入端S被连接到向下信号S_dw的输入端，复位信号输入端R被连接到时钟信号ck₀的输入端。

寄存器301的输出信号端O_m-1，O_m-2，....，O₁和O₀被分别连接到RS触发器310，311，....，313和314的输入端，设置信号输出端S_m-1，S_m-2，....，S₁和S₀被分别连接到RS触发器304，305，....，307和308的设置信号输入端S。RS触发器304，305，...，307和308的复位信号输入端被分别连接到***复位信号RST的输入端。

寄存器301的时钟信号输入端ck被连接到时钟信号ck₀的输入端，锁定信号S_end的输出端被连接到RS触发器309的设置信号输入端S。

可逆计数器302的输出端O_m-1，O_m-2，....，O₁和O₀被分别连接到选择器315，316，....，318和319的输入端1，D触发器310，311，....，313和314的输出端被分别连接到选择器315，316，....，318和319的输入端。选择器315，316，....。318和319的输出端被分别连接到计数器30的输出端O_m-1，O_m-2，....，O₁和O₀，还被连接到D触发器320，321，....，323和324的输入端。选择器315，316，....318和319的时钟信号端ck被分别连接到延时电路327的输出端。

D触发器320，321，....，323和324被连接到沿检测电路326的输出端，这些输出端被分别连接到可逆计数器302的设置信号输入端S_m-1，S_m-2，....，S₁和S₀。

图11A到11M是计数器30的操作波形图。下面，参考图10的电路图和图11A到11M来解释计数器30的操作。由时钟控制电路10产生的时钟信号ck₀被输入给寄存器301，寄存器301的初始值根据时钟信号ck₀设定。

如图11A到11M所示，利用***复位信号RST在复位状态下开始所有电路的工作。指出数字PLL电路是否处于锁定状态的锁定信号S_end被设置成例如地电平的低电平。为此，利用选择器315，316，....，318和319选择输入给选择器输入端0的信号，即，经过D触发器310，311，....，313和314输入给寄存器301输出端O_m-1，O_m-2，....，O₁和O₀的信号，并输出给计数器30的输出端O_m-1，O_m-2，....O₁和O₀。

如图11A到11M所示，首先，利用时钟信号ck₀的脉冲1将寄存器301最高有效位的输出端O_m-2设置成例如表示二进制“1”(以下简称之为“1”)的高电平。输出端O_m-1的设置电平被经过D触发器310输入给选择器315，此时，寄存器301的锁定信号S_end被保持在低电平，因此，延时电路325输出一个低电平的选择控制信号S325。响应这个信号，利用选择器315、316、....、318和319选择输入端0侧的输入信号。

由于这个原因，寄存器301的最高有效位的输出信号，即，表示二进制“1”的高电平信号被输出给计数器30最高有效位的输出端O_m-1。此时，“0”被输出给寄存器30所有其它m-1个输出端O_m-2、....、O₁和O₀。

m位输出信号S30被从计数器30输出给数字控制延时线40，根据该信号设定数字控制延时线40的延时。即，利用计数器30的输出设置由数字控制延时线40产生的震荡信号S40的频率。利用分频器70将震荡信号S40的频率一分为二，并利用可编程掩膜产生电路50选择震荡信号S50和输入给相位比较器20。在相位比较器20中，来自时钟控制电路10的基准时钟信号ck₂的相位和来自可编程掩膜产生电路50的震荡信号S50的相位被进行比较，并根据比较结果产生向上信号S_up和向下信号S_dw，然后输入给计数器30。

这里，例如假设，图11G所示的向下信号S_dw的脉冲1作为相位比较器20的比较结果而被输出。RS触发器303的输出被根据向下信号S_dw的脉冲1设置成高电平，并输出给m-1位复位信号输入端r_m-1以作为寄存器301的最高有效位。响应这个信号，寄存器301的最高有效位输出端O_m-1被复位到零。

在计数器30中，利用时钟信号ck₀的脉冲2将寄存器301的m-2位输出端O_m-2置成“1”。响应这个置位，数字控制延时线40产生震荡信号S40，并经过或门60和分频器70输入给可编程掩膜产生电路50，并被可编程掩膜产生电路50选择为震荡信号S50输入给相位比较器20。在相位比较器20中，该信号的相位与由控制电路10产生的基准时钟信号ck₂的相位进行比较，根据比较结果输出向上信号S_up或向下信号S_dw。在计数器30中，根据来自相位比较器20的向上信号S_up或向下信号S_dw设置寄存器301的m-2位。

重复类似的操作，直到寄存器301的0位和由寄存器301的输出端O_m-1、O_m-2、....、O₁和O₀输出的所有m位信号被设置为止。如图11A到11M所示，最后，利用计数器30将m位计数“010...10”输出给输出端O_m-1、O_m-2、....、O₁和O₀。

在设置了计数器30的所有m个位以后，即，当数字PLL电路变成锁定状态时，寄存器301输出锁定信号S_end。沿检测电路326响应这个信号检测锁定信号S_end的上升沿，该沿检测信号被输入给D触发器320、321、...、323和324的时钟输入端，计数器30输出端O_m-1、O_m-2、....、O₁和O₀的输出信号被分别经过D触发器320、321、...、323和324输入给可逆计数器302的设置信号输入端，并予置可逆计数器3 02的初始值。

另外，在锁定信号S_end被延时电路325延时之后，它被输入给选择器315、316、...、318和319的时钟输入端ck，由选择器315、316、...、318和319输入给输入端1的信号，即，可逆计数器302的计数是根据它进行选择的，并输出给计数器30的输出端O_m-1、O_m-2、...、O₁和O₀。

注意，延时电路325的延迟时间被设置的大于输入给可逆计数器301设置信号输入端的信号被输出给输出端之前所需要的时间。

在可逆计数器302的初始值被设定之后，根据来自相位比较器20的向上信号S_up或向下信号S_dw执行计数操作，并建立计数。这个计数被输出给输出端O_m-1、O_m-2、...、O₁和O₀以作为计数器30的输出信号。

根据输入给相位比较器20的基准时钟信号ck₂的频率或相位变化输出向上信号S_up或向下信号S_dw。根据这些信号设置可逆计数器302的计数。借助于此，通过数字控制延时线40产生跟踪时钟信号ck₂、即跟踪输入给时钟控制电路10的时钟信号CLK的震荡信号S40。

利用这种方式，通过利用数字PLL电路在锁定之前和锁定之后转换计数器30的操作，所述数字PLL电路达到锁定状态之前所需要的时间可以被极大地缩短。例如，当假设计数器30的位数为m时，在传统类型的数字PLL电路中，在达到锁定状态之前所需要的最大值为2^m个时钟，相反，在本发明的数字PLL电路中，2(m+1)个时钟就足够了。这是因为如果m＝10，根据2¹⁰＝1024，2(m+1)变得等于22，时间被缩短了将近1/47。在数字PLL电路变成锁定状态之后，可以利用可逆计数器302跟踪各种操作条件的变化。

图12的电路图示出了数字控制延时线40的一个例子40a。

如图12所示，当前例子的数字控制延时线40a由选择器401、402、...、404、405和418、缓冲器406、407、...、409和410以及m位锁存电路420组成。

如图所示，数字控制延时线40由m级延时电路构成。每级延时电路由一个选择器和一个缓冲器形成。

数字控制延时线40的输入端“in”被连接到构成m-1级的选择器401的输入端0上，或经过缓冲器406连接到选择器401的输入端1上。选择器401的选择控制信号输入端ck被连接到锁存电路的m-1位输出端上。

数字控制延时线40之后每级的构成类似于上述m-1级。前级选择器的输出端被经过后级缓冲器连接到后级选择器的输入端上。

注意，0级选择器405的输出端被连接到数字控制延时线40的输出端“out”上。

另外，当假设构成0级的缓冲器410的延迟时间是t_a时，构成第i级(0S1＜m)缓冲器的延迟时间被设置成2¹t_a。例如，缓冲器406的延迟时间被设置成2^m-1t_a，和缓冲器407的延迟时间被设置成2^m-2t_a。

每级选择器401、402、...、404和405的选择控制信号的输入端ck分别被连接到锁存电路420输出端的m位上。锁存电路420输出端的m位分别被连接到计数器30输出端O_m-1、O_m-2、...、O₁和O₀的m位上。

锁存电路420的时钟信号输入端ck被连接到选择器418的输出端上。时钟信号ck₀被输入给选择器418的输入端0上，时钟信号ck₁被连接到选择器418的输入端1上。来自计数器30的锁定信号S_end被输入给选择器418的选择控制信号输入端ck上。在数字PLL电路达到锁定状态之前，计数器30输出低电平的锁定信号S_end。响应这个低电平锁定信号，选择器418选择时钟信号ck₀并将所选择的时钟ck₀提供给锁存电路420。在数字PLL电路达到锁定状态之后，计数器30将输出锁定信号S_end转换成高电平。选择器418响应这个转换选择时钟信号ck₁，并将该时钟信号ck₁提供给锁存电路420。

在这种构成中，锁存电路420保持来自计数器30的m位计数，并输出给选择器401、402、...、404和405。选择器401、402、...、404和405根据计数S30每位的值选择输入信号，并将相同的输入信号输出给下一级。例如，当计数S30的m-1位已经变成“1”时，输入给输入端1的信号，即，经过缓冲器406延时的信号被选择器401选择，并输出给下一级m-2级。在m-2级中，例如，当输入给选择器402的选择控制信号变成“0”时，输入给输入端0的信号被通过选择器402输出给下一级。即，前级的输出信号不经过缓冲器407输出给下一级。

如上所述，在数字控制延时线40的每一级中，在每一延时级中缓冲器的使用状态是根据来自锁存电路420的计数器30的每一位的值确定的，来自输入端“in”的信号输入被输出给输出端“out”前的延迟时间被设定。由于这个原因，由数字控制延时线40产生的延迟时间是根据来自计数器30的计数S30确定的，而震荡信号频率的相位是根据它由计数S30设定的。

图13的电路图是数字控制延时线40的另一个例子。

在这个例子的数字控制延时线40b中，每一级都是由一个与门、一个缓冲器和一个选择器构成的。在m-1级中，与门411的一个输入端被连接到锁存电路420的输出端上，其它输入端被连接到输入端“in”上。与门411的输出端经过缓冲器406被连接到选择器401的输入端上。选择器401的输入端1被连接到输入端“in”上。选择器401的选择控制信号输入端ck被连接到锁存电路420的输出端上。

数字控制延时线40每一级m-2、m-3、...、1的构成类似于m-1级，前级选择器的输出端被连接到下一级选择器的输入端0上，并被连接到下一级与门的一个输入端上。与锁存电路420的位S₀₀对应的最后一级，即0级是由与门415和选择器405构成的。

注意，在当前例的数字PLL电路中，构成每一级的与门延迟时间被设置成t_d，和构成第I级的缓冲器的延迟时间被设置成2ⁱt_d。

在以这种方式构成的电路中，当例如锁存电路420的m-1位被设置为“1”时，选择器401选择输入端1的输入信号，并输出给下一级m-2级，在这种情况下，输入给输入端“in”的输入信号被与门411和缓冲器406延时，并经过选择器401输出给下一级。

再有，当锁存电路420的m-2位被设置成“0”时，与门412的输出信号被保持在例如是地电平的低电平，缓冲器407不工作以避免造成无用功耗。此时，前级的输出信号被输入给所述选择器的输入端0，并经过所述选择器输出给下一级。

如上所述，在当前电路的这个例子中，如果构成每一级的与门和缓冲器的延迟时间的一级值被设置的彼此相等，可以避免不必要的电路操作。数字控制延时线40的延迟时间是根据有锁存电路420保持的计数S30确定的，震荡信号的频率是根据这一点控制的。

图14的电路图示出了可编程掩膜产生电路50的结构。

如图所示，当前例的可编程掩膜产生电路50是由减法器501、异或非门502、503、....505和506、与门507、RD触发器508、与门509、上计数器510、或门511、或非门512、与门513和沿检测电路514以及RS触发器515和516构成的。

减法器501具有n位输入端。一个n位控制信号被从外部单元输入给它。减法器501的n位输出端被分别连接到异或非门502、503、...、505和506的输入端中的一个输入端。异或非门502、503、...、505和506的其它输入端被连接到计数器510的n位输出端上。

异或非门502、503、...、505和506的输出端别连接到与门507的输入端上，与门507的输出端被连接到RS触发器的设置信号输入端S上，所述RS触发器的复位信号输入端R被连接到与门509的输出端上，该与门的输入端被分别连接到RS触发器的输出端和沿检测电路514的输出端上。

上计数器510的时钟输入端“in”被连接到沿检测电路514的输出端上，复位信号输入端“reset”被连接到或门511的输出端上。或门511的输入端被分别连接到与门509的输出端和复位信号输入端rst上。

或非门512的一个输入端被连接到时钟输入端ckin上，其它的输入端被连接到RS触发器515的反相输出端上。或非门512的输出端RS被连接到触发器516的设置信号输入端S上，RS触发器516的输出端被连接到与门513的一个输入端上，与门513的其它输入端被连接到时钟输入端ckin上。与门513的输出端被连接到沿检测电路514的输入端上。RS触发器515和516的复位信号输入端R被连接到复位信号输入端rst上。

通过从输入给减法器510的n位控制信号SN中减1的操作获得的值被输出。另外，根据输入给时钟输入端ckin的时钟的第二脉冲执行计数，该计数与从减法器501输出的n位输出相比较，当比较结果相符合时，掩膜信号S_mk被输出给RS触发器508的输出端。上计数器510被掩膜信号S_mk的脉冲复位，RS触发器被复位，掩膜信号S_mk被保持在低电平。

图15A到15D示出了可编程掩膜产生电路50的操作波形图，其中，在减法器501中设置的值为“4”。

如图所示，当上计数器510从输入给时钟输入端ckin的时钟的第二脉冲开始计数和第三脉冲被计数时，掩膜信号S_mk被设置成高电平，利用该高电平，时钟的第四脉冲被输出给可编程掩膜产生电路50的输出端“out”。

输出给可编程掩膜产生电路50输出端out的信号被输入给相位比较器20以作为震荡信号，相位比较器20执行与基准时钟信号ck₂的相位比较。然后，根据比较结果产生向上S_up或向下信号S_dw，并输出给计数器30。

图4所示的数字PLL电路是由上述电路构成的，图16和图17示出了在当前例数字PLL电路启动时操作的波形图。

图16和图17示出了启动时的不同状态。下面，参照这些附图解释当前实施例PLL数字电路的启动操作。

如上所述，在计数器30开始工作之后数字PLL电路达到锁定状态之前，在来自相位比较器20的向上信号S_up和向下信号S_dw的基础上的m位计数中，每一位的值是根据最高有效位，即朝向最低有效位的m-1位确定的，这是一个0位。然后，在数字PLL电路达到锁定状态之后，可逆计数器302根据来自相位比较器20的向上信号S_up和向下信号S_dw跟踪基准时钟ck₂的变化。

如图16所示，首先，计数器30的最高有效位，即m-1位被设置成“1”，由数字控制延迟线40响应这个设置产生的时钟频率是f_m-1，周期是1/f_m-1。这里，数字PLL电路的目标频率是输入给相位比较器20的基准时钟信号ck₂的频率f₀。

在相位比较器20中，基准时钟信号ck₂的相位与来自可编程掩膜产生电路50的震荡信号S50的相位相比较，并且必须根据比较的结果增加所述周期。从相位比较器20向计数器30输出向上信号S_up。借助于此，m-2位被设置成“1”，同时，m-1位被设置成“1”。此时数字控制延迟线40的输出信号频率是f_m-2，周期是1/f_m-2。

在相位比较器20中，基准时钟信号ck₂的相位与来自可编程掩膜产生电路50的震荡信号的相位相比较。必须根据比较结果减少所述周期，从而从相位比较器20向计数器30输出向下信号S_dw，借助于此，在计数器30中，m-2位被设置成“0”，m-3位被设置成“1”。

重复执行上述操作，直到计数器30的0位为止。最后，来自可编程掩膜产生电路50的震荡信号S50的频率与基准时钟信号ck₂的频率相符，数字PLL电路变成被锁定。作为对此的响应，计数器30产生锁定信号S_end。此后，计数器30中的可逆计数器302根据来自相位比较器20的向上信号S_up和向下信号S_dw跟踪基准时钟信号ck₂的变化。

图17的波形图示出了数字PLL电路启动时操作的另一个例子。在这个例子中，计数器30的最高有效位、即m-1位被设置成“1”，由可编程掩膜产生电路50产生的震荡信号S50的频率变成1/f_m-1。此时，必须将频率减少成相位比较器20的相位比较结果，据此，计数器30的m-1位被设置成“0”，m-2位被设置成“1”。在这个状态下，比较器20将基准时钟信号ck₂的相位和来自可编程掩膜产生电路50的震荡信号S50的相位进行比较，和计数器30根据比较结果确定m-2位。因此，这个操作被朝着0位执行，直到达到目标频率f₀为止。当达到目标频率f₀时，即，当数字PLL电路达到锁定状态时，计数器30产生锁定信号S_end。此后，计数器30的可逆计数器302根据来自比较器20的向上信号S_up和向下信号S_dw跟随基准时钟信号ck₂变化。

利用如上所述的数字PLL电路，通过将计数器30和数字控制延时线40的位数m设置得很大，可以改善数字PLL电路输出频率的精度。因此，可以同时并容易地实现过去认为彼此是相互矛盾的目标既缩短数字PLL电路的查询时间又改善输出频率精度的目的。

如上所解释的，根据本实施例，时钟控制电路10响应时钟信号CLK产生时钟信号ck₂，相位比较器20以时钟信号ck₂作为基准时钟执行与来自可编程掩膜产生电路50的震荡信号S50的相位比较，根据比较结果产生向上信号S_up和向下信号S_dw，并将这些信号输出给计数器30。计数器30根据来自相位比较器20的控制信号，从最高有效位到最低有效位连续确定所述位的值，设置m位计数，将该计数输出给数字控制延时线40，控制震荡信号S40的频率，利用可编程掩膜产生电路50根据震荡信号S40产生频率倍增信号S50，输出该信号给相位比较器20，在达到锁定状态之后根据来自比较器20的控制信号跟随基准时钟信号ck₂的变化。因此，可以同时和容易地实现诸如既缩短查询时间又改善频率精度的所谓相互矛盾的目标。

第三实施例

图18的电路图示出了根据本发明数字PLL电路的第三实施例。

如图所示，本实施例的数字PLL电路是由时钟发生器101、相位比较器20、计数器30、数字控制延时线40′、可编程掩膜产生电路50、RS触发器12和18、与门13，14，15，19和80、或门17和60、分频器70和90构成的。

注意，数字控制延时线40′是由图12或图13所示数字控制延时线40a或40b构成的。

时钟产生电路101的时钟输入端被连接到时钟信号CLK的输入端，复位信号输入端reset被连接到复位信号RST的输入端。时钟信号ck₀的输出端被连接到相位比较器20、计数器30和数字控制延时线40′，时钟信号ck₁的输出端被连接到与门14和数字控制延时线40′的输入端。时钟信号ck₂的输出端被连接到与门15和相位比较器20。

相位比较器20的向上信号S_up和向下信号S_dw的输出端“out”被连接到或门60的一个输入端，其它输入端被连接到与门14的输出端。或门60的输出端被连接到分频器70的输入端，分频器70的输出端被连接到与门80的输入端，其它输入端被连接到计数器30锁定信号S_end的输出端上。与门80的输出端被连接到数字PLL电路的时钟信号输出端上。

分频器70的输出端被连接到可编程掩膜产生电路50的时钟输入端ckin上，可编程掩膜产生电路50的复位信号输入端“reset”被连接到与门14的输出端上。可编程掩膜产生电路5 0的时钟输出端“out”被连接到分频器90的输入端上，分频器90的复位信号输入端被连接到与门14的输出端上。另外，分频器90的时钟输出端被连接到相位比较器20上。

分频器90将来自可编程掩膜产生电路50的频率一分为二，并将分频后的信号S90输出给相位比较器20以作为比较目标信号S_var。

再有，分频器90接收时钟信号ck_1S并被这个信号复位。

图19A到19K和图20A到20K示出了图18所示数字PLL电路操作的波形图。下面，参看图18、图19A到19K和图20A到20K来解释当前电路例的操作。

注意，图19A到19K示出了在数字PLL电路被锁定之前的操作，图20A到20K示出了在该电路被锁定之后的操作。

这里，利用控制信号SN将可编程掩膜产生电路50设置成n＝4，即，根据输入给时钟输入端ckin的信号执行1/4的分频，并将分频之后的信号输出给分频器90。

如图19A到19K所示，在复位信号RST从高电平转换成低电平之后，数字PLL开始工作。利用时钟产生电路101，在时钟信号CLK脉冲1的下降沿处产生时钟信号ck₀的脉冲1，在时钟信号CLK脉冲2的上升沿处产生时钟信号ck₁的脉冲1，和在时钟信号CLK脉冲3的上升沿处产生时钟信号ck₂的脉冲1。

另外，如图19A到19K所示，在数字PLL电路达到锁定状态之前，利用由与门13和14以及RS触发器12构成的电路在类似于时钟信号ck₁的定时处产生时钟信号ck_1S。

利用时钟信号ck_1S，可编程掩膜产生电路50和分频器90被复位。

另外，时钟信号ck_1S被经过或门16输入给RS触发器18的设置信号输入端S。并根据这个信号设置RS触发器。为此，数字控制延时线40′的输出信号S40被经过与门19和或门17反馈给数字控制延时线40′输入一侧，并产生震荡信号S40。

另一方面，RS触发器18被复位信号RST或基准时钟信号ck₂复位。当RS触发器18被复位时，与门19的输出被保持在低电平，数字控制延时线40′的操作停止。

在这种方式下，利用所述复位信号使所述操作从RS触发器18和数字控制延时线40′的初始状态开始。利用第一时钟信号ck_1S设置RS触发器18，并形成数字控制延时线40′的反馈回路。另外，时钟信号ck_1S被经过或门17输入给数字控制延时线40′的输入端，数字控制延时线40′利用该信号开始震荡操作。

然后，RS触发器18被时钟信号ck₂复位，数字控制延时线40′的震荡操作停止。

利用这种方式，在数字PLL电路达到锁定状态之前，通过间歇操作在数字控制延时线40′中产生震荡信号S40，并且，仅在从时钟信号ck_1S到时钟信号ck₂的这段时间期间内输出震荡信号S50。

震荡信号S50经过或门60输入给分频器70，产生分频后的信号d_out，并输出给可编程掩膜产生电路50。在可编程掩膜产生电路50中，在由控制信号SN所设置值的基础上，产生掩膜信号S_mk，从分频后的信号d_out中选择预定脉冲并输出给分频器90。

分频器90被时钟信号ck_1S复位并被置于初始状态，因此，来自可编程掩膜产生电路50的脉冲被作为比较目标信号S_var输出给相位比较器20。

利用相位比较器20，使用作为基准时钟信号的来自时钟产生电路101的时钟信号ck₂执行于来自分频器90的震荡信号S90的相位的相位比较。根据比较结果产生向上信号S_up和向下信号S_dw并输出给计数器30。

在计数器30中，根据来自相位比较器20的向上信号S_up和向下信号d_w，从最高有效位到最低有效位连续确定所述值，并向数字控制延时线40′输出m位计数S30。

数字控制延时线40′的延迟时间是根据计数S30控制的。另外，数字控制延时线40′的输出端“out”被经过与门19和或门17连接到输入端“in”并形成一个回路。因此，可以根据延迟时间控制数字控制延时线40′的频率。

由数字控制延时线40′产生的震荡信号S40被经过或门60输出给分频器70，利用分频器70二分频获得的震荡信号d_out被输出给与门80和可编程掩膜产生电路50。

来自计数器30的锁定信号S_end被输入给与门80的其它输入端，当数字PLL电路达到锁定状态时，在锁定信号S_end从低电平转换到高电平之后，震荡信号d_out被输出给与门80的输出端。

来自分频器70的震荡信号d_out被输出给可编程掩膜产生电路50。在可编程掩膜产生电路50中，根据由输入控制信号SN所设置的值，在一个预定的间隔处从震荡信号d_out中选择所述脉冲。

例如，当利用控制信号SN设置所述值n＝4时，如图19A到19K所示，利用可编程掩膜产生电路50从震荡信号d_out中选择第四时钟，并输出给分频器90。

利用分频器90，来自可编程掩膜产生电路50的时钟被一分为二，并输出给相位比较器20作为震荡信号S_var。

在相位比较器20中，来自时钟产生电路101的基准时钟信号ck₂的相位与来自分频器90的震荡信号S90的相位相比较，根据比较结果产生向上信号S_up和向下信号S_dw，并输出给计数器30。

例如，在比较结果是震荡信号S90的周期较长的情况下，输出向下信号S_dw，而在相反情况下，输出向上信号S_up。

计数器30根据来自比较器20的向上信号S_up和向下信号S_dw，从最高有效位到最低有效位连续地设置m位计数S30的值，并由数字控制延时线40′根据这些设置值控制所产生震荡信号S40的频率。

当由分频器90产生的震荡信号S90与基准时钟信号ck₂的频率相符或非常接近于这个频率时，它判断数字PLL电路达到了锁定状态，并利用计数器30产生锁定信号S_end。响应这个信号，与门80输出震荡信号d_out。

注意，在数字PLL电路达到锁定状态之后，震荡信号d_out的频率f₀变成由输入给可编程掩膜产生电路50设置的一个值的频率，并通过相对于输入给时钟产生电路101的时钟信号CLK的倍频获得。在当前例的情况下，在可编程掩膜产生电路50中，所述值被控制信号SN设置为4，因此，由数字PLL电路产生的震荡信号d_out的频率f₀变成时钟信号CLK的频率f_in的四倍。

在数字PLL电路达到锁定状态之后，来自计数器30的锁定信号s_end被转换成高电平。响应这个转换，时钟信号ck_1S的脉冲仅被输出一次，然后被保持在低电平。另外，与门15的输出端被保持在低电平，和除了复位信号RST的电平变化以外，RS触发器18在没有被复位的情况下，其输出端被保持在高电平。由于这个原因，数字控制延时线40′的反馈回路被保持，并利用数字控制延时线40′执行连续的震荡。

另外，时钟信号ck_1S被保持在低电平，所以，分频器90在没有被复位的情况下执行1/2分频操作，因此，以相对于来自可编程掩膜产生电路50的震荡脉冲二中取一的速率产生震荡信号S90并向相位比较器20输出以作为比较目标信号S_var。

另外，锁定信号S_end被保持在高电平，因此，来自分频器70的震荡信号d_out被经过与门80作为信号S_out输出。

在当前的实施例中，在数字PLL电路达到锁定状态之后，利用分频器90对可编程掩膜产生电路50的输出信号进行分频，相对于外部时钟信号CLK二中取一地执行比较器20中的比较操作。第四实施例

图21的电路图示出了根据本发明数字PLL电路的第四实施例。

如图所示，在本实施例的数字PLL电路中，提供了两个数字控制延时线40c和40d的延时电路，或门60a是由3输入端或门构成的。

数字控制延时线40c的输出端out被连接到数字控制延时线40d的输入端和或门60a的一个输入端，数字控制延时线40d的输出端out别连接到与门19的一个输入端。当前实施例数字PLL电路的其它部分与图18所示数字PLL电路的第三实施例类似。下面，将只解释不同的部分。

在当前的实施例中，通过提供两个数字延时线40c和49d使每个延时电路工作于频率f₀。注意，这里，f₀是分频器70的输出信号，即，震荡信号d_out的频率。

与图18所示第三实施例中数字控制延时线40的工作频率是2f₀相反，当前例中数字控制延时线40c和40d的工作频率大约是f₀的一半，因此，相对于较高输出频率的内部电路操作变得可能。

第五实施例

图22的电路示出了根据本发明数字PLL电路的第五实施例。

在图22中，数字PLL电路类似于图4所示的第二实施例。利用选择器SEL₁选择从一个外部单元输入的时钟信号CLK和将这个时钟信号CLK的频率除以M所获得的信号，并输出给数字PLL电路DPLL的时钟输入端。

选择器SEL₁是由来自计数器30的锁定信号S_end控制的。当锁定信号S_end处于低电平时，选择时钟信号CLK并输出给数字PLL电路DPLL，和当锁定信号S_end处于高电平时，选择利用分频器FDV₁将其频率除以M所获得的时钟信号CLK的分频后信号，并输出给数字PLL电路DPLL。

可编程掩膜产生电路50的操作是由来自选择器SEL₂的n位控制信号控制的。控制信号SM被输入给选择器SEL₂的一个输入端，控制信号SN被输入给其它的输入端。利用控制信号SM设置n位值N×M，利用控制信号SN设置n位值N。

与选择器SEL₁类似，选择器SEL₂是由来自计数器30的锁定信号S_end控制的。当锁定信号S_end处于低电平时，选择控制信号SN，并将值N输出给可编程掩膜产生电路50，和当锁定信号S_end处于高电平时，选择控制信号SM并将值N×M输入给可编程掩膜产生电路50。

在数字PLL电路DPLL达到锁定状态之前，计数器30输出低电平的锁定信号S_end。响应这个输出，选择器SEL₁选择时钟信号CLK并输入给数字PLL电路DPLL。选择器SEL₂选择控制信号SN，和在可编程掩膜产生电路50中设置值N。

在这种情况下，在数字PLL电路中，使用作为目标频率的时钟信号CLK的频率f_in在计数器30中从最高有效位到最低有效位连续地设置所述值。当它达到锁定状态时，从数字PLL电路DPLL输出的信号S_out的频率变成f_in×N。

当数字PLL电路达到锁定状态时，计数器30将锁定信号S_end从低电平传唤成高电平。选择器SEL₁响应这个转换选择通过将时钟信号CLK的频率除以M获得的分频后的信号并输入给数字PLL电路DPLL。另外，选择器SEL₂选择控制信号SM，并在可编程掩膜产生电路50中设置值M×N。利用这种方式，在数字PLL电路达到锁定状态之后，时钟信号CLK除以M所获得的信号根据锁定信号S_end的电平输入给数字PLL电路DPLL。并在时钟信号CLK的2×M周期内执行一次相位比较器20中的比较操作。通过减少比较操作，可以减少数字PLL电路DPLL的功耗。

第六实施例

图23示出了根据本发明数字PLL电路第六实施例的电路图。

在图23中，在数字PLL电路中，与图4所示第二实施例相比较，新提供了一个最高有效位确定计数器31和一个同步判断电路32。

最高有效位确定计数器31在数字PLL电路开始工作之前预先设置最佳最高有效位。在开始工作之后，来自最高有效位确定计数器31的信号S31确定计数器30a的最高有效位，从最高有效位到最低有效位连续确定所述值，因此能够缩短数字PLL电路的查询时间。

例如，最高有效位确定计数器31被提供有一个震荡器，用于产生具有高于从被引入外部单元或外部设备输入的时钟信号CLK频率的频率的一个信号。最高有效位确定计数器31使用作为标准的来自该震荡器的震荡信号对基准时钟信号计数器执行计数达所述周期，并根据所述计数和数字控制延时线40输出信号频率之间的关系由所述选择器确定最佳最高有效位。

廷布判断电路32从相位比较器20接收向上信号S_up和向下信号S_dw，并从时钟控制电路10接收时钟信号ck₀，和判断数字PLL电路的同步状态。例如，当利用相位比较器20产生向上信号S_up或向下信号S_dw中的一个时，它判断数字PLL电路处于同步状态，即，处于锁定状态，产生同步信号S_sync并输出给计数器30和或门33。

计数器30从由最高有效位确定计数器31确定的最高有效位到最低有效位连续设置剩余位。当在这个操作中间接收来自同步判断电路32的同步信号S_sync时，它判断数字PLL电路达到锁定状态，产生锁定信号S_end，此后，停止所述位的设置。借助于此，进一步缩短查询时间。

当通过或门33从计数器30接收锁定信号S_end或从同步判断电路32接收同步信号S_sync时，控制信号S_run被输出给与门80，响应这个信号，来自分频器70的分频后信号被作为输出信号S_out输出。

图24A到24N示出了当前例数字PLL电路的操作波形。下面，参照这些波形图解释当前例数字PLL电路的操作。

如所示，在复位信号RST被转换成低电平之后，数字PLL电路开始工作。首先，响应控制信号“setbit”，利用最高有效位确定计数器31确定计数器30的最高有效位。这里，例如，m-1位被确定为最高有效位。

在最高有效位被确定之后的操作类似于第二实施例的操作。从被确定的最高有效位到最低有效位连续设置所述值。然后，在设置位的中间，例如，在图2 4所示时钟信号ck₀的脉冲m中，它判断数字PLL电路已经通过同步判断电路32达到了锁定状态，和输出一个锁定信号S_sync。响应这个信号，由或门33输出的控制信号S_run被从低电平转换成高电平，并且，计数器30处的位设置操作停止，利用可逆计数器根据来自相位比较器20的向上信号S_up和向下信号S_dw设置计数S30，跟踪时钟信号CLK的变化。即，计数器30的操作被转换成锁定之后的状态。

根据目前的实施例，通过在数字PLL电路这个新提供最高有效位确定计数器31和同步判断电路32，在数字PLL数字电路开始工作之后可以将最高有效位装载到计数器30之中，并且，可以朝着最低有效位方向连续设置所述计数。当在中间达到锁定状态之后，同步判断电路32输出同步信号S_sync，计数器30的位设置操作停止，可逆计数器根据此后来自相位比较器20的向上信号S_up和向下信号S_dw跟踪时钟信号CLK的变化。因此，该数字PLL电路可以缩短查询时间。

在为了说明结合具体实施例对本发明进行了描述的情况下，很明显，本技术领域内的技术人员可以在不脱离本发明基本概念和范围的情况下对这些实施例作出很多修改。

Claims (23)

1.一种数字PLL电路，包括：

时钟产生电路，用于在基准时钟信号的基础上产生第一、第二和第三时钟信号；

相位比较电路，用于将所述第三时钟信号的相位和将被比较信号的相位进行比较；

数字计数器，用于在对每个所述第一时钟信号的输入进行所述相位比较的比较结果的基础上，从最高有效位到最低有效位连续确定计数；和

倍频电路，该电路根据来自所述数字计数器的计数相对于所述第二时钟信号给出一个延时，将第二时钟信号的频率乘以一个预定频率因数，和向所述相位比较电路输出被乘以所述因数的信号，以作为所述将被比较的信号。

2.根据权利要求1所述的数字PLL电路，其特征是：

所述的数字计数器产生一个锁定信号，该信号表示在确定所有位之后，数字PLL电路变成锁定状态；和

当所述时钟信号被输入和输出给倍频电路时，所述时钟产生电路在第二时钟信号的基础上产生一个抑制信号，用于抑制所述倍频电路的延时操作。

3.根据权利要求2所述的数字PLL电路，其特征是：

所述倍频电路包括：

一个间歇操作控制电路，该电路根据所述第二时钟信号停止信号输出，并响应所述第一时钟信号重新开始信号输出，和

操作转换电路，用于响应所述时钟信号将工作模式从所述间歇操作模式转换成连续输出操作模式。

4.根据权利要求2所述的数字PLL电路，其特征是：

所述倍频电路包括一个输出电路，该电路仅在输入所述锁定信号期间，向一个外部单元输出被乘频率的信号。

5.根据权利要求1所述的数字PLL电路，其特征是：

所述的数字计数器包括一个操作转换装置，用于在所有位被确定之后，在所述相位比较电路比较结果的基础上将所述模式转换成从最低有效位到最高有效位连续确定计数的操作模式。

6.根据权利要求1所述的数字PLL电路，其特征是：

所述的计数器包括：

一个寄存器，用于在对所述第一时钟信号每次输入的所述相位比较器比较结果的基础上，从最高有效位到最低有效位连续确定输出数据，确定所有位，然后输出所述锁定信号；

可逆计数器，用于在向所述寄存器装载了所述输出数据以后，在所述相位比较器比较结果的基础上，从最低有效位到最高有效位连续确定所述计数；和

选择电路，用于在输入所述锁定信号之前，选择所述寄存器的输出数据，当输入所述锁定信号时，选择所述可逆计数器的计数，并将该计数输出给倍频电路。

7.根据权利要求2所述的数字PLL电路，其特征是：

由所述时钟产生电路产生的所述抑制信号是与所述第二时钟信号同步产生的，并在所述锁定信号输入之后作为抑制信号的一个脉冲输出。

8.根据权利要求1所述的数字PLL电路，其特征是：

所述相位比较电路包括：

相位比较器，用于输出所述相位比较信号，利用该相位比较信号，在所述第三时钟信号和将被比较信号之间相位差的基础上设置所述脉冲的宽度，和

成形电路，用于使所述相位差信号的脉冲宽度成形，并输出成形信号给所述数字计数器。

9.根据权利要求8所述的数字PLL电路，其特征是：

所述成形电路使所述脉冲差信号的脉冲宽度不低于能够驱动所述数字计数器的最低限度脉冲宽度。

10.根据权利要求8所述的数字PLL电路，其特征是：

所述成形电路包括：

一个延时电路，该电路输出通过将所述相位差信号延迟一个预定时间所获得的被延时的信号，和

触发器电路，该电路通过所述相位差信号将输出信号电平设置成不同于基准电平的第一电平，并利用所述延时信号将所述输出信号复位成基准电平。

11.根据权利要求1所述的数字PLL电路，其特征是：

所述的倍频电路包括一个延时电路，用于响应来自所述数字计数器的计数控制延迟时间。

12.根据权利要求11所述的数字PLL电路，其特征是：

所述延时电路包括一个数字控制延时电路，用于响应m位(m是正整数)计数控制延迟时间，所述数字控制延时电路包括m级串联延时级，用于响应所述计数的第i位(0≤1≤m)产生2ⁱt_a的延迟时间，其中，t_a是单位延迟时间。

13.根据权利要求12所述的数字PLL电路，其特征是：

所述延迟电路包括：

数据保持电路，用于保持所述计数；和

输出电路，用于将所述数据保持电路的第i位数据输出给第i个延时级。

14.根据权利要求1 3所述的数字PLL电路，其特征是：

在所述延时电路中的第i延时级包括：

缓冲电路，用于产生2ⁱt_a的延迟时间，和

选择电路，该电路将第一输入端连接到信号输出端，将第二输入端经过所述缓冲电路连接到所述信号输入端，根据所述计数第i位的值选择第一或第二输入端，输出所选择输入端给输出端。

15.根据权利要求13所述的数字PLL电路，其特征是：

所述延时电路中的第i延时级包括：

用于产生2^i-1t_a延迟时间的缓冲电路；

逻辑电路，该逻辑电路的一个输入端连接到信号输入端，其它输入端连接到所述数据保持电路的第i位数据输出端，其输出端被连接到所述缓冲电路的输入端，该逻辑电路产生t_a的延迟时间；和

选择电路，该电路的第一输入端被连接到所述信号输入端，第二输入端被连接到所述缓冲电路的输出端，所述选择电路根据所述计数第i位的值选择第一或第二输入端的信号，并输出所选择的信号给输出端。

16.根据权利要求11所述的数字PLL电路，其特征是：

所述倍频电路包括至少两级彼此相互串联的所述延时电路，和

所述频率相乘之后的信号是通过所述每级延时电路输出信号的逻辑操作产生的。

17.根据权利要求1所述的数字PLL电路，该电路包括：

分频器，用于以一个预定分频比对来自倍频电路的频率相乘后信号的频率分频，并向所述相位比较电路输出作为将被比较信号的分频信号。

18.根据权利要求17所述的数字PLL电路，其特征是：

所述分频电路包括：

计数器，该计数器被每个所述抑制信号复位，并对来自所述倍频电路的频率相乘后信号计数；和

输出电路，用于当所述计数器的计数与所述分频比相一致时，向所述相位比较电路输出频率相乘后信号。

19.一种数字PLL电路，包括：

第二分频电路，用于将基准时钟信号的频率除以M(M是任意整数)；

第一选择电路，用于选择所述基准时钟信号和分频时钟信号中的一个，并输出该信号；

相位比较电路，用于将所述第一选择电路输出信号的相位和将被比较信号的相位进行比较；

数字计数器，用于根据所述相位比较电路的比较结果，从最高有效位到最低有效位连续确定所述计数；

倍频电路，该电路响应来自所述数字计数器的计数，输出通过乘以预定频率因数获得的频率相乘后信号；

第三分频电路，用于将来自所述倍频电路的频率相乘后信号的频率除以N(N是任意整数)，并将分频后的信号作为所述将被比较的信号输出给所述相位比较电路。

20.根据权利要求19所述的数字PLL电路，其特征是：

在确定所有的位以后，所述数字计数器输出表示数字PLL电路变成锁定状态的锁定信号，和

所述第一选择电路在接收所述锁定信号之前选择所述基准时钟信号，并将其输出给所述相位比较电路，在接收锁定信号之后，选择其频率被除以M的分频后的信号，并将其输出给所述相位比较电路。

21.根据权利要求19所述的数字PLL电路，其特征是：

所述数字计数器包括一个转换电路，该转换电路在确定所有位之后产生一个表示数字PLL电路变成锁定状态的锁定信号，并通过接收所述锁定信号将所述第三分频电路的分频比从N转换到N×M。

22.一种数字PLL电路，包括：

相位比较电路，该相位比较电路将基准时钟信号的相位与将被比较信号的相位进行比较；

数字计数器，该数字计数器在所述相位比较电路比较结果的基础上从最高有效位到最低有效位连续地确定计数；

倍频电路，该电路根据来自所述数字计数器的计数向所述相位比较电路输出通过乘以所述预定频率因数所获得的频率相乘后信号作为所述将被比较的信号；和

同步判断电路，该电路在所述相位比较电路比较结果的基础上判断数字PLL电路是否处于同步状态，并向所述数字计数器输出判断结果。

23.根据权利要求21所述的数字PLL电路，其特征是：

所述数字计数器包括一个操作转换电路，当接收来自所述同步判断电路表示同步状态的判断结果时，该操作转换电路将操作模式转换成在相位比较电路比较结果的基础上，从最低有效位到最高有效位连续确定所述计数的计数操作。

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