CN105281752A - 一种基于数字锁相环实现的时钟数据恢复*** - Google Patents

一种基于数字锁相环实现的时钟数据恢复*** Download PDF

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冯太明
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本发明属于数字信号处理领域，尤其涉及一种基于数字锁相环实现的时钟数据恢复***，包括鉴相器、数字滤波器、数控振荡器和分频器，所述的鉴相器与数字滤波器相连，所述的数字滤波器与数控振荡器相连，所述的数控振荡器与分频器相连，所述的分频器与鉴相器相连；所述鉴相器采用异或门鉴相器，所述数字滤波器采用K变模的加减计数器，所述数控振荡器采用脉冲加减模块，所述分频器采用N分频器。本发明的基于数字锁相环实现的时钟数据恢复***克服了直流零点漂移、器件饱和及易受电源和环境温度变化等缺点。

Description

一种基于数字锁相环实现的时钟数据恢复***
技术领域
本发明属于数字信号处理领域，尤其涉及一种基于数字锁相环实现的时钟数据恢复***。
背景技术
随着数据速率的提升，串行数据***传输结构在时钟信号及其传输通道上变化发生了一些变化，主要集中在，在当前新一代的串行数据***中，如Ethernet，SATA，SONET/SDH等，已经没有了专门的时钟信号传输通道，而是将时钟信号嵌入到了数据中进行传输，因此必须在接收端将时钟恢复出来。
在高速串行数据测试中，眼图和抖动测试是最重要的两个测试项目。眼图和抖动测量中，测试仪器必须从待测试信号中恢复参考时钟，用该时钟同步和采样数据。因此，恢复时钟的方法会直接影响眼图和抖动测试结果。
在***的接收端，CDR(实时时钟恢复电路)从串行数据中恢复出时钟，用恢复的时钟来同步串行数据，进行采样。目前主要有两种方式进行时钟恢复，一种是使用相位内插器(phaseinterpolator，简称PI)；另一种为使用锁相环(Phaselockloop,简称PLL)。
相位内插器主要用于FBDIMM和PCIExpress中，这种CDR使用PLL或DLL来作为参考回路，该回路接收输入的参考频率信号，并产生一组高频信号作为参考相位，这些相位在0～360度间均匀分布。参考相位将被提供给CDR回路，该回路对位于不同相位的两个输入***相位，以产生位于中间相位的输出讯号。
锁相环(PLL:Phase-lockedloops)是一种利用反馈控制原理实现的频率及相位的同步技术，其作用是将电路输出的时钟与其外部的参考时钟保持同步。当参考时钟的频率或相位发生改变时，锁相环会检测到这种变化，并且通过其内部的反馈***来调节输出频率，直到两者重新同步，这种同步又称为“锁相”。
锁相环技术在无线电、通信及计算机领域应用广泛，常被用作产生稳定的频率，从噪声通信信道中恢复信号，或者用于数字逻辑设计中微处理器的分布式时钟同步。自从完整的锁相环回路模块可以在单独的集成电路中实现，该技术被广泛应用于现代电子设备中。
一个锁相环电路的构成模块及简要功能描述如下：
(1)鉴频鉴相器(PFD)(或鉴相器:PD)：对输入的参考信号和反馈回路的信号进行频率和相位的比较，输出一个代表两者差异的信号至低通滤波器。
(2)低通滤波器(LPF)：将输入信号中的高频成分滤除，保留直流部分送至压控振荡器。
(3)压控振荡器(VCO)：输出一个具有较高精度与稳定度的周期性参考信号,其频率由输入电压所控制。
(4)反馈回路(通常由一个分频器(Divider)来实现)：将压控振荡器输出的信号送回至鉴频鉴相器。通常压控振荡器的输出信号的频率大于参考信号的频率，因此需在此加入分频器以降低频率
通常把利用锁相环技术从串行数据流中提取位同步信号的方法称为锁相法，具体分为两类：一类是环路中的误差信号可以连续的调整位同步信号相位，这一类属于模拟锁相法；另一类采用高稳定度的振荡器，从鉴相器所获得的与位同步误差成比例的误差信号不直接用于调整振荡器，而是通过一个控制器在信号时钟输出的脉冲序列中附加或扣除一个或几个脉冲，从而达到调整加到鉴相器上的位同步脉冲序列的相位，以达到位同步的目的。这类电路可以完全用数字电路构成全数字锁相环路。由于这种环路对位同步信号的相位调整不是连续的，而是存在一个最小的调整单位，因此对位同步信号的调整存在最小的调整单位，故这种同步环又称为量化同步器。这种构成量化同步器的全数字环是数字锁相环的一种典型应用。
对于锁相环来说，最关键的性能指标是在于相位噪声(Phasenoise)和动态性能。锁相环的相位噪声对通信***的整体性能影响甚大，因此设计中对相位噪声的要求有具体而严格的指标要求。锁相环的动态性能决定了它能够同步参考源的速度和精度，以及在多大范围内能够跟踪参考源。锁相环的动态性能包括：锁定时间(Locktime)，捕获范围(Capturerange)，锁定范围(Holdrange)等。另外，锁相环的稳定性指标包括：环路带宽(Loopbandwidth)，相位裕度(Phasemarge)等。
模拟锁相环的直流零点漂移、器件饱和及易受电源和环境温度变化等缺点，已成为锁相技术发展的方向。
发明内容
本发明提供一种基于数字锁相环实现的时钟数据恢复***，以改进零点漂移，以及易受电源和环境温度变化等缺点，提高了整体的动态性能。
为了实现上述目的，本发明采用如下技术方案：一种基于数字锁相环实现的时钟数据恢复***，包括鉴相器、数字滤波器、数控振荡器和分频器，所述的鉴相器与数字滤波器相连，所述的数字滤波器与数控振荡器相连，所述的数控振荡器与分频器相连，所述的分频器与鉴相器相连；所述鉴相器采用异或门鉴相器，所述数字滤波器采用K变模的加减计数器，所述数控振荡器采用脉冲加减模块，所述分频器采用N分频器。
优选地，所述鉴相器、数字滤波器、数控振荡器和分频器集成在一块FPGA芯片上。
优选地，所述的FPGA芯片采用Virtex-4中型号为xc4vsx55的芯片。
本发明的针对PWM信号的软件保护方法，能够提高PWM信号的可靠性，从而提高了整个逆变器的可靠性。
本发明的基于数字锁相环实现的时钟数据恢复***采用的是全数字锁相环，全数字锁相环(ADPLL)是一种相位反馈控制***。它根据输入信号与本地恢复时钟Fout之间的相位误差(超前还是滞后)信号送入数字环路滤波器DLF中对相位误差信号进行平滑滤波，并生成控制DCO动作的相位超前滞后调整输出控制信号，DCO根据控制信号给出的指令，利用加减脉冲控制电路调节相位,通过连续不断的反馈调节，使其输出时钟Fout的相位跟踪输入信号流的相位。克服了直流零点漂移、器件饱和及易受电源和环境温度变化等缺点。
附图说明
图1为本发明的模块结构示意图；
图2为EDA软件综合出的基于通用可编程逻辑门阵列的全数字锁相环电路。
具体实施方式
下面结合实施例对本发明的内容作进一步叙述。
一种基于数字锁相环实现的时钟数据恢复***，包括鉴相器、数字滤波器、数控振荡器和分频器，所述的鉴相器与数字滤波器相连，所述的数字滤波器与数控振荡器相连，所述的数控振荡器与分频器相连，所述的分频器与鉴相器相连；所述鉴相器采用异或门鉴相器，所述数字滤波器采用K变模的加减计数器，所述数控振荡器采用脉冲加减模块，所述分频器采用N分频器。
所述鉴相器、数字滤波器、数控振荡器和分频器集成在一块FPGA芯片上。
所述的FPGA芯片采用Virtex-4中型号为xc4vsx55的芯片。
锁相环是一个相位反馈控制***，在数字锁相环中，由于误差控制信号是离散的数字信号，而不是模拟电压，因而受控的输出电压的改变是离散的而不是连续的；此外，环路组成部件也全用数字电路实现，故而这种锁相环就称之为全数字锁相环(ADPLL)，其主要由数字鉴相器DPD、数字环路滤波器DLF、数控振荡器DCO和分频器(可控变模N)4部分构成，其中数控振荡器与数字环路滤波器的时钟频率为2NFc，其中Fc为环路中心频率，相差180度。
全数字锁相环(ADPLL)是一种相位反馈控制***。它根据输入信号与本地恢复时钟F_out之间的相位误差(超前还是滞后)信号送入数字环路滤波器DLF中对相位误差信号进行平滑滤波，并生成控制DCO动作的相位超前滞后调整输出控制信号，DCO根据控制信号给出的指令，利用加减脉冲控制电路调节相位，通过连续不断的反馈调节，使其输出时钟F_out的相位跟踪输入信号流的相位。
全数字锁相环的工作流程可以描述如下：
如图1所示，(1)当环路失锁时，数字鉴相器(DPD)比较输入信号(F_in)和输出信号(F_recover)之间的相位差异，并产生控制数字环路滤波器计数的控制信号(phase_detect)；常用的全数字鉴相器有三种类型：JK触发鉴相器(JK-flipflopPD)奈奎斯特鉴相器(NRPD)和希尔伯特变换鉴相器。本发明中采用基于JK触发鉴相器原理的异或门(XOR)鉴相器。当使用异或门鉴相器时，其输出误差信号phase_detect作为数字环路滤波器的计数方向信号。环路锁定时，phase_detect为一占空比50％的方波，此时的绝对相位差为90°。因此异或门鉴相器相位差极限为±90°。
(2)数字环路滤波器(DLF)根据计数方向控制信号(phase_detect)调整内部计数值，从而控制数控振荡器调整相位。当phase_detect为高时进行减计数，并当计数值到达0时，输出借位脉冲信号(borrow)；为低进行加计数，并当计数值达到预设的K模值时，输出进位脉冲信号(carryo)；脉冲加减电路则根据进位脉冲信号(carryo)和借位脉冲信号(borrow)在电路输出信号(idout)中进行脉冲的增加和扣除操作，来调整输出信号的频率；重复上面的调整过程，当环路进入锁定状态时，DPD的输出phase_detect为一占空比50％的方波，而K变模可逆计数器则周期性地产生进位脉冲输出carry和借位脉冲输出borrow，导致脉冲加减电路的输出idout周期性的加入和扣除半个脉冲。这样对于输出的频率没有影响，也正是基于这种原理，可以把等概率出现的噪声很容易的去掉。
数字环路滤波器的性能影响跟踪捕获速度与跟踪的稳定性。此模块输出的相位超前与相位滞后信号可以控制DCO的相位调整。其环路带宽可以根据实际要求调节。时钟恢复模块的锁相环(PLL)带宽决定着输入数据中有多少抖动可以传输到恢复的时钟内。PLL带宽越宽传输到恢复时钟内的抖动就越多，从而会减少眼图中显示的抖动量。较窄的PLL带宽会使时钟信号更加干净，产生的眼图也将更精确地显示出输入数据中真实的抖动情况。实际应用中应根据***要求设置DLF内部计数器的模数。
(3)数控振荡器(DCO:DigitalControlledOscillator)，负责相位调整，由频率稳定的***生成时钟控制。数控振荡器采用的是脉冲加减电路。时钟为2Nfc。当没有进位/借位信号时，其输出对外部时钟进行二分频；当有进位信号increase输入时，则在原信号中***半个脉冲，以提高原有信号的频率；当有借位信号decrease输入时，则减去半个脉冲，以降低原有信号的频率。
(4)可编程分频器：对DCO输出的时钟信号进行预定分频，得到相位跟随输入信号流变化的时钟信号。

Claims (3)

1.一种基于数字锁相环实现的时钟数据恢复***，其特征在于：包括鉴相器、数字滤波器、数控振荡器和分频器，所述的鉴相器与数字滤波器相连，所述的数字滤波器与数控振荡器相连，所述的数控振荡器与分频器相连，所述的分频器与鉴相器相连；所述鉴相器采用异或门鉴相器，所述数字滤波器采用K变模的加减计数器，所述数控振荡器采用脉冲加减模块，所述分频器采用N分频器。
2.根据权利要求1所述的基于数字锁相环实现的时钟数据恢复***，其特征在于：所述鉴相器、数字滤波器、数控振荡器和分频器集成在一块FPGA芯片上。
3.根据权利要求2所述的基于数字锁相环实现的时钟数据恢复***，其特征在于：所述的FPGA芯片采用Virtex-4中型号为xc4vsx55的芯片。
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