CN104241218A - 一种带有散热结构的倒装芯片塑封结构及制造方法 - Google Patents

一种带有散热结构的倒装芯片塑封结构及制造方法 Download PDF

Info

Publication number
CN104241218A
CN104241218A CN201410293022.1A CN201410293022A CN104241218A CN 104241218 A CN104241218 A CN 104241218A CN 201410293022 A CN201410293022 A CN 201410293022A CN 104241218 A CN104241218 A CN 104241218A
Authority
CN
China
Prior art keywords
chip
substrate
limit
heating panel
height block
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410293022.1A
Other languages
English (en)
Inventor
于中尧
郭学平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Institute of Microelectronics of CAS
National Center for Advanced Packaging Co Ltd
Original Assignee
Institute of Microelectronics of CAS
National Center for Advanced Packaging Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Institute of Microelectronics of CAS, National Center for Advanced Packaging Co Ltd filed Critical Institute of Microelectronics of CAS
Priority to CN201410293022.1A priority Critical patent/CN104241218A/zh
Publication of CN104241218A publication Critical patent/CN104241218A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/921—Connecting a surface with connectors of different types
    • H01L2224/9212—Sequential connecting processes
    • H01L2224/92122—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92125—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92222—Sequential connecting processes the first connecting process involving a bump connector
    • H01L2224/92225—Sequential connecting processes the first connecting process involving a bump connector the second connecting process involving a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

本发明公开了一种带有散热结构的倒装芯片塑封结构及制造方法，涉及半导体技术领域，本发明通过在基板的第一面上设置芯片和限高块，在芯片和限高块上设置散热板，在散热板、芯片、限高块、基板形成的第一空间中填充塑封树脂。也就是说，本发明通过使用限高块和芯片上的散热板而不必使用模具即可达成该塑封结构的制作，具有成本低的技术效果。

Description

一种带有散热结构的倒装芯片塑封结构及制造方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种带有散热结构的倒装芯片塑封结构及制造方法。
背景技术
在半导体技术领域中，常用的倒装芯片塑封结构及方法通常是将芯片倒装焊接在基板上，然后进行涂胶填充，然后在通过模具进行塑封，进而将整个芯片上方用树脂包封后，在基板的背面进行凸点制造，即可完成整个封装过程。
但是，本领域的技术人员通过研究发现现有技术中存在如下不足：
1.这种塑封结构和方法虽然简单且易于量产，但是需要制作高精度的模具，且对于不同封装高度，需要制造不同的模具，由于模具制作成本高昂，导致这个制作成本高昂。
2.这种塑封结构和方法由于对于需要芯片使用过程中易于发热的芯片封装结构不利于热量的散出。
发明内容
本发明实施例提供一种带有散热结构的倒装芯片塑封结构及制造方法，用于解决现有技术中倒装芯片塑封结构成本高昂，且散热能力较差的技术问题，具有成本较低，散热性能好的技术效果。
本申请通过本申请的一实施例提供如下技术方案：
一种带有散热结构的倒装芯片塑封结构，所述结构包括：芯片；基板，所述基板的第一面上设置有所述芯片；限高块，所述限高块设置于所述基板的第一面上；散热板，所述散热板设置于所述芯片和所述限高块上，且所述散热板与所述基板的第一面、所述限高块、所述芯片形成第一空间；塑封树脂，所述塑封树脂填充所述第一空间。
进一步的，所述结构还包括：凸点，所述凸点设置于所述基板的第二面，且所述第一面和第二面为相反的面。
进一步的，所述结构还包括：底涂材料，所述底涂材料设置于所述基板与所述芯片之间。
进一步的，所述散热板为金属散热板。
进一步的，所述结构还包括：所述限高块与所述芯片的高度相同。
进一步的，所述芯片还包括：散热件，所述散热件设置于所述芯片上，且所述散热件与所述散热板热传递。
本申请通过本申请的一实施例还提供另一技术方案：
一种带有散热件的倒装芯片塑封制造方法，所述方法包括：将所述芯片焊接到所述基板的第一面上；在所述芯片凸点处填充所述底涂材料；在所述基板的第一面上贴限高块，使所述限高块与所述芯片等高；在所述基板的第一面上填充塑封树脂，将散热板压在塑封树脂的表面，并排掉所述塑封树脂中的气泡，固化；在所述基板的第二面上进行凸点制造。
进一步的，所述将所述芯片焊接到所述基板表面，还包括：将所述芯片采用倒装焊方式键合到所述基板上。
本发明实施例的有益效果如下：
本发明一实施例提供的一种带有散热结构的倒装芯片塑封结构及制造方法，通过在基板的第一面上设置芯片和限高块，在芯片和限高块上设置散热板，在散热板、芯片、限高块、基板形成的第一空间中填充塑封树脂。也就是说，本发明通过使用限高块和芯片上的散热板而不必使用模具即可达成该塑封结构的制作，具有成本低的技术效果。
进一步的，由于散热板的使用，可以将芯片上的热量及时散发出去，具有散热好的技术效果。
进一步的，由于芯片上设置有散热件，通过散热件和散热板的热传导进一步散热，具有更好的散热效果。
附图说明
图1为本发明一实施例中提供的一种带有散热结构的倒装芯片塑封结构示意图；
图2为本发明一实施例中提供的一种带有散热件的倒装芯片塑封制造方法流程图；
图3-7为本发明一实施例中提供的一种带有散热件的倒装芯片塑封制造方法示意图。
具体实施方式
本发明一实施例提供的一种带有散热结构的倒装芯片塑封结构及制造方法，通过在基板的第一面上设置芯片和限高块，在芯片和限高块上设置散热板，在散热板、芯片、限高块、基板形成的第一空间中填充塑封树脂。也就是说，本发明通过使用限高块和芯片上的散热板而不必使用模具即可达成该塑封结构的制作，具有成本低的技术效果。
为使本申请一实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
【实施例一】
为使本领域技术人员能够更详细了解本发明，以下结合附图对本发明进行详细描述。
如图1所述，图1为本发明一实施例中一种带有散热结构的倒装芯片塑封结构，其中，所述结构包括：
芯片1；
基板2，所述基板2的第一面21上设置有所述芯片1；
限高块3，所述限高块3设置于所述基板2的第一面21上；
具体来说，所述限高块3可以为金属、塑料、硅等物质，所述限高块3主要用于支撑散热板4，且通过限高块与所述芯片设置为等高，进而保证散热板4与所述基板2的平行。进一步的，所述限高块3和所述芯片1都可以通过贴片的方式粘贴在所述基板2的第一面21上。进一步的，限高块3可以是圆形，也可以是方形等形状。进一步的，所述限高块3还可以通过键合的方式设置在所述基板2上。
散热板4，所述散热板4设置于所述芯片1和所述限高块3上，且所述散热板4与所述基板2的第一面21、所述限高块3、所述芯片1形成第一空间；
具体来说，散热板4可以是金属，如铜，也可以是合金材料或者高热导率材料，比如金属散热板。
塑封树脂5，所述塑封树脂5填充所述第一空间；
具体来说，所述塑封树脂5可以是普通塑封树脂，也可以是底涂材料，也可以是同时能够完成底涂和塑封的MUF树脂。
进一步的，所述结构还包括：
凸点6，所述凸点6设置于所述基板2的第二面22，且所述第一面21和第二面22为相反的面。
具体来说，第一面21和第二面22属于相反的面，或者相对的面。或者说，属于正面和反面之别。
进一步的，所述结构还包括：
底涂材料7，所述底涂材料7设置于所述基板2与所述芯片1之间。具体来说，底涂材料7可以是底涂胶。
进一步的，所述芯片还包括：
散热件【图中未示出】，所述散热件设置于所述芯片1上，且所述散热件与所述散热板4热传递。
【实施例二】
如图2-7所示，本发明实施例还提供一种带有散热件的倒装芯片塑封制造方法，所述方法包括：
步骤110：将所述芯片1焊接到所述基板2的第一面21上；
具体来说，步骤110具体可以为将所述芯片采用倒装焊方式键合到所述基板上。
步骤120：在所述芯片1凸点处填充所述底涂材料7；
步骤130：在所述基板2的第一面21上贴限高块3，使所述限高块3与所述芯片1等高；
步骤140：在所述基板2的第一面21上填充塑封树脂5，将所述散热板4压在所述塑封树脂5的表面，并排掉所述树脂中的气泡，固化；
具体来说，填充塑封树脂5是在所述基板2的第一面21、所述限高块3、所述芯片1形成第一空间内进行填充。
步骤150：在所述基板2的第二面22上进行凸点6制造。
本发明所提供的一种带有散热结构的倒装芯片塑封结构及制造方法具有如下技术效果：
本发明一实施例提供的一种带有散热结构的倒装芯片塑封结构及制造方法，通过在基板的第一面上设置芯片和限高块，在芯片和限高块上设置散热板，在散热板、芯片、限高块、基板形成的第一空间中填充塑封树脂。也就是说，本发明通过使用限高块和芯片上的散热板而不必使用模具即可达成该塑封结构的制作，具有成本低的技术效果。
进一步的，由于散热板的使用，可以将芯片上的热量及时散发出去，具有散热好的技术效果。
进一步的，由于芯片上设置有散热件，通过散热件和散热板的热传导进一步散热，具有更好的散热效果。
进一步的，限高块直接贴在基板上，无需额外的工艺和设备，具有工艺简单的技术效果。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (8)

1.一种带有散热结构的倒装芯片塑封结构，其特征在于，所述结构包括：
芯片；
基板，所述基板的第一面上设置有所述芯片；
限高块，所述限高块设置于所述基板的第一面上；
散热板，所述散热板设置于所述芯片和所述限高块上，且所述散热板与所述基板的第一面、所述限高块、所述芯片形成第一空间；
塑封树脂，所述塑封树脂填充所述第一空间。
2.如权利要求1所述的结构，其特征在于，所述结构还包括：
凸点，所述凸点设置于所述基板的第二面，且所述第一面和第二面为相反的面。
3.如权利要求1所述的结构，其特征在于，所述结构还包括：
底涂材料，所述底涂材料设置于所述基板与所述芯片之间。
4.如权利要求1所述的结构，其特征在于，所述散热板为金属散热板。
5.如权利要求1所述的结构，其特征在于，所述结构还包括：
所述限高块与所述芯片的高度相同。
6.如权利要求1所述的结构，其特征在于，所述芯片还包括：
散热件，所述散热件设置于所述芯片上，且所述散热件与所述散热板热传递。
7.一种带有散热件的倒装芯片塑封制造方法，其特征在于，所述方法包括：
将所述芯片焊接到所述基板的第一面上；
在所述芯片凸点处填充所述底涂材料；
在所述基板的第一面上贴限高块，使所述限高块与所述芯片等高；
在所述基板的第一面上填充塑封树脂，将散热板压在塑封树脂的表面，并排掉所述塑封树脂中的气泡，固化；
在所述基板的第二面上进行凸点制造。
8.如权利要求7所述的方法，其特征在于，所述将所述芯片焊接到所述基板表面，还包括：
将所述芯片采用倒装焊方式键合到所述基板上。
CN201410293022.1A 2014-06-25 2014-06-25 一种带有散热结构的倒装芯片塑封结构及制造方法 Pending CN104241218A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410293022.1A CN104241218A (zh) 2014-06-25 2014-06-25 一种带有散热结构的倒装芯片塑封结构及制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410293022.1A CN104241218A (zh) 2014-06-25 2014-06-25 一种带有散热结构的倒装芯片塑封结构及制造方法

Publications (1)

Publication Number Publication Date
CN104241218A true CN104241218A (zh) 2014-12-24

Family

ID=52229049

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410293022.1A Pending CN104241218A (zh) 2014-06-25 2014-06-25 一种带有散热结构的倒装芯片塑封结构及制造方法

Country Status (1)

Country Link
CN (1) CN104241218A (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762084A (zh) * 2016-04-29 2016-07-13 南通富士通微电子股份有限公司 倒装芯片的封装方法及封装装置
CN105914155A (zh) * 2016-04-29 2016-08-31 南通富士通微电子股份有限公司 一种倒装芯片及其封装方法
CN106356341A (zh) * 2016-08-31 2017-01-25 华为技术有限公司 一种半导体装置及制造方法
CN107833866A (zh) * 2017-11-29 2018-03-23 华天科技（西安）有限公司 一次封装成型的增强散热的封装结构及制造方法
CN108172551A (zh) * 2016-11-29 2018-06-15 Pep创新私人有限公司 芯片封装方法及封装结构
CN109904139A (zh) * 2019-03-08 2019-06-18 中国科学院微电子研究所 带有柔性转接板的大尺寸芯片***封装结构及其制作方法
WO2021195903A1 (zh) * 2020-03-31 2021-10-07 华为技术有限公司 ***级封装及电子设备
CN116093046A (zh) * 2023-04-10 2023-05-09 北京华封集芯电子有限公司 单颗芯片的制备方法及芯片结构
CN117410264A (zh) * 2023-12-15 2024-01-16 北京七星华创微电子有限责任公司 一种倒装芯片封装结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US20040125568A1 (en) * 2002-12-30 2004-07-01 Advanced Semiconductor Engineering, Inc. Thermal enhance package and manufacturing method thereof
US20110204494A1 (en) * 2010-02-23 2011-08-25 Chi Heejo Integrated circuit packaging system with shield and method of manufacture thereof
CN203055893U (zh) * 2012-12-17 2013-07-10 北京工业大学 一种再布线热增强型fcqfn封装器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6114763A (en) * 1997-05-30 2000-09-05 Tessera, Inc. Semiconductor package with translator for connection to an external substrate
US20040125568A1 (en) * 2002-12-30 2004-07-01 Advanced Semiconductor Engineering, Inc. Thermal enhance package and manufacturing method thereof
US20110204494A1 (en) * 2010-02-23 2011-08-25 Chi Heejo Integrated circuit packaging system with shield and method of manufacture thereof
CN203055893U (zh) * 2012-12-17 2013-07-10 北京工业大学 一种再布线热增强型fcqfn封装器件

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105762084A (zh) * 2016-04-29 2016-07-13 南通富士通微电子股份有限公司 倒装芯片的封装方法及封装装置
CN105914155A (zh) * 2016-04-29 2016-08-31 南通富士通微电子股份有限公司 一种倒装芯片及其封装方法
CN105762084B (zh) * 2016-04-29 2020-11-13 通富微电子股份有限公司 倒装芯片的封装方法及封装装置
CN106356341A (zh) * 2016-08-31 2017-01-25 华为技术有限公司 一种半导体装置及制造方法
CN108172551A (zh) * 2016-11-29 2018-06-15 Pep创新私人有限公司 芯片封装方法及封装结构
CN108172551B (zh) * 2016-11-29 2022-04-29 Pep创新私人有限公司 芯片封装方法及封装结构
CN107833866A (zh) * 2017-11-29 2018-03-23 华天科技（西安）有限公司 一次封装成型的增强散热的封装结构及制造方法
CN109904139A (zh) * 2019-03-08 2019-06-18 中国科学院微电子研究所 带有柔性转接板的大尺寸芯片***封装结构及其制作方法
WO2021195903A1 (zh) * 2020-03-31 2021-10-07 华为技术有限公司 ***级封装及电子设备
CN116093046A (zh) * 2023-04-10 2023-05-09 北京华封集芯电子有限公司 单颗芯片的制备方法及芯片结构
CN117410264A (zh) * 2023-12-15 2024-01-16 北京七星华创微电子有限责任公司 一种倒装芯片封装结构
CN117410264B (zh) * 2023-12-15 2024-03-19 北京七星华创微电子有限责任公司 一种倒装芯片封装结构

Similar Documents

Publication Publication Date Title
CN104241218A (zh) 一种带有散热结构的倒装芯片塑封结构及制造方法
CN102738094B (zh) 用于堆叠的半导体封装构造及其制造方法
KR20190045374A (ko) 고효율 열 경로 및 몰딩된 언더필을 구비한 적층형 반도체 다이 조립체
CN105405815A (zh) 半导体装置及其制造方法
CN104241217A (zh) 一种芯片背面裸露的扇出型封装结构及制造方法
CN104321866A (zh) 半导体器件的制造方法
CN103904066A (zh) 一种倒装芯片堆叠封装结构及封装方法
CN104064532A (zh) 一种带有散热结构的器件封装结构及制造方法
CN106158783B (zh) 具有防溢胶结构的散热片装置
CN104681512A (zh) 一种倒装芯片封装散热结构及其制备方法
CN202905686U (zh) 一种多芯片圆片级封装结构
CN203774287U (zh) 带散热功能的三维堆叠芯片
CN104241144A (zh) 一种芯片塑封结构的制造方法
CN103441085B (zh) 一种芯片倒装bga封装方法
CN203659924U (zh) 一种led封装基板
CN206864451U (zh) 一种双面铜箔封装基板的防裂开槽结构
CN104134633A (zh) 大功率芯片柔性基板封装结构及封装工艺
CN104064557B (zh) 一种芯片背面裸露的重构晶圆结构及制造方法
CN104241216A (zh) 一种封装高度可控的扇出型封装结构及制造方法
CN101431129B (zh) 大功率led封装固晶方法
CN107833866A (zh) 一次封装成型的增强散热的封装结构及制造方法
CN204216033U (zh) 引线框架、半导体封装体
CN104051373B (zh) 散热结构及半导体封装件的制法
CN104241499A (zh) 一种倒装芯片塑封结构及制造方法
CN207503960U (zh) 一次封装成型的增强散热的封装结构

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20141224