JP5292895B2 - 窒化物半導体トランジスタ - Google Patents
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Description
本発明は、窒化物系半導体を用いた電界効果トランジスタに関する。本発明は、特に、電力制御用デバイスに適用可能であり、低いゲートリーク電流を保ったまま、低オン抵抗と高耐圧化を実現する構造を有する窒化物半導体トランジスタに関する。
窒化物系半導体は、バンドギャップが大きく、電子飽和速度が高いという特長を有している。この利点を利用して、窒化物系半導体を用いた電界効果トランジスタは、高周波デバイス用だけではなく、電力制御用デバイスへの実用化開発が盛んに行われている。電力制御用デバイスへの応用では、スイッチング動作の際、OFF状態とするため、ゲート電極へ負のゲート・バイアスVgsを印加する必要がない、エンハンスメント(ノーマリ・オフ)型電界効果トランジスタであることが要求される。
図6に、電力制御用デバイスへの応用を目的として、提案されているノーマリ・オフ型電界効果トランジスタの一例を示す(特許文献1を参照)。図6に例示される電界効果トランジスタは、ノーマリ・オン型の高周波用トランジスタと同等のドレイン電流を得るために、次の構造を利用している。従来、ノーマリ・オフ型電界効果トランジスタとする際に、電子供給層のAl組成を低くしたり、厚さを薄くしたりする手段が利用されているが、図6に例示される電界効果トランジスタでは、ゲート電極の直下にp+AlGaN層を形成することによりノーマリ・オフ型を実現している。この構造では、ゲート電極に正の電圧を加えると、p+AlGaN層からチャネル層中へ正孔が注入される。その際、注入された正孔に起因して、ゲート電極直下のチャネル領域内では、電子の発生が誘起される。従って、ゲート電極直下のチャネル領域内に存在する電子濃度を高めることができ、ON状態における、ドレイン電流密度が格段に増加する。すなわち、ON状態における、ドレイン電流−ドレイン電圧(Ids−Vds)特性から算定されるオン抵抗の低減がなされている。図6に例示されるノーマリ・オフ型電界効果トランジスタは、ON状態において、ノーマリ・オン型トランジスタと同等の高いドレイン電流密度が得られることが、その特長として挙げられている。
特開2007−19309号公報
従来のMIS型ノーマリ・オフ型電力制御用トランジスタでは、スイッチング動作は、「OFF状態」では、ゲート電圧Vgs=0Vとし、「ON状態」では、ゲート電圧Vgsを、+10V程度に設定している。「ON状態」へのスイッチング動作のため、+10V程度のゲート電圧Vgsを印加する上では、図6に例示されるノーマリ・オフ型電界効果トランジスタでは、下記の点を改良することが必要である。
高周波デバイスとして利用される、ノーマリ・オン型トランジスタでは、ショットキー・ゲート電極が利用されており、そのショットキー障壁ΦBは、1eV程度である。その際、ゲート電圧Vgsが+2V程度に達すると、ショットキー接合に流れる順方向電流が急激に増加するため、ショットキー・ゲート電極に印加可能なゲート電圧Vgsの上限は、+2V程度となっている。一方、図6に例示されるノーマリ・オフ型電界効果トランジスタでは、例えば、ゲート電極の直下にp+AlGaN層を形成し、ゲート電極/p+AlGaN層/AlGaN電子供給層/GaNチャネル層の積層構造が利用されている。従って、ゲート電極に正のゲート電圧Vgsを印加すると、p+AlGaN層/AlGaN電子供給層/GaNチャネル層で構成されるpn接合は、順方向にバイアスされる。このpn接合の順方向電流は、ゲート電圧Vgsが、+4Vから+6V程度を超えない範囲では、低い水準であるが、ゲート電圧Vgsが、+6Vを超えると、急激に増加する。従って、「ON状態」へのスイッチング動作に、+6V以上の「オン信号」を採用する際、実際に印加されるゲート電圧Vgsは、例えば、+5V程度となるように、電圧変換を行うなど、回路設計時に特別な配慮を払う必要がある。
例えば、ゲート電極/p+AlGaN層の部分を、絶縁膜を挟んだゲート電極/絶縁膜/p+AlGaN層のMIS構造に置き換えると、ゲート電圧Vgsは、MIS構造部分に印加されるバイアスVMISと、p+AlGaN層/AlGaN電子供給層/GaNチャネル層で構成されるpn接合に印加されるバイアスVpnとに分割される。すなわち、Vgs=VMIS+Vpnとなる。VMIS>0Vの場合、p+型半導体上に形成されている、ゲート電極/絶縁膜/p+AlGaN層のMIS構造は、逆方向にバイアスされた状態となっている。従って、該ゲート電極/絶縁膜/p+AlGaN層のMISダイオードの逆方向電流IMIS-Rと、pn接合の順方向電流Ipn-Fが等しくなる(IMIS-R=Ipn-F)ように、ゲート電圧Vgsは、VMISとVpnに分割される。
その結果、例えば、ゲート電圧Vgsが、+6Vを超え、+10Vに達しても、実際に、pn接合に印加されるバイアスVpnは、+5V以下に抑制することも可能となる。すなわち、ゲート電極/絶縁膜/p+AlGaN層のMIS構造において、絶縁膜によって、ゲート電極からp+AlGaN層への正孔の注入、p+AlGaN層からゲート電極への電子の放出が抑制されるため、ゲート電流(順方向のリーク電流)の急激な上昇を抑えることが可能となる。一方、ゲート電圧Vgsは、VMISとVpnに分割されるため、実際に、p+AlGaN層/AlGaN電子供給層/GaNチャネル層で構成されるpn接合に印加されるバイアスVpnの制御は、難しさを増す。ゲート電極/絶縁膜/p+AlGaN層のMISダイオードの逆方向のIMIS-R−VMIS-R特性を利用して、ゲート電流(順方向のリーク電流)が抑制されている状態では、p+AlGaN層から、GaNチャネル層への正孔注入が押さえられる。従って、GaNチャネル層への正孔注入に起因する、電子の発生も抑制され、オン抵抗の低減効果の達成が困難となる。すなわち、ゲート電圧Vgsが、+6Vを超えても、p+AlGaN層の電位の正方向への変化ΔV(pn接合に印加される順方向バイアスVpn)が少ないため、ON状態になった状態でも、ドレイン電流密度の増加効果を十分に達成することは困難となる。
本発明の目的は、「ON状態」では、ノーマリ・オン型高周波トランジスタと同等のドレイン電流密度が得られ、例えば、電力制御トランジスタで用いられる、正の電圧10Vの「オン信号」をゲート電極に印加した際、ゲート電極に流れるゲートリーク電流を十分に低い水準に抑制でき、電力制御用デバイスへの応用に適するノーマリ・オフ型トランジスタを提供することにある。
本発明の窒化物半導体トランジスタは、上記の課題を解決するため、下記の構成を採用している。例えば、正の電圧10Vの「オン信号」をゲート電極に印加した際、ゲート電極に流れる順方向電流を抑制するため、ゲート電極と窒化物半導体からなる電子供給層の間に絶縁膜を挿入して、MIS構造とする。また、「ON状態」において、高いドレイン電流密度を得るため、ドレイン電極と、窒化物半導体からなる電子供給層の間にp型窒化物半導体層を挿入して、このp型窒化物半導体層に対して、ドレイン電極がオーミック接触を形成する構造とする。その際、p型窒化物半導体層/窒化物半導体からなる電子供給層/チャネル層の積層構造は、P+In-接合またはP+n-接合を構成するため、正のドレイン電圧を印加して、このP+In-接合またはP+n-接合に順方向バイアスが印加される状態とする。この順方向バイアス状態において、ドレイン電極からp型窒化物半導体層に正孔を注入し、さらに、拡散電流として、正孔が電子供給層を超えて、チャネル層に注入される状態とする。
すなわち、本発明にかかる窒化物半導体トランジスタ、例えば、その第1の形態の窒化物半導体トランジスタは、下記の構成を有する。
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタとする。
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタとする。
本発明にかかる窒化物半導体トランジスタにおいては、ゲート電極を、絶縁膜を介して、窒化物半導体からなる電子供給層上に形成して、MIS構造としている。このMIS構造に、ゲート電圧として、正の電圧を印加した状態では、順方向にバイアスされるが、印加されるゲート電圧は、絶縁膜層内の電界に起因する電位差と、窒化物半導体からなる電子供給層中の電界に起因する電位差に分割される。その結果、絶縁膜層を超えて、ゲート電極へと流れる電流密度は抑制される。例えば、10Vの「正の電圧」をゲート電極に印加した際にも、ゲート電極への流れる順方向のリーク電流は、電力制御デバイスとして利用する場合に許容される範囲に抑制される。また、「ON状態」において、p型窒化物半導体層/窒化物半導体からなる電子供給層/チャネル層の積層構造に順方向バイアスを印加し、ドレイン電極からp型窒化物半導体層に正孔を注入し、さらに、拡散電流として、正孔が電子供給層を超えて、チャネル層に注入される状態としている。その結果、「ON状態」では、チャネル層に注入される正孔に起因して、該正孔が注入された領域では、ソース電極側より電子が供給され、チャネル層に電子が誘起される。チャネル層にゲート電極直下のチャネル領域を通過して、ドレイン領域に流入する電子が増加するため、全体として、ドレイン電流密度の上昇がなされる。すなわち、ゲート電極領域において「ノーマリ・OFF」状態を達成するため、電子供給層自体は、ノンドープの窒化物半導体とした際、ドレイン領域において、電子供給層から供給され、チャネル層の界面に蓄積されるキャリア(電子)密度は抑制される。一方、「ON状態」において、p型窒化物半導体層/窒化物半導体からなる電子供給層/チャネル層の積層構造に順方向バイアスを印加し、ドレイン電極からp型窒化物半導体層に正孔を注入し、「電荷中性」を保つため、注入される正孔量に対応する電子の誘起がソース電極側からの電子の供給によりなされる条件が達成されると、高いドレイン電流密度が達成される。達成されるドレイン電流密度は、高周波トランジスタのドレイン電流密度と同等以上の水準となる。
従って、本発明によって、高周波トランジスタと同等のドレイン電流密度が得られ、電力制御トランジスタで用いられる正の電圧10Vがゲート電極に加えられてもゲート電極にリーク電流が流れない電力制御用ノーマリ・オフ型トランジスタが提供される
以下に、本発明にかかる窒化物半導体トランジスタをさらに詳しく説明する。
本発明にかかる窒化物半導体トランジスタは、下記の3種の形態の電界効果トランジスタとすることが好ましい。
本発明の第1の形態では、
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタとする。
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタとする。
本発明の第2の形態では、
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域の一部に、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層、および、電子を供給する第2の窒化物半導体層と接触しており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とする窒化物半導体トランジスタとする。
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域の一部に、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層、および、電子を供給する第2の窒化物半導体層と接触しており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とする窒化物半導体トランジスタとする。
本発明の第3の形態では、
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしており、
ソース電極と導電性の基板は、電気的に接続されている
ことを特徴とする窒化物半導体トランジスタとする。
電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしており、
ソース電極と導電性の基板は、電気的に接続されている
ことを特徴とする窒化物半導体トランジスタとする。
本発明の窒化物半導体トランジスタにおいては、
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造は、
窒化物半導体上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成されている構造を選択することができる。
ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造は、
窒化物半導体上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成されている構造を選択することができる。
また、ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造は、
前記第2の窒化物半導体層上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
該ゲート電極の下に配置される前記第2の窒化物半導体層は、フッ素原子が添加されたフッ素原子含有領域を有し、
前記第2の窒化物半導体層のフッ素原子含有領域は、面密度として、1×1013cm-2程度のフッ素原子を含んでいる構造を選択することができる。
前記第2の窒化物半導体層上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
該ゲート電極の下に配置される前記第2の窒化物半導体層は、フッ素原子が添加されたフッ素原子含有領域を有し、
前記第2の窒化物半導体層のフッ素原子含有領域は、面密度として、1×1013cm-2程度のフッ素原子を含んでいる構造を選択することができる。
さらには、ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造は、
ゲート電極の直下の第2の窒化物半導体層部分に、選択的に成長されるアンドープの窒化物半導体層と、
該アンドープの窒化物半導体層の表面を覆うように形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
前記第2の窒化物半導体層とアンドープの窒化物半導体層の界面には、負の分極電荷が発生している構造を選択することができる。
ゲート電極の直下の第2の窒化物半導体層部分に、選択的に成長されるアンドープの窒化物半導体層と、
該アンドープの窒化物半導体層の表面を覆うように形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
前記第2の窒化物半導体層とアンドープの窒化物半導体層の界面には、負の分極電荷が発生している構造を選択することができる。
本発明の窒化物半導体トランジスタにおいては、
前記p型の導電性を有する第3の窒化物半導体層は、電子を供給する第2の窒化物半導体層の表面に形成され、
前記p型の導電性を有する第3の窒化物半導体層と第2の窒化物半導体層との接合は、p+n接合またはp+i接合を構成している構造を採用することが好ましい。
前記p型の導電性を有する第3の窒化物半導体層は、電子を供給する第2の窒化物半導体層の表面に形成され、
前記p型の導電性を有する第3の窒化物半導体層と第2の窒化物半導体層との接合は、p+n接合またはp+i接合を構成している構造を採用することが好ましい。
その際、
電子を供給する第2の窒化物半導体層は、キャリアが走行する第1の窒化物半導体層の表面に形成され、
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面は、ヘテロ接合界面を構成している構造を採用することが好ましい。
電子を供給する第2の窒化物半導体層は、キャリアが走行する第1の窒化物半導体層の表面に形成され、
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面は、ヘテロ接合界面を構成している構造を採用することが好ましい。
特に、本発明の第3の形態にかかる窒化物半導体トランジスタでは、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、緩衝層の表面に形成され、
キャリアが走行する第1の窒化物半導体層は、第4の窒化物半導体層の表面に形成され、
第1の窒化物半導体層/第4の窒化物半導体層/緩衝層の積層構造において、
第4の窒化物半導体層は、
導電性の基板中の導電性を決定するキャリアである、電子また正孔に対して、緩衝層から第1の窒化物半導体層への注入経路における、エネルギー障壁を形成する構造を採用することが好ましい。
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、緩衝層の表面に形成され、
キャリアが走行する第1の窒化物半導体層は、第4の窒化物半導体層の表面に形成され、
第1の窒化物半導体層/第4の窒化物半導体層/緩衝層の積層構造において、
第4の窒化物半導体層は、
導電性の基板中の導電性を決定するキャリアである、電子また正孔に対して、緩衝層から第1の窒化物半導体層への注入経路における、エネルギー障壁を形成する構造を採用することが好ましい。
例えば、
前記導電性の基板は、n型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、電子に対するエネルギー障壁を形成する窒化物半導体層である構造を採用することができる。
前記導電性の基板は、n型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、電子に対するエネルギー障壁を形成する窒化物半導体層である構造を採用することができる。
あるいは、
前記導電性の基板は、p型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、正孔に対するエネルギー障壁を形成する窒化物半導体層である構造を採用することもできる。
前記導電性の基板は、p型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、正孔に対するエネルギー障壁を形成する窒化物半導体層である構造を採用することもできる。
本発明の第3の形態にかかる窒化物半導体トランジスタでは、例えば、
前記導電性の基板の裏面には、裏面電極が形成されており、
ソース電極と、導電性の基板の裏面電極とが電気的に接続されている構造を採用する。
前記導電性の基板の裏面には、裏面電極が形成されており、
ソース電極と、導電性の基板の裏面電極とが電気的に接続されている構造を採用する。
一方、本発明の第1の形態、第2の形態にかかる窒化物半導体トランジスタでは、
前記基板は、高抵抗基板であることが望ましい。
前記基板は、高抵抗基板であることが望ましい。
本発明の第2の形態にかかる窒化物半導体トランジスタでは、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ドレイン電極は、電子を供給する第2の窒化物半導体層と接触して、ショットキー接合を形成している構造を採用することが好ましい。例えば、
ドレイン電極と電子を供給する第2の窒化物半導体層との接触により形成される、ショットキー接合の障壁高さは、0.8eV〜1.1eVの範囲である構造を選択することが可能である。
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ドレイン電極は、電子を供給する第2の窒化物半導体層と接触して、ショットキー接合を形成している構造を採用することが好ましい。例えば、
ドレイン電極と電子を供給する第2の窒化物半導体層との接触により形成される、ショットキー接合の障壁高さは、0.8eV〜1.1eVの範囲である構造を選択することが可能である。
本発明にかかる窒化物半導体トランジスタでは、例えば、
前記p型の導電性を有する第3の窒化物半導体層は、電子を供給する第2の窒化物半導体層の表面に形成され、
電子を供給する第2の窒化物半導体層は、キャリアが走行する第1の窒化物半導体層の表面に形成され、
前記p型の導電性を有する第3の窒化物半導体層/第2の窒化物半導体層/第1の窒化物半導体層の積層構造は、p+n接合またはp+in接合を構成しており、
該p+n接合またはp+in接合によって形成されている、ビルト・イン・ポテンシャルは、0.7eV〜5.0eVの範囲である構造を利用することが好ましい。
前記p型の導電性を有する第3の窒化物半導体層は、電子を供給する第2の窒化物半導体層の表面に形成され、
電子を供給する第2の窒化物半導体層は、キャリアが走行する第1の窒化物半導体層の表面に形成され、
前記p型の導電性を有する第3の窒化物半導体層/第2の窒化物半導体層/第1の窒化物半導体層の積層構造は、p+n接合またはp+in接合を構成しており、
該p+n接合またはp+in接合によって形成されている、ビルト・イン・ポテンシャルは、0.7eV〜5.0eVの範囲である構造を利用することが好ましい。
本発明にかかる窒化物半導体トランジスタでは、例えば、
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第2の窒化物半導体層と第1の窒化物半導体層と間の伝導帯端エネルギーの不連続により、伝導帯にポテンシャル障壁が形成され、
該へテロ接合界面において、伝導帯に形成されるポテンシャル障壁は、0.13eV〜0.77eVの範囲である構造を選択することができる。
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第2の窒化物半導体層と第1の窒化物半導体層と間の伝導帯端エネルギーの不連続により、伝導帯にポテンシャル障壁が形成され、
該へテロ接合界面において、伝導帯に形成されるポテンシャル障壁は、0.13eV〜0.77eVの範囲である構造を選択することができる。
さらには、
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第2の窒化物半導体層と第1の窒化物半導体層と間の価電子帯端エネルギーの不連続により、価電子帯にポテンシャル障壁が形成され、
該へテロ接合界面において、価電子帯に形成されるポテンシャル障壁は、0.05eV〜0.33eVの範囲である構造を選択することができる。
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第2の窒化物半導体層と第1の窒化物半導体層と間の価電子帯端エネルギーの不連続により、価電子帯にポテンシャル障壁が形成され、
該へテロ接合界面において、価電子帯に形成されるポテンシャル障壁は、0.05eV〜0.33eVの範囲である構造を選択することができる。
本発明にかかる窒化物半導体トランジスタでは、通常、
基板上にエピタキシャル成長により形成される、窒化物半導体層は、
(0001)面成長している構造に作製することが好ましい。
基板上にエピタキシャル成長により形成される、窒化物半導体層は、
(0001)面成長している構造に作製することが好ましい。
上述の本発明にかかる窒化物半導体トランジスタにおける、好ましい形態について、さらに説明する。
まず、第1の形態、第2の形態では、緩衝層、キャリアが走行する第1の窒化物半導体層、電子を供給する第2の窒化物半導体層、p型の導電性を有する第3の窒化物半導体層には、緩衝層を基板上に成長し、この緩衝層上に第1の窒化物半導体/第2の窒化物半導体層/第3の窒化物半導体層を順次積層したエピタキシャル成長膜を利用することができる。例えば、キャリアが走行する第1の窒化物半導体層、電子を供給する第2の窒化物半導体層、p型の導電性を有する第3の窒化物半導体層として、GaNチャネル層、AlGaN電子供給層、P+型AlGaN層を選択する際には、緩衝層として、下記の構成を選択することが好ましい。
基板上に成長により、緩衝層を形成する工程では、まず、下地層として、ノンドープのAlN薄膜を成長させ、核生成層として利用することが好ましい。この核生成層として利用する、ノンドープのAlN薄膜の膜厚は、4nm〜200nmの範囲に選択することが望ましい。ノンドープのAlN薄膜自体は、絶縁性の薄膜となる。次いで、核生成層を、下地層として、AlGaN/GaN周期層をエピタキシャル成長により形成する。
このAlGaN/GaN周期層は、膜厚tbのAlGaN層と膜厚twのGaN層を交互に積層した構造である。その膜厚周期(tb+tw)は、1nm〜5nmの範囲に選択し、AlGaN/GaN周期層の合計膜厚は、100nm〜500nmの範囲に選択することが望ましい。膜厚tbのAlGaN層の組成:Alx0Ga1-x0Nにおける、Al組成(x0)は、1.0≧x0≧0.1の範囲に選択する。膜厚tbのAlGaN層と膜厚twのGaN層の比率tb:twは、1:2〜2:1の範囲に選択することが好ましい。
AlGaN/GaN周期層では、Alx0Ga1-x0N層の伝導帯端エネルギーEc(Alx0Ga1-x0N)とGaN層の伝導帯端エネルギーEc(GaN)の差、バンド不連続ΔEc(Alx0Ga1-x0N/GaN)に起因して、伝導帯端エネルギーは、周期的な構造を有する。また、AlGaN層の価電子帯端エネルギーEv(Alx0Ga1-x0N)とGaN層の価電子帯端エネルギーEv(GaN)の差、バンド不連続ΔEv(Alx0Ga1-x0N/GaN)に起因して、価電子帯端エネルギーは、周期的な構造を有する。膜厚周期(tb+tw)が十分に薄いと、自由キャリアの電子、正孔は、上記の周期的なポテンシャル構造に代えて、実効的な伝導帯端エネルギーEc-eff(Alx0Ga1-x0N/GaN)、実効的な価電子帯端エネルギーEv-eff(Alx0Ga1-x0N/GaN)に支配される状態となる。この実効的な伝導帯端エネルギーEc-eff(Alx0Ga1-x0N/GaN)は、Ec(Alx0Ga1-x0N)>Ec-eff(Alx0Ga1-x0N/GaN)>Ec(GaN)に位置し、実効的な価電子帯端エネルギーEv-eff(Alx0Ga1-x0N/GaN)は、Ev(GaN)>Ev-eff(Alx0Ga1-x0N/GaN)>Ev(Alx0Ga1-x0N)に位置している。その位置は、膜厚比率tb:twと、膜厚周期(tb+tw)に依存する。例えば、膜厚比率tb:twが同じであっても、膜厚周期(tb+tw)が減少すると、Ec-eff(Alx0Ga1-x0N/GaN)は上昇し、Ev-eff(Alx0Ga1-x0N/GaN)は下降する。
AlN核生成層と、AlGaN/GaN周期層とのヘテロ接合界面では、AlNの伝導帯端エネルギーEc(AlN)と、実効的な伝導帯端エネルギーEc-eff(Alx0Ga1-x0N/GaN)との差違に相当する、バンド不連続:ΔEc(AlN/(Alx0Ga1-x0N/GaN))が存在する。
AlGaN/GaN周期層の表面において、通常、その実効的な格子定数a(AlGaN/GaN)は、GaNの格子定数a(GaN)、Alx0Ga1−x0Nの格子定数a(Alx0Ga1−x0N)に対して、a(GaN)≧a(AlGaN/GaN)>a(Alx0Ga1−x0N)となる。すなわち、核生成層として利用するAlNの格子定数a(AlN)から、AlGaN/GaNの各薄膜層を周期的に積層することで、格子緩和が進み、その表面では、実効的な格子定数a(AlGaN/GaN)となる。
GaNチャネル層、AlGaN電子供給層、P+型AlGaN層は、この実効的な格子定数a(AlGaN/GaN)を有するAlGaN/GaN周期層の表面にエピタキシャル成長により形成することができる。
上記の例では、核生成層として利用するAlN層を形成した後、AlGaN/GaN周期層構造を用いて、格子緩和を行っているが、該周期構造の平均Al組成を有するAlGaN層単一層を利用しても、同様の格子緩和効果が得られる。
同様に、第3の形態では、緩衝層、電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、キャリアが走行する第1の窒化物半導体層、電子を供給する第2の窒化物半導体層、p型の導電性を有する第3の窒化物半導体層は、緩衝層を基板上に成長し、この緩衝層上に第4の窒化物半導体/第1の窒化物半導体層/第2の窒化物半導体層/第3の窒化物半導体層を順次積層したエピタキシャル成長膜を利用することができる。例えば、電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、キャリアが走行する第1の窒化物半導体層、電子を供給する第2の窒化物半導体層、p型の導電性を有する第3の窒化物半導体層として、P+型AlGaNバリア層、GaNチャネル層、AlGaN電子供給層、P+型AlGaN層を選択する際には、緩衝層として、下記の構成を選択することが好ましい。
基板上にエピタキシャル成長により、緩衝層を形成する工程では、まず、下地層として、ノンドープのAlN薄膜を成長させ、核生成層として利用することが好ましい。この核生成層として利用する、ノンドープのAlN薄膜の膜厚は、4nm〜200nmの範囲に選択することが望ましい。ノンドープのAlN薄膜自体は、絶縁性の薄膜となる。次いで、核生成層を、下地層として、AlGaN/GaN周期層をエピタキシャル成長により形成する。
このAlGaN/GaN周期層は、膜厚tbのAlGaN層と膜厚twのGaN層を交互に積層した構造である。その膜厚周期:(tb+tw)は、1nm〜5nmの範囲に選択し、AlGaN/GaN周期層の合計膜厚は、100nm〜500nmの範囲に選択することが望ましい。膜厚tbのAlGaN層の組成:Alx0Ga1−x0Nにおける、Al組成(x0)は、1.0≧x0≧0.05の範囲に選択する。膜厚tbのAlGaN層と膜厚twのGaN層の比率、tb:twは、2:1〜1:2の範囲に選択することが好ましい。
AlGaN/GaN周期層の表面において、通常、その実効的な格子定数a(AlGaN/GaN)は、GaNの格子定数a(GaN)、Alx0Ga1−x0Nの格子定数a(Alx0Ga1−x0N)に対して、a(GaN)>a(AlGaN/GaN)≧a(Alx0Ga1−x0N)となる。すなわち、核生成層として利用するAlNの格子定数a(AlN)から、AlGaN/GaNの各薄膜層を周期的に積層することで、格子緩和が進み、その表面では、実効的な格子定数a(AlGaN/GaN)となる。
上記の例では、核生成層として利用するAlN層を形成した後、AlGaN/GaN周期層構造を用いて、格子緩和を行っているが、該周期構造の平均Al組成を有するAlGaN層単一層を利用しても、同様の格子緩和効果が得られる。
P+型AlGaNバリア層、GaNチャネル層、AlGaN電子供給層、P+型AlGaN層は、この実効的な格子定数a(AlGaN/GaN)を有するAlGaN/GaN周期層の表面にエピタキシャル成長により形成することができる。
前記緩衝層、電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、キャリアが走行する第1の窒化物半導体層、電子を供給する第2の窒化物半導体層、p型の導電性を有する第3の窒化物半導体層は、基板上に、六方晶の結晶系(ウルツ鉱型構造)を有する成長膜で形成する。表1に、六方晶の結晶系を有する、III族窒化物系半導体;AlN、GaN、InNの構造定数、物性定数の一部を示す。
一般に、III族窒化物系半導体のエピタキシャル成長に利用可能な基板としては、下記表2−1に示すものが知られている。その基板材料の熱・電気的特性を表2−2に示す。
なお、各種基板表面に、核生成層用のAlN層を成長させた際、両者の結晶方位の関係は、下記表2−3に示すものとなることが報告されている。
本発明にかかる窒化物半導体トランジスタにおいては、前記緩衝層、電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、キャリアが走行する第1の窒化物半導体層、電子を供給する第2の窒化物半導体層、p型の導電性を有する第3の窒化物半導体層は、いずれも、(0001)面成長膜であることが好ましい。そのため、基板上に形成される、AlN核生成層が、C面((0001)面)成長可能な基板を利用することが好ましい。従って、基板として、SiCのC面((0001)面)基板、サファイア(α−Al2O3)のC面((0001)面)基板、Siのo面((111)面)基板、AlN,GaNのC面((0001)面)基板を利用することが好ましい。Si基板、SiC基板は、大口径の基板が容易に入手可能であり、上記の多層エピタキシャル膜を作製する上では、好適な基板である。
第1の形態、第2の形態では、基板として、高抵抗基板を利用する。該高抵抗基板の抵抗率ρsubは、ρsub≧1×105 Ω・cmとすることが好ましい。
その表面に形成される、核生成層用のAlN層も、絶縁性のAlNとする。AlNのバンド・ギャップ・エネルギーをEg(AlN)とすると、そのAlN核生成層の表面においては、その伝導帯端Ec(AlN−top)とフェルミ・レベルEfとの差違(Ec(AlN−top)−Ef)は、(Ec(AlN−top)−Ef)≒1/2・Eg(AlN)となる。
第1の形態、第2の形態では、キャリアが走行する第1の窒化物半導体層は、ノンドープの窒化物半導体で構成することが好ましい。その際、第1の窒化物半導体層の膜厚tS1と、残留するドナー濃度ND-S1は、該第1の窒化物半導体層の誘電率をεr-S1とする際、下記の条件を満たす範囲に選択することが好ましい。例えば、(ND-S1・tS1)は、(1×1016 cm-3)・(10-4cm)≧ND-S1・tS1≧(0.01×1015 cm-3)・(10-4cm)の範囲とする。その際、第1の窒化物半導体層の膜厚tS1は、動作電圧(ドレイン電圧Vds)300V〜600Vを達成する上では、GaNの絶縁破壊電界強度(EB(GaN))3×106cm-1を考慮すると、EB(GaN)・tS1≧300Vの条件を満たすように、1000nm以上を選択することが好ましい。一方、ウエハのそりを5000nm以下とし、クラックの発生を抑えるため、第1の窒化物半導体層の膜厚tS1は、5000nm以下に選択することが好ましい。
なお、該第1の窒化物半導体層が空乏化している場合、その空間電荷に起因するポテンシャルの変化量は、1/2・{q/εr-S1}・ND-S1・(tS1)2 eVとなる。
キャリアが走行する第1の窒化物半導体層と、緩衝層の界面が、例えば、GaNチャネル層と、AlGaN/GaN周期層との界面である場合、この界面には、バンド不連続に起因する障壁が存在する。この電子に対する障壁は、GaNの伝導帯端エネルギーEc(GaN)と、実効的な伝導帯端エネルギーEc-eff(Alx0Ga1-x0N/GaN)との差違に相当する。このバンド不連続:ΔEc((Alx0Ga1-x0N/GaN)/GaN)={Ec-eff(Alx0Ga1-x0N/GaN)−Ec(GaN)}を利用して、GaNチャネル層中に電子の閉じ込めを行う。また、正孔に対する障壁は、GaNの価電子帯端エネルギーEv(GaN)と、実効的な伝導帯端エネルギーEv-eff(Alx0Ga1-x0N/GaN)との差違に相当する。このバンド不連続:ΔEv((Alx0Ga1-x0N/GaN)/GaN)={Ev(GaN)−Ev-eff(Alx0Ga1-x0N/GaN)}を利用して、GaNチャネル層中に正孔の閉じ込めを行う。
従って、温度T(T=300K)に対して、ΔEc((Alx0Ga1-x0N/GaN)/GaN)>2kT(kは、ボルツマン定数を表す)ならびに、ΔEv((Alx0Ga1-x0N/GaN)/GaN)>2kTを満たすように、AlGaN/GaN周期層の構成を、上述の範囲に選択することが好ましい。
電子を供給する第2の窒化物半導体層も、ノンドープの窒化物半導体で構成することが好ましい。その際、第2の窒化物半導体層の膜厚tS2と、残留するドナー濃度ND-S2は、該第2の窒化物半導体の誘電率をεr-S2とする際、下記の条件を満たす範囲に選択することが好ましい。第2の窒化物半導体層と第1の窒化物半導体層との界面に発生する分極電荷σS2/S1が、σS2/S1=1×1013cm-2である場合、σS2/S1より(ND-S2・tS2)が十分に小さい条件を満たす範囲に選択する。例えば、(ND-S2・tS2)は、(5×1018 cm-3)・(30×10-7cm)≧ND-S2・tS2≧(1×1015 cm-3)・(30×10-7cm)の範囲とする。
なお、該第2の窒化物半導体層が空乏化している場合、その空間電荷に起因するポテンシャルの変化量は、1/2・{q/εr-S2}・ND-S2・(tS2)2 eVとなる。その際、ゲート金属と第2の窒化物半導体層のショットキー障壁高さで、ノーマリ・オフ化が可能な条件、例えば、1.5eV≧1/2・{q/εr-S2}・ND-S2・(tS2)2 eV≧0eVを満たすように、残留するドナー濃度ND-S2に対して、膜厚tS2を選択することが好ましい。
例えば、電子を供給する第2の窒化物半導体層として、AlGaN電子供給層を採用し、キャリアが走行する第1の窒化物半導体層として、GaNチャネル層を用い、AlGaN電子供給層とGaNチャネル層とのヘテロ接合界面を形成する。AlGaN電子供給層の組成:Alx2Ga1-x2Nにおける、Al組成(x2)は、下記のように選択することが好ましい。
このヘテロ接合界面では、Alx2Ga1-x2Nの伝導帯端エネルギーEc(Alx2Ga1-x2N)とGaNの伝導帯端エネルギーEc(GaN)の差による、バンド不連続ΔEc(Alx2Ga1-x2N/GaN)={Ec(Alx2Ga1-x2N)−Ec(GaN)}が存在する。また、Alx2Ga1-x2Nの価電子帯端エネルギーEv(Alx0Ga1-x0N)とGaNの価電子帯端エネルギーEv(GaN)の差による、バンド不連続ΔEv(Alx2Ga1-x2N/GaN)={Ev(GaN)−Ev(Alx2Ga1-x2N)}が存在する。このバンド不連続ΔEc(Alx2Ga1-x2N/GaN)を電子に対する障壁として、GaNチャネル層内に電子を蓄積する。また、バンド不連続ΔEv(Alx2Ga1-x2N/GaN)は、正孔に対する障壁として利用する。
従って、温度T(T=300K)に対して、ΔEc((Alx2Ga1-x2N/GaN)/GaN)>2kT(kは、ボルツマン定数を表す)ならびに、ΔEv((Alx2Ga1-x2N/GaN)/GaN)>2kTを満たすように、Alx2Ga1-x2NのAl組成(x2)は、x2≧0.04の範囲に選択することが好ましい。
一方、GaN上にエピタキシャル成長する際、格子不整合に依存する臨界膜厚を考慮すると、Alx2Ga1-x2NのAl組成(x2)は、0.5≧x2の範囲に選択することが好ましい。
従って、第2の窒化物半導体層/第1の窒化物半導体層を、Alx2Ga1-x2N/GaNの構造とする際、Alx2Ga1-x2NのAl組成(x2)は、0.5≧x2≧0.04の範囲に選択することが望ましい。
一方、ソース電極は、電子を供給する第2の窒化物半導体層の表面にオーミック接触を形成する。その際、その接触抵抗率ρCを、ρC≦1x10-3 Ω・cm-2とすることが望ましい。そのため、電子を供給する第2の窒化物半導体層として、AlGaN電子供給層を用いる場合、そのAlx2Ga1-x2NのAl組成(x2)は、0.4≧x2≧0の範囲に選択することが好ましい。
ソース電極の直下においては、電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層とのヘテロ接合界面に、電子を蓄積させ、二次元電子ガスを形成することが好ましい。従って、このヘテロ接合界面における、第2の窒化物半導体層の伝導帯端エネルギーEc(S2-rear)と、フェルミ・レベルEfとの差(Ec(S2-rear)−Ef)を、少なくとも、(Ec(S2-rear)−Ef)≧2kTとすることが好ましい。二次元電子ガスの形成に利用される、ヘテロ接合界面における、第2の窒化物半導体層の伝導帯端エネルギーEc(S2-rear)と、第1の窒化物半導体層の伝導帯端エネルギーEc(S1-front)の差は、{Ec(S2-rear)−Ec(S1-front)}>(Ec(S2-rear)−Ef)≧2kTとする。好ましくは、0.77eV≧{Ec(S2-rear)−Ec(S1-front)}≧0.1eVの範囲に選択する。
一方、このヘテロ接合界面における、第2の窒化物半導体層の価電子帯端エネルギーEv(S2-rear)と、第1の窒化物半導体層の価電子帯端エネルギーEv(S1-front)の差も、{Ev(S1-front)−Ev(S2-rear)}>2kTとする。好ましくは、0.33eV≧{Ev(S1-front)−Ev(S2-rear)}≧0.05eVの範囲に選択する。
勿論、ソース電極の直下においては、第1の窒化物半導体層の価電子帯端エネルギーEv(S1-front)と、フェルミ・レベルEfとの差(Ef−Ev(S1-front))を、少なくとも、(Ef−Ev(S1-front))≫kTとなる。第1の窒化物半導体層の伝導帯端エネルギーEc(S1-front)と、フェルミ・レベルEfとの差(Ef−Ec(S1-front))は、(Ef−Ec(S1-front))>kTとする。
さらに、ソース電極は、第2の窒化物半導体層の表面にオーミック接触を形成する。すなわち、第2の窒化物半導体層に対して、その表面に接するソース電極の金属から、電子の注入が生じる構成とする。その際、第2の窒化物半導体層と、その表面に接するソース電極の金属との間の障壁高さ障壁、ΦM/S2は、第2の窒化物半導体の電子親和力eχ(S2)eVと、その表面に接する金属材料Mohmicの仕事関数eψ(Mohmic)eVとの差、{eψ(Mohmic)−eχ(S2)}に相当する。本発明においては、ΦM/S2は、0.85eV≧ΦM/S2≧0eVの範囲に選択することが好ましい。
ドレイン電圧Vdsが、オフセット電圧より高く(Vds>Voff-set)、ゲート電圧Vgsが、Vgs>VTである際、「ON状態」となり、ドレイン電流Idが流れると、このソース電極/第2の窒化物半導体層/第1の窒化物半導体層は、逆方向にバイアスされる状態となる。その結果、ソース電極から、第2の窒化物半導体層へと、電子が注入され、さらに、第2の窒化物半導体層と第1の窒化物半導体層の界面に蓄積される。その際、ドレイン電流Idに相当する電流が、ソース電極を流れる。
ソース電極を形成する際、第2の窒化物半導体の表面に接する金属材料Mohmicとしては、Ti、Nb、Mo、Taなどが利用できる。これらの金属材料Mohmicの仕事関数eψ(Mohmic)eVは、例えば、Tiの仕事関数は、eψ(Ti)eV=4.3eVである。ソース電極の形成において、第2の窒化物半導体の表面に接する金属材料Mohmicとして、仕事関数eψ(Mohmic)eVが、5.0eV≧eψ(Mohmic)≧4.0eVの範囲の金属を利用することができる。
ドレイン電極は、p型導電性の第3の窒化物半導体層の表面に接触して、オーミック接触を形成する。p型導電性の第3の窒化物半導体層は、第2の窒化物半導体層と同じ、窒化物半導体であるが、アクセプタを高濃度にドーピングして、P+型の導電性を示す窒化物半導体層とすることが好ましい。p型導電性の第3の窒化物半導体層中にドーピングするアクセプタ不純物原子の濃度NA-S3は、5×1019 cm-3≧ND-S1≧2×1018 cm-3の範囲とする。なお、p型導電性の第3の窒化物半導体層の膜厚tS3は、200nm≧tS3≧20nmの範囲に選択することができる。
第3の窒化物半導体層と、その表面に接するドレイン電極の金属との間の障壁高さ障壁、ΦM/S3は、第3の窒化物半導体の電子親和力eχ(S3)eVと、その表面に接する金属材料Mdreinの仕事関数eψ(Mdrein)eVとの差、{eψ(Mdrain)−eχ(S3)}に相当する。このドレイン電極を形成する際、p型導電性の第3の窒化物半導体の表面に接する金属材料Mdrainとしては、Ni、Pt、Au、Pdなどが利用できる。これらの金属材料Mdrainの仕事関数eψ(Mdrain)eVは、例えば、Niの仕事関数は、eψ(Ni)eV=5.2eVである。ドレイン電極形成では、p型導電性の第3の窒化物半導体の表面に接する金属材料Mdrainとして、仕事関数eψ(Mdrain)eVが、6.0eV≧eψ(Mdrain)≧5.1eVの範囲の金属を利用することができる。
ゲート電極の直下では、第2の窒化物半導体の表面には、絶縁膜を介して、ゲート電極が形成されている。ゲート電極/絶縁膜の界面では、ゲート電極のうち、絶縁膜の表面に接する金属材料Mgateの仕事関数eψ(Mgate)eVと、絶縁膜の表面の絶縁材料Ifrontの電子親和力eχ(Ifront)eVとの差、(eψ(Mgate)−eχ(Ifront))eVに相当する、障壁ΦM/Iが生成する。絶縁膜/第2の窒化物半導体層の界面では、絶縁膜の裏面の絶縁材料Irearの電子親和力eχ(Irear)eVと、第2の窒化物半導体層の電子親和力eχ(S2)eVとの差、(eχ(S2)−eχ(Irear))eVに相当する、障壁ΦI/Sが生成する。
ゲート電極のうち、絶縁膜の表面に接する金属材料Mgateとしては、Ni、Pt、Au、Pd、Al、Mo、Nb,Taなどが利用できる。これらの金属材料Mgateの仕事関数eψ(Mgate)eVは、例えば、Niの仕事関数は、eψ(Ni)eV=5.1eVである。絶縁膜の表面に接する金属材料Mgateとして、仕事関数eψ(Mgate)eVが、6.0eV≧eψ(Mgate)≧4.0eVの範囲の金属を利用することができる。
絶縁膜は、例えば、SiN、SiO2、Al2O3、Hf2O3、MgO、ZnOなどの絶縁体からなる膜が利用できる。その際には、絶縁膜が単層の場合は、表面の絶縁材料Ifrontと、裏面の絶縁材料Irearは、同じ絶縁材料であり、電子親和力eχ(Ifront)eVと電子親和力eχ(Irear)eVは等しくなっている。例えば、SiNの電子親和力は、eχ(SiN)eV=0.9eVである。絶縁膜として、電子親和力eχ(I)が、eχ(I)≧eψ(Mgate)の範囲の絶縁材料を利用することができる。絶縁膜を複数層、例えば、SiO2/SiN、Hf2O3/Al2O3などで構成してもよい。
その他、ゲート電極の直下では、ゲート電極/絶縁膜/第2の窒化物半導体層の構造を、絶縁膜と第2の窒化物半導体層の界面に、アンドープの薄膜の窒化物半導体膜を挿入する構造へと変更することができる。挿入されるアンドープの薄膜の窒化物半導体膜の膜厚tspacerと、残留するドナー濃度ND-spacerは、例えば、(ND-spacer・tspacerS2)を、(1×1017 cm-3)・(10×10-7cm)≧ND-spacerS2・tspacerS2≧(1×1015 cm-3)・(10×10-7cm)の範囲とすることが可能である。
本発明にかかる窒化物半導体トランジスタでは、ドレイン電圧Vdsを、Vds=0Vとし、ゲート電圧Vgsを、Vgs=0Vとする際、「OFF状態」となっている。その際、ゲート電極の直下では、ゲート電極/絶縁膜/第2の窒化物半導体層/第1の窒化物半導体層の積層構造において、第2の窒化物半導体層/第1の窒化物半導体層の界面には、キャリア(電子)が存在しない状態となっている。従って、第2の窒化物半導体層/第1の窒化物半導体層の界面では、第1の窒化物半導体層の伝導帯端エネルギーEc(S1-front)と、フェルミ・レベルEfとの差(Ec(S1-front)−Ef)は、(Ec(S1-front)−Ef)>kTとなっている。一方、第2の窒化物半導体と、第1の窒化物半導体の伝導帯端エネルギーの差、バンド不連続{Ec(S2)−Ec(S1)}=ΔEc(S2/S1)を考慮すると、この界面における、第2の窒化物半導体層の伝導帯端エネルギーEc(S2-rear)と、フェルミ・レベルEfとの差(Ec(S2-rear)−Ef)は、(Ec(S2-rear)−Ef)>ΔEc(S2/S1)+kTとなっている。さらには、チャネル領域では、絶縁膜/第2の窒化物半導体層の界面における、第2の窒化物半導体層の伝導帯端エネルギーEc(S2-front)と、フェルミ・レベルEfとの差(Ec(S2-front)−Ef)は、(Ec(S2-front)−Ef)>(Ec(S2-rear)−Ef)>ΔEc(S2/S1)+kTとなっている。従って、少なくとも、ゲート電極の直下のチャネル領域では、アンドープの薄膜の窒化物半導体膜/第2の窒化物半導体層部分は、空乏化している状態となっている。
第3の形態では、基板として、導電性の基板を利用する。
該導電性基板として、n型伝導性の基板を利用する場合、緩衝層と、キャリアが走行する第1の窒化物半導体層の間に、電子に対するエネルギー障壁を形成する第4の窒化物半導体層が設けられる。
例えば、電子に対するエネルギー障壁を形成する第4の窒化物半導体層として、P+導電性の窒化物半導体層を利用することができる。このP+導電性の窒化物半導体層の膜厚tS4:P+と、アクセプタ不純物濃度NA-S4は、例えば、(NA-S4・tS4:P+)は、(5×1019 cm-3)・(30×10-7cm)≧(NA-S4・tS4:P+)≧(5×1018 cm-3)・(30×10-7cm)の範囲とすることが可能である。第1の窒化物半導体層とP+導電性の窒化物半導体層との接合面は、nP+型接合となっている。電子に対するエネルギー障壁は、nP+型接合のビルト・イン・ポテンシャル、eVbuilt-in(S1/S4)に相当する。
あるいは、電子に対するエネルギー障壁を形成する第4の窒化物半導体層として、絶縁性であり、導電性基板に対して、その伝導帯端エネルギーEcの差、すなわち、基板の伝導帯端エネルギーEc(Sub)と、第4の窒化物半導体層の伝導帯端エネルギーEc(S3)の差、ΔEc(Sub/S3)が大きなものを選択することもできる。第4の窒化物半導体層として、例えば、0.77eV>ΔEc(Sub/S3)> 3kT eVの条件を満足する、絶縁性の窒化物半導体層を利用することもできる。その際、基板/緩衝層/第4の窒化物半導体層/第1の窒化物半導体層の構造は、例えば、N+/n/i/nの導電性を示す。すなわち、n−i−n型のトンネル・ダイオード構造が構成され、第4の窒化物半導体層は、電子に対するエネルギー障壁として機能する。
また、n型伝導性の基板の裏面には、裏面電極を設け、該裏面電極は、ソース電極と等しい電位に保つ構成とする。その際には、nP+型接合は、逆方向にバイアスされた状態となり、このnP+型接合を超えて、n型伝導性の基板から、第1の窒化物半導体層への電子の流入は抑制される。また、n−i−n型のヘテロ接合を、電子に対するエネルギー障壁として利用する場合も、n型伝導性の基板から第1の窒化物半導体層への電子の流入は抑制される。
該導電性基板として、p型伝導性の基板を利用する場合、緩衝層と、キャリアが走行する第1の窒化物半導体層の間に、正孔に対するエネルギー障壁を形成する第4の窒化物半導体層が設けられる。
例えば、正孔に対するエネルギー障壁を形成する第4の窒化物半導体層として、絶縁性であり、第1の窒化物半導体に対する価電子帯端エネルギーEvの差、すなわち、バンド不連続{Ev(S1)−Ev(S3)}=ΔEv(S1/S3)が大きなものを選択することが好ましい。例えば、0.3eV>ΔEv(S1/S3)>3kT eVの範囲に選択することができる。
また、p型伝導性の基板の裏面には、裏面電極を設け、該裏面電極は、ソース電極と等しい電位に保つ構成とする。その際には、第1の窒化物半導体層/第4の窒化物半導体層/緩衝層/p型伝導性の基板の間は、逆方向にバイアスされた状態となり、第4の窒化物半導体層を超えて、pn型伝導性の基板から、第1の窒化物半導体層への正孔の流入は抑制される。
本発明にかかる窒化物半導体トランジスタの「ON状態」の動作特性を以下に説明する。
図1に示す構造では、例えば、ゲート電極と窒化物半導体界面に絶縁膜を挿入したMIS構造を有するAlGaN/GaNヘテロ接合トランジスタにおいて、ドレイン電極直下にp+AlGaN層を形成し、ドレイン電極はp+AlGaN層とオーミック接触をしている。
第2の窒化物半導体層/第1の窒化物半導体層は、例えば、AlGaN/GaNヘテロ接合を形成しており、「ON状態」では、チャネル領域において、この界面に生じる2次元電子ガスの電流輸送により、トランジスタが動作する。ゲート電極直下には、絶縁膜を挟んで、AlGaNからなる電子供給層上に、ゲート電極が形成されている。その際、ゲート電極に印加されるゲート電圧Vgs=0Vである際には、チャネル領域では、第2の窒化物半導体層/第1の窒化物半導体層は、空乏化するように、第2の窒化物半導体層/第1の窒化物半導体層の膜厚、残留ドナー濃度、ならびに、ゲート電極における障壁高さが選択されている。一方、ゲート電圧Vgsを正とすると、第2の窒化物半導体層/第1の窒化物半導体層の界面に2次元電子ガスが蓄積して、「ON状態」となる。すなわち、閾値電圧VTを正の値とする、「ノーマリー・OFF」型の窒化物半導体トランジスタとなっている。
ドレイン電極に正の電圧を印加し、ゲート電極に閾値電圧VTより高いゲート電圧Vgsを印加して、「ON状態」とした際、ゲートに順方向バイアスは印加されるが、MIS構造を選択しているので、ゲートリーク電流は抑制されている。具体的には、ゲート電圧Vgsとし、Vgs=10Vを印加しても、順方向のリーク電流は低い水準に保たれている。
ドレイン電極直下には、P型の第3の窒化物半導体層/第2の窒化物半導体層/第1の窒化物半導体層の積層構造、例えば、p+AlGaN層/AlGaNからなる電子供給層/GaNからなるチャネル層の積層構造により、P+In-接合またはP+n-接合が構成されている。その際、ドレイン電極は、P型の第3の窒化物半導体層、例えば、p+AlGaN層とオーミック接合を形成している。
ゲート電極に印加されるゲート電圧Vgsが、閾値電圧VTより低い(Vgs<VT)場合には、ドレイン電極に正の電圧を印加しても、ドレイン電流は流れず、「OFF状態」となっている。その際、例えば、p+AlGaN層/AlGaNからなる電子供給層/GaNからなるチャネル層の積層構造のP+In-接合またはP+n-接合は、順方向にバイアスされた状態となっており、ドレイン電極から正孔が注入される。GaNからなるチャネル層中に正孔が注入されると、ゲート−ドレイン間のチャネル層中には、注入された正孔に相当する電子が誘起される。
電力制御デバイスでは、高い耐圧を実現するため、ゲート−ドレイン距離を大きく取っている。「ON状態」となると、ゲート−ドレイン間のチャネル層中に正孔が注入される。このチャネル層中に注入される正孔の量に相当する量の電子が、ソース電極側から供給され、該注入領域に電子が誘起される。その際、ドレイン電極−ゲート−ソース間の領域では、チャネル層中の電子は、第2の窒化物半導体層/第1の窒化物半導体層へテロ接合界面に蓄積される。正孔の注入量を増すと、その界面に蓄積可能な最大の電子濃度以上まで、注入される正孔の量に相当する量の電子の誘起が可能である。その状況では、高周波デバイスと同等以上のドレイン電流密度が得られる。従って、ゲート耐圧を得るため、ゲート−ドレイン間距離を高周波デバイスより長くとっても、低オン抵抗化が可能となっている。
ゲート電極に印加されるゲート電圧Vgsが、閾値電圧VTより低い(Vgs<VT)場合には、ドレイン電極に正の電圧を印加しても、ゲート電極直下のチャネル領域を電子は流れない。その際、ドレイン電極から注入された正孔は、ゲート−ドレイン間の電界によって、ゲート電極のドレイン側の端まで進む。正孔の拡散長は、アプライドフィジクスレター巻86 号05 2105(2005)(Appl. Phys. Lett. Vol.86, 05 2105 (2005))に記載のように、転位密度が106cm-2にまで低減しても、0.2μmと小さい。従って、ゲート電圧Vgsが、閾値電圧VTより低い(Vgs<VT)範囲では、正孔は、ドレイン電極直下のチャネル領域を超えて、ゲート電極−ソース電極間まで拡散することは無い。従って、チャネル層中に注入される正孔の量に相当する量の電子の誘起が起因となって、ドレイン電流が流れることは無い。
すなわち、本発明にかかる窒化物半導体トランジスタでは、高周波トランジスタと同等以上のドレイン電流密度が得られ、オン抵抗が低く、電力制御トランジスタで用いられる正の電圧10Vをゲート電極に加えられても、ゲート電極に流れる順方向のゲートリーク電流は低い水準であり、高い耐圧を有する電力制御用ノーマリ・オフ型トランジスタが得られる。
以下に、具体例を挙げて、本発明の半導体装置をより詳しく説明する。ここに示す具体例は、本発明の最良の実施形態の一例であるが、本発明は、これら具体例に例示される形態に限定されるものではない。
以下に例示する具体例は、本発明の半導体装置を電界効果トランジスタの形態に構成する事例である。
(第一の形態)
以下に、本発明の第1の形態の電界効果トランジスタの構造と、その動作原理を説明する。
以下に、本発明の第1の形態の電界効果トランジスタの構造と、その動作原理を説明する。
図1は、本発明の第1の形態の電界効果トランジスタの構造の一例を模式的に示す断面図である。
基板1上に、膜厚t2の緩衝層2、チャネル層として、膜厚t3の第1の窒化物半導体層3、電子供給層として、膜厚t4の第2の窒化物半導体層4、ならびに、P型の伝導性を有する、膜厚t5の第3の窒化物半導体層5が、順次成長されている。ドレイン領域以外では、第3の窒化物半導体層5は、エッチング除去され、第2の窒化物半導体層4の表面が露出されている。
電子供給層の第2の窒化物半導体層4の表面に、ソース電極6が形成され、P型の伝導性を有する第3の窒化物半導体層5の表面に、ドレイン電極7が形成されている。ソース電極6は、第2の窒化物半導体層4とオーミック接合を形成し、ドレイン電極7は、第3の窒化物半導体層5とオーミック接合を形成している。ソース電極6とドレイン電極7とで挟まれる領域に、ゲート電極8が設けられている。
電子供給層の第2の窒化物半導体層4の表面に、ゲート電極8を形成するリセス部が形成されている。このリセス部が形成された、第2の窒化物半導体層4の表面は、絶縁膜9で被覆されており、リセス部に絶縁膜9を介して、ゲート電極8が埋め込まれる形状で形成されている。このゲート電極8は、ゲート長Lgate-8とされ、その直下には、ゲート電極8/絶縁膜9/第2の窒化物半導体層4により、MIS構造が構成されている
絶縁膜9の膜厚は、第2の窒化物半導体層4の表面とリセス部の底部分では、膜厚t9であり、リセス部の側壁を被覆している部分では、膜厚t9-wellである。
絶縁膜9の膜厚は、第2の窒化物半導体層4の表面とリセス部の底部分では、膜厚t9であり、リセス部の側壁を被覆している部分では、膜厚t9-wellである。
リセス部の深さdrecessは、絶縁膜9の膜厚t9よりも、大きく選択することができる。また、絶縁膜9の膜厚t9を、リセス部の深さdrecessよりも厚く選択することもできる。
また、リセス部の幅Wrecessは、リセス部の側壁面の絶縁膜の膜厚t9-wellと、ゲート電極8のゲート長Lgate-8に対して、Wrecess=Lgate-8+2×t9-wellの条件を満たすように設定される。
リセス部の直下のチャネル領域では、第2の窒化物半導体層4の膜厚は、リセス部の形成に伴いエッチングされ、薄くなっている。リセス部直下の第2の窒化物半導体層4の膜厚t4-recessは、リセス部の深さdrecessを応じて、t4-recess=t4−drecessになっている。
ゲート電極8の直下のチャネル領域では、ゲート電極8/絶縁膜9/膜厚t4-recessの第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造となっている。ゲート電極8に印加されるゲート電圧Vgsを、Vgs=0Vとした際、このチャネル領域には、キャリア(電子)が存在しない状態とされている。すなわち、閾値電圧VTは、VT>0Vとなっている。
ゲート電極8/絶縁膜9の界面では、ゲート電極8のうち、絶縁膜9の表面に接する金属材料Mgateの仕事関数eψ(Mgate)eVと、絶縁膜9の表面の絶縁材料Ifrontの電子親和力eχ(Ifront)eVとの差、(eψ(Mgate)−eχ(Ifront))eVに相当する、障壁ΦM/Iが生成する。絶縁膜9/第2の窒化物半導体層4の界面では、絶縁膜9の裏面の絶縁材料Irearの電子親和力eχ(Irear)eVと、第2の窒化物半導体層4の電子親和力eχ(S2)eVとの差、(eχ(S2)−eχ(Irear))eVに相当する、障壁ΦI/Sが生成する。
また、第2の窒化物半導体層4/第1の窒化物半導体層3の界面では、第2の窒化物半導体と第1の窒化物半導体との伝導帯エネルギー差によるバンド不連続ΔEc(S2/S1)が存在している。また、価電子帯エネルギー差によるバンド不連続ΔEv(S2/S1)が存在している。
「ON状態」となった際には、第2の窒化物半導体層4/第1の窒化物半導体層3の界面では、バンド不連続ΔEc(S2/S1)に相当するエネルギー障壁を利用して、キャリア(電子)が蓄積される。その際、バンド不連続ΔEc(S2/S1)>2kTとなるように、第2の窒化物半導体層4/第1の窒化物半導体層の材料を選択することが好ましい。
Vgs=0Vとした際、このチャネル領域には、キャリア(電子)が存在しない状態であるので、ゲート電極8直下の膜厚t4-recessの第2の窒化物半導体層4、ならびに、第1の窒化物半導体層3の表面側は、空乏化している。また、第2の窒化物半導体層4/第1の窒化物半導体層3のヘテロ接合界面は、キャリア(電子)は蓄積されていない。その場合、第1の窒化物半導体層3の表面側の空乏化している領域の膜厚t3g-scは、t3≧t3g-scとなる。
第2の窒化物半導体層4は、アンドープあるいは、n型不純物(ドナー)を添加しており、含まれるn型不純物(ドナー)濃度を、ND(S2)cm-3とすると、空乏化した際、イオン化したn型不純物(ドナー)に起因する空間電荷の面密度は、ND(S2)・t4-recesscm-2となる。第1の窒化物半導体層3は、アンドープであり、含まれる残留n型不純物(ドナー)濃度を、ND(S1)cm-3とすると、膜厚t3g-scが空乏化した際、イオン化したn型不純物(ドナー)に起因する空間電荷の面密度は、ND(S1)・t3g-sccm-2となる。
Vgs=0Vとした際、第2の窒化物半導体層4、第1の窒化物半導体層3中の空乏化部分は、空間電荷に起因するバンド・ベンド(曲がり)を示す。その結果、膜厚t4-recessの第2の窒化物半導体層4中に、伝導帯端のエネルギー・レベル差、ΔEc(S2:ND(S2)・t4-recess)と、第2の窒化物半導体層4と第1の窒化物半導体層3の間に生じる分極電界に由来するエネルギー・レベル差、ΔEcp(S1:Polarization)が生じている。第1の窒化物半導体層3の膜厚t3g-scの空乏化領域中に、伝導帯端のエネルギー・レベル差、ΔEc(S1:ND(S1)・t3g-sc)が生じている。
Vgs=0Vとした際、ゲート電極8の直下のチャネル領域における、バンド図を考慮すると、ΦM/I≧ΦI/S+ΔEc(S2:ND(S2)・t4-recess)+ΔEcp(S1:Polarization)+ΔEc(S2/S1)+ΔEc(S1:ND(S1)・t3g-sc)の関係を満すことが、ノーマリ・オフ型トランジスタを構成する際、必要である。例えば、前記条件を達成するように、第2の窒化物半導体層4と第1の窒化物半導体層3の窒化物半導体材料の組み合わせ、(ND(S2)、t4-recess)の組み合わせ、(ND(S1)、t3g-sc)の組み合わせを適宜選択する。
「ON状態」とするためには、第1の窒化物半導体層3中に存在する空乏化領域を消失させることが可能な、正のゲート電圧Vgsをゲート電極8に印加する必要がある。従って、「OFF状態」から「ON状態」へと移行させる、閾値電圧VTは、少なくとも、VT>ΔEc(S1:ND(S1)・t3g-sc)/q>0V(但し、qは、電子の電荷量(単位電荷)を表す)となる。
ドレイン電極7の直下では、ドレイン電極7/P型の伝導性を有する第3の窒化物半導体層5/第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造が形成されている。
P型の伝導性を有する第3の窒化物半導体層5は、p型不純物(アクセプタ)が高濃度で添加されており、p+層として機能する。ドレイン電極7/P型の伝導性を有する第3の窒化物半導体層5の間では、オーミック性接触が達成されている。この界面では、ドレイン電極7のうち、第3の窒化物半導体層5に接する金属材料Mohmicの仕事関数eψ(Mohmic)eVと、第3の窒化物半導体層5の電子親和力eχ(S3)eVとの差、(eψ(Mohmic)−eχ(S3))eVに相当する、障壁ΦM/S3が生成する。この障壁ΦM/S3に起因して、p+層の界面に形成される空乏化領域の厚さは、極めて薄い。そのため、空乏化領域をトンネリングして、p+層中からドレイン電極7へと電子は、速やかに放出され、見かけ上、ドレイン電極7からP型の伝導性を有する第3の窒化物半導体層5へと正孔が注入される。
一方、P型の伝導性を有する第3の窒化物半導体層5/第2の窒化物半導体層4/第1の窒化物半導体層3の部分は、P+In-接合またはP+n-接合を構成する。その際、P+In-接合またはP+n-接合では、P+層における、伝導帯端エネルギーEc(P+)とフェルミ・レベル・エンルギーEfの差違(Ec(P+)−Ef)と、n-層における、伝導帯端エネルギーEc(n-)とフェルミ・レベル・エンルギーEfの差違(Ec(n-)−Ef)との間に差違ある。従って、P+In-接合またはP+n-接合には、{(Ec(P+)−Ef)−(Ec(n-)−Ef)}に相当するビルト・イン・ポテンシャルeVbuilt-inが生成されている。そのため、第2の窒化物半導体層4中に含まれるn型不純物(ドナー)はイオン化している。すなわち、この第2の窒化物半導体層4は、空乏化している。また、第2の窒化物半導体層4/第1の窒化物半導体層3の界面には、バンド不連続ΔEc(S2/S1)が存在しているため、キャリア(電子)が発生した際には、この界面に蓄積される。
ドレイン電極7に印加されるドレイン電圧Vdsが、正の電圧である場合、ドレイン電極7直下のエネルギーバンドを図2に示す。その際、P+In-接合(P+n-接合)は、順方向にバイアスされた状態となり、第2の窒化物半導体層4に対して、正孔の拡散と、電子の拡散が起こる。すなわち、P+層である、P型の伝導性を有する第3の窒化物半導体層5から、In-領域である第2の窒化物半導体層4/第1の窒化物半導体層3に向かって、正孔が拡散する。同時に、第1の窒化物半導体層3中から、第2の窒化物半導体層4/第1の窒化物半導体層3の界面に、さらには、その界面のバンド不連続ΔEc(S2/S1)を超えて、第2の窒化物半導体層4へと電子が拡散する。
この拡散電流として、第3の窒化物半導体層5から、第2の窒化物半導体層4を超えて、第1の窒化物半導体層3へと注入された正孔は、第1の窒化物半導体層3中の価電子帯のバンド・ベンド(曲がり)に従って、分布する。
Vgs=0Vでは、「OFF状態」となっており、ドレイン電圧Vdsは、正の電圧であっても、ドレイン電流は流れていない。そのため、第1の窒化物半導体層3中に形成されている上記の正孔濃度分布と、電子濃度分布は、平衡状態となっている。図3に、ドレイン電圧Vdsは、正の電圧である際、「OFF状態」である場合について、図1に例示する本発明の第1の形態の電界効果トランジスタの第1の窒化物半導体層3中に形成されている正孔濃度を模式的に示す。
ゲート電極8直下のチャネル領域からソース電極6までの部分では、正孔濃度は「0」となっている。ゲート電極8直下のチャネル領域のドレイン電極7側の端からドレイン電極7までの部分には、正孔が分布している。その際、ドレイン電極7直下の領域では、正孔濃度が高く、ゲート電極8直下のチャネル領域のドレイン電極7側の端に向かって、正孔濃度は減少する。「OFF状態」の場合、ゲート電極8直下のチャネル領域では、第1の窒化物半導体層3は空乏化しているが、ドレイン電極7側に存在する正孔が僅かに拡散している。その正孔が僅かに拡散している領域は、第1の窒化物半導体層3における、正孔の拡散長Lholeに相当する。また、ドレイン電極7には、正のドレイン電圧Vdsが印加されている際、第1の窒化物半導体層3中に形成されている正孔濃度に起因して、電位差が存在する。すなわち、ドレイン電極7直下の領域では、電位が高く、ゲート電極8直下のチャネル領域からソース電極6までの部分では、電位が低い。その間、ゲート電極8直下のチャネル領域のドレイン電極7側の端からドレイン電極7までの部分には、電位勾配が形成されている。
なお、第1の窒化物半導体層3における、正孔の拡散長Lholeは、第1の窒化物半導体の組成、ならびに、転位密度に依存する。例えば、GaNの場合、その転位密度を106cm-2にまで低減しても、正孔の拡散長Lholeは、0.2μmであることが、アプライドフィジクスレター巻86 号05 2105(2005)(Appl. Phys. Lett. Vol.86, 05 2105 (2005))に報告されている。
Vgs=0Vの場合、ドレイン電極7に印加される、正のドレイン電圧Vdsが高くなるとともに、ゲート電極8直下のチャネル領域のドレイン電極7側の端からドレイン電極7までの部分に存在する正孔濃度も上昇する。その場合にも、ゲート電極8直下のチャネル領域のドレイン電極7側における、正孔が僅かに拡散している領域は、正孔の拡散長Lhole≒0.2μm程度である。従って、ゲート長Lgate-8をこの正孔の拡散長Lholeよりも有意に長くする(Lgate-8≫Lhole)と、ゲート電極8直下のチャネル領域を超えて、ゲート電極8とソース電極6の間の領域まで拡散によって、正孔が達することは無い。すなわち、ゲート電極8直下のチャネル領域を超えて、拡散してくる正孔と、電子との再結合による、再結合電流が生じることは回避される。従って、高いオフ耐圧が得られる。
一方、Vgs>VT>0Vとし、「ON状態」となると、ゲート電極8直下のチャネル領域でも、第2の窒化物半導体層4/第1の窒化物半導体層3の界面にキャリア(電子)が蓄積した状態となる。従って、ソース電極6側から流入する電子と、ドレイン電極7から注入される正孔は、ゲート電極8直下のチャネル領域の第2の窒化物半導体層4/第1の窒化物半導体層3の界面近傍で再結合すると、再結合電流が発生する。
「ON状態」となる際に達成される、この状況は、図6に例示するp+ゲート・ノーマリ・オフ・電界効果型トランジスタにおける「ON状態」の状況に類似しており、同様に高いドレイン電流密度を与える。従って、図7に例示するMIS構造・ノーマリ・オフ・電界効果型トランジスタと比較すると、図1に例示する、本発明の第1の形態の電界効果トランジスタにおいては、有意に高いドレイン電流密度が達成される。
次に、具体例を用いて、本発明の第1の形態の電界効果トランジスタの構造を説明する。
(第1の実施形態)
図4は、第1の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第1の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
図4は、第1の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第1の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
基板1として、高抵抗Si基板を用いている。例えば、(111)面Si基板上に、(0001)面成長した、緩衝層2、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5を順次エピタキシャル成長により形成する。
(111)面Si基板上に、例えば、核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層を1000nm形成し、このAlNバッファ層とAlGaN/GaN周期層を、緩衝層2として利用する。AlGaN/GaN周期層上に、第1の窒化物半導体層3として、膜厚1000nmのGaN層、第2の窒化物半導体層4として、Al0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのAlGaN層を形成する。さらに、第3の窒化物半導体層5として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層を形成する。このp+−AlGaN層中に、添加されるZn濃度は、1019cm-3に選択する。
ドレイン電極領域をレジストでカバーして、それ以外の領域の第3の窒化物半導体層5をエッチング除去する。このp+−AlGaN層の選択的エッチングには、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを利用する。
露呈されたAlGaN層の表面に形成するソース電極6として、Ti、Al金属を蒸着、リフトオフ工程を用いて形成する。p+−AlGaN層の表面に形成するドレイン電極7として、Ni、Au金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ1μmのレジスト膜をマスクとして、加速電圧:100kV,注入密度:2×1014 cm-2を選択している。素子分離の後、プラズマCVD法によりSiN膜200nmを形成する。このSiN膜に、リセス部を形成するための開口部を形成する。リセス部のSiN膜を、開口幅2.0μmで六フッ化イオウ(SF6)ガスを主成分としたICPプラズマを用いて除去する。このSiN膜の開口部に露呈しているAlGaN層を、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを用いて、20nmエッチング除去して、リセス部を形成する。従って、リセス部の直下においては、AlGaN層の厚さは、10nmとなる。
その後、ゲート絶縁膜として、例えば、プラズマCVD法によりSiN膜を20nm形成する。リセス部の側壁を被覆する、SiN膜の膜厚は、20nmとなっている。なお、リセス部の深さ20nmと、SiN膜の膜厚20nmが等しいため、リセス部の底面を被覆するSiN膜の表面と、リセス部以外のAlGaN層の表面は、同じレベルに位置している。
ゲート電極8を、例えば、Ni20nm,Au200nmを蒸着、リフトオフして形成する。その際、リセス部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極8は、(2.0μm−2×20nm)に相当するゲート長を有する。
なお、リフトオフにより形成される電極の幅は、リセス部の幅より広く、ドレイン電極7側では、合計厚さ(200nm+20nm)のSiN膜で被覆されている、リセス部以外のAlGaN層の表面を一部被覆している。SiN膜を介して、このリセス部以外のAlGaN層の表面上を覆う部分は、フィールドプレート電極とし機能する。このフィールドプレート電極部分は、リセス部からドレイン電極7側に、5μm張り出している。
また、リセス部のドレイン電極7側の端から、第3の窒化物半導体層5のゲート電極側の端までの幅は、12μmに選択している。第3の窒化物半導体層5自体の幅は、100μmに選択している。
リセス部の底面において、ゲート電極8の直下のAlGaN層の厚さと、ゲート長の比率は、(2.0μm−2×20nm)/10nmである。
対比のため、図5に例示する、従来構造のMIS型ノーマリ・オフ・トランジスタと、図6に例示する、従来構造のP+ゲート・ノーマリ・オフ・トランジスタを、以下の手順で作製する。
図5に例示する、従来構造のMIS型ノーマリ・オフ・トランジスタは、上記の第1の実施形態の電界効果トランジスタに対して、次の点を変更した構造としている。ドレイン電極部を、第2の窒化物半導体層4のAlGaN層の表面に、ソース電極6と同じ構成のオーミック電極を形成して、ドレイン電極7として利用している。
具体的には、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層の形成ステップを省いている。また、ソース電極6を形成する工程において、ドレイン電極7も併せて形成する。その際、リセス部のドレイン電極7側の端から、ドレイン電極7のゲート電極8側の端までの幅は、12μmに選択している。
図6に例示する、従来構造のP+ゲート・ノーマリ・オフ・トランジスタは、上記の第1の実施形態の電界効果トランジスタに対して、次の点を変更した構造としている。ドレイン電極部を、第2の窒化物半導体層4のAlGaN層の表面に、ソース電極6と同じ構成のオーミック電極を形成して、ドレイン電極7として利用している。一方、ゲート部分の構造は、第2の窒化物半導体層4として、Al0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのAlGaN層を利用し、その表面にP+ゲート構造を作製している。
具体的には、第2の窒化物半導体層4上に、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層を形成する。このp+−AlGaN層をエッチング加工して、リセス部に相当する位置に、幅2.0μmのP+ゲート部を作製する。すなわち、幅2.0μmのレジスト・マスクを利用し、それ以外の領域のp+−AlGaN層をエッチング除去する。このp+−AlGaN層の選択的エッチングには、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを利用する。
露呈されたAlGaN層の表面に形成するソース電極6、ドレイン電極7として、Ti、Al金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
幅2.0μmのP+ゲート部(p+−AlGaN層)の表面に形成するゲート電極8として、Ni、Au金属を蒸着、リフトオフ工程を用いて形成する。このゲート電極8も、窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
その後、ソース電極6とドレイン電極7とで挟まれる領域に、プラズマCVD法によりSiN膜200nmを形成する。この厚さ200nmのSiN膜は、露呈されているAlGaN層の表面を被覆する、保護絶縁膜として機能する。
その際、P+ゲート部のドレイン電極7側の端から、ドレイン電極7のゲート電極8側の端までの幅は、12μmに選択している。
ゲート電極8の直下のAlGaN層の厚さと、P+ゲート部のゲート長の比率は、(2.0μm)/30nmである。
ドレイン電極7に、正のドレイン電圧Vds=20Vを印加し、ゲート電極8に、正のゲート電圧Vgs=VT+5Vを印加し、「ON状態」となっている場合における、各トランジスタの第2の窒化物半導体層4、第1の窒化物半導体層3中に存在する電子、正孔の分布を、図4、図5、図6中に模式的に示す。
図5に示す、従来構造のMIS型ノーマリ・オフ・トランジスタの場合、「ON状態」では、第2の窒化物半導体層4と第1の窒化物半導体層3の界面に電子が蓄積されている。
図4に示す第1の実施形態の電界効果トランジスタの場合、「ON状態」では、第2の窒化物半導体層4と第1の窒化物半導体層3の界面に電子が蓄積されている。また、ドレイン電極7側の第3の窒化物半導体層5(p+AlGaN層)から、第2の窒化物半導体層4へと、正孔が拡散により注入されている。さらに、第2の窒化物半導体層4を超えて、第1の窒化物半導体層3中への拡散した正孔は、第2の窒化物半導体層4と第1の窒化物半導体層3の界面に近接した、第1の窒化物半導体層3中の領域に分布する。第1の窒化物半導体層3内の正孔濃度の分布は、ゲート電極8直下のチャネル領域、ならびに、ソース電極6側では、正孔濃度は、0となっている。ゲート電極8のドレイン電極7側の端から、ドレイン電極7側の第3の窒化物半導体層5(p+AlGaN層)の直下までの領域に、正孔は分布している。
図5に示す、従来構造のMIS型ノーマリ・オフ・トランジスタと比較すると、第1の実施形態の電界効果トランジスタでは、拡散によって、注入された正孔に対応するように、拡散によって電子の注入がなされる結果、第2の窒化物半導体層4と第1の窒化物半導体層3の界面に蓄積される電子の量が増加している。
図6に示す、従来構造のP+ゲート・ノーマリ・オフ・トランジスタの場合、「ON状態」では、P+ゲート部の直下では、p+AlGaN層/AlGaN層/GaN層からなるP+In-接合またはP+n-接合は、順方向にバイアスされる。その結果、p+AlGaN層(P+ゲート部)から、AlGaN層(第2の窒化物半導体層4)を超えて、GaN層(第1の窒化物半導体層3)中へと拡散した正孔は、第2の窒化物半導体層4と第1の窒化物半導体層3の界面に近接した、第1の窒化物半導体層3中の領域に分布する。第1の窒化物半導体層3内の正孔濃度の分布は、ゲート電極8直下のチャネル領域と、そのソース電極6側に集中している。一方、ゲート電極8のドレイン電極7側の端から、ドレイン電極7の直下までの領域では、正孔濃度は、0となっている。
図5に示す、従来構造のMIS型ノーマリ・オフ・トランジスタと比較すると、図6に示す、従来構造のP+ゲート・ノーマリ・オフ・トランジスタでは、拡散によって、注入された正孔に対応するように、拡散によって電子の注入がなされる結果、第2の窒化物半導体層4と第1の窒化物半導体層3の界面に蓄積される電子の量が増加している。
図7に、図4、図5、図6に示す三種のノーマリ・オフ・トランジスタについて、ドレイン電極7に、正のドレイン電圧Vds=20Vを印加する条件で、測定されるドレイン電流−ゲート電圧(Id−Vgs)特性を対比して示す。
図4に示す第1の実施形態の電界効果トランジスタと、図5に示す従来構造のMIS型ノーマリ・オフ・トランジスタは、ともに、MIS構造のゲート電極を採用しており、その閾値電圧VTは、ともに、VT≒3Vとなっている。一方、図6に示す従来構造のP+ゲート・ノーマリ・オフ・トランジスタでは、P+ゲートを採用しているため、その閾値電圧VTは、VT≒1.8Vとなっている。
図4に示す第1の実施形態の電界効果トランジスタと、図5に示す従来構造のMIS型ノーマリ・オフ・トランジスタは、ともに、ゲート電圧Vgs=10Vの条件で動作でき、その際、ドレイン電流密度Id/Wgateは、それぞれ、Id/Wgate≒0.40A/mm、Id/Wgate≒0.20A/mmである。一方、図6に示す従来構造のP+ゲート・ノーマリ・オフ・トランジスタでは、ゲートリーク電流の上昇のため、ゲート電圧Vgs=7V以下の範囲でしか、良好な動作しない。その際、ゲート電圧Vgs=7Vにおける、ドレイン電流密度Id/Wgateは、Id/Wgate≒0.29A/mmである。
図4に示す第1の実施形態の電界効果トランジスタと、図6に示す従来構造のP+ゲート・ノーマリ・オフ・トランジスタでは、「ON状態」では、p+AlGaN層/AlGaN層/GaN層からなるP+In-接合またはP+n-接合に順方向のバイアスが印加される構造を採用することで、チャネル層のGaN層中に正孔が注入され、注入された正孔によってドレイン電流に寄与する電子が誘起され、ドレイン電流密度が上昇している。そのドレイン電流密度は、ノーマリ・オンの従来型高周波デバイスのドレイン電流密度と遜色の無い値である。
一方、図5に示す従来構造のMIS型ノーマリ・オフ・トランジスタでは、チャネル層のGaN層中への正孔注入はなされていないので、ドレイン電流密度は相対的に低くなっている。そのドレイン電流密度は、ノーマリ・オンの従来型高周波デバイスのドレイン電流密度と比較して、低くなっている。
図8に、図4、図5、図6に示す三種のノーマリ・オフ・トランジスタについて、ドレイン電極7に、正のドレイン電圧Vds=20Vを印加する条件で、測定されるゲート電流−ゲート電圧(Ig−Vgs)特性を対比して示す。
図4に示す第1の実施形態の電界効果トランジスタと、図5に示す従来構造のMIS型ノーマリ・オフ・トランジスタは、ともに、MIS構造のゲート電極を採用しており、ゲート電圧Vgs=10V以下の範囲では、ゲート電流密度I8/Wgateは、I8/Wgate<10-9 A/mmの範囲である。一方、図6に示す従来構造のP+ゲート・ノーマリ・オフ・トランジスタでは、P+ゲートを採用しているため、p+AlGaN層/AlGaN層/GaN層からなるP+In-接合またはP+n-接合に順方向のバイアスが印加され、ゲート電圧Vgsがその閾値電圧VTを超えると、ゲート電流密度I8/Wgateが上昇を示す。ゲート電圧Vgsが8V付近で、デバイス安定動作の目安である、ゲート電流密度I8/Wgateの水準10-3A/mmに達している。
図4に示す第1の実施形態の電界効果トランジスタの構造は、電力制御用デバイスに要求される、高ドレイン電流密度、正のゲート電圧Vgs=10V印加時の低ゲート電流密度の二つの要件をともに満足すると判断される。
第1の実施形態の電界効果トランジスタでは、基板として、高抵抗の(111)面Si基板を用いて、その上に、(0001)面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、(0001)面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の(111)面Si基板に代えて、サファイア基板、SiC基板、ZnO基板等を利用することができる。
また、基板上に成長する核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層を1000nm形成し、このAlNバッファ層とAlGaN/GaN周期層を、緩衝層2として利用している。それに代えて、核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層の平均Al組成と等しいAl組成のAlGaN単層を1000nm形成し、このAlNバッファ層とAlGaN単層を、緩衝層2として利用することもできる。
(第2の実施形態)
図9は、第2の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第2の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
図9は、第2の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第2の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
基板1として、高抵抗Si基板を用いている。例えば、(111)面Si基板上に、(0001)面成長した、緩衝層2、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5を順次エピタキシャル成長により形成する。
(111)面Si基板上に、例えば、核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層を1000nm形成し、このAlNバッファ層とAlGaN/GaN周期層を、緩衝層2として利用する。AlGaN/GaN周期層上に、第1の窒化物半導体層3として、膜厚1000nmのGaN層、第2の窒化物半導体層4として、Al0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのAlGaN層を形成する。さらに、第3の窒化物半導体層5として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層を形成する。このp+−AlGaN層中に、添加されるZn濃度は、1019cm-3に選択する。
ドレイン電極領域をレジストでカバーして、それ以外の領域の第3の窒化物半導体層5をエッチング除去する。このp+−AlGaN層の選択的エッチングには、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを利用する。
露呈されたAlGaN層の表面に形成するソース電極6として、Ti、Al金属を蒸着、リフトオフ工程を用いて形成する。p+−AlGaN層の表面に形成するドレイン電極7として、Ni、Au金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ1μmのレジスト膜をマスクとして、加速電圧:100kV,注入密度:2×1014 cm-2を選択している。素子分離の後、プラズマCVD法によりSiN膜200nmを形成する。このSiN膜に、開口部を形成する。SiN膜を、開口幅2.0μmで六フッ化イオウ(SF6)ガスを主成分としたICPプラズマを用いて除去する。本第2の実施形態では、このSiN膜の開口部に露呈しているAlGaN層の表面から、フッ素(F)を拡散させ、フッ素拡散領域を形成している。
例えば、アイ・イ・イ・イ エレクトロン・デバイス・レターズ2005年第26巻435ページ(IEEE Electron Device Letters, Vol.26, p.435 (2005))に記載の条件に従って、四フッ化炭素(CF4)ガスを用いたプラズマ中に、開口部に露呈しているAlGaN層を2分30秒間曝露させる。この処理によって、開口部に露呈しているAlGaN層の表面から、拡散深さ60nmの範囲まで、フッ素原子の拡散が進行する。表面から導入されるフッ素原子の濃度は、表面濃度は、5×1019 cm-3に相当し、この領域全体に導入されるフッ素原子の面密度は、1×1015 cm-2に選択されている。従って、フッ素拡散領域では、導入されたフッ素原子により、第1の窒化物半導体層/第2の窒化物半導体層の界面に発生する正の分極電荷が打ち消される。
その後、ゲート絶縁膜として、例えば、プラズマCVD法によりSiN膜を20nm形成する。開口部に露呈しているAlGaN層の表面、ならびに、SiN膜の開口部側壁を被覆する、SiN膜の膜厚は、20nmとなっている。
ゲート電極8を、例えば、Ni20nm,Au200nmを蒸着、リフトオフして形成する。その際、開口部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極8は、(2.0μm−2×20nm)に相当するゲート長を有する。
なお、リフトオフにより形成される電極の幅は、開口部の幅より広く、ドレイン電極7側では、合計厚さ(200nm+20nm)のSiN膜で被覆されている、開口部以外のAlGaN層の表面を一部被覆している。SiN膜を介して、この開口部以外のAlGaN層の表面上を覆う部分は、フィールドプレート電極とし機能する。このフィールドプレート電極部分は、開口部からドレイン電極7側に、5μm張り出している。
また、開口部のドレイン電極7側の端から、第3の窒化物半導体層5のゲート電極側の端までの幅は、12μmに選択している。第3の窒化物半導体層5自体の幅は、100μmに選択している。
リセス部の底面において、ゲート電極8の直下のAlGaN層の厚さと、ゲート長の比率は、(2.0μm−2×20nm)/10nmである。
ゲート電極8直下においては、ゲート電極/絶縁膜/i型AlGaN領域/AlGaN層/GaN層の積層構造が形成されている。その結果、ゲート電極8に、ゲート電圧Vgs=0Vを印加した状態では、「OFF状態」となっている。ゲート部は、MIS構造で構成されている。
第2の実施形態の電界効果トランジスタにおいても、ドレイン電極7に、正のドレイン電圧Vds=20Vを印加する条件で、測定されるゲート電流−ゲート電圧(Ig−Vgs)特性は、第1の実施形態の電界効果トランジスタと実質的に同様なものとなる。また、ドレイン電極7に、正のドレイン電圧Vds=20Vを印加する条件で、測定されるドレイン電流−ゲート電圧(Id−Vgs)特性に関しても、第2の実施形態の電界効果トランジスタの性能は、第1の実施形態の電界効果トランジスタの性能と、実質的に同様なものとなる。
図4に示す第1の実施形態の電界効果トランジスタの構造と同様に、図9に示す第2の実施形態の電界効果トランジスタの構造も、電力制御用デバイスに要求される、高ドレイン電流密度、正のゲート電圧Vgs=10V印加時の低ゲート電流密度の二つの要件をともに満足すると判断される。
第2の実施形態の電界効果トランジスタでは、基板として、高抵抗の(111)面Si基板を用いて、その上に、(0001)面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、(0001)面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の(111)面Si基板に代えて、サファイア基板、SiC基板、ZnO基板等を利用することができる。
(第3の実施形態)
図10は、第3の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第3の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
図10は、第3の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第3の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
基板1として、高抵抗SiC基板を用いている。例えば、(0001)面SiC基板上に、(0001)面成長した、緩衝層2、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5を順次エピタキシャル成長により形成する。
(0001)面SiC基板上に、例えば、核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層を1000nmを形成し、このAlNバッファ層とAlGaN/GaN周期層を、緩衝層2として利用する。AlGaN/GaN周期層上に、第1の窒化物半導体層3として、膜厚1000nmのGaN層、第2の窒化物半導体層4として、Al0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのAlGaN層を形成する。さらに、第3の窒化物半導体層5として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層を形成する。このp+−AlGaN層中に、添加されるZn濃度は、1019cm-3に選択する。
ドレイン電極領域をレジストでカバーして、それ以外の領域の第3の窒化物半導体層5をエッチング除去する。このp+−AlGaN層の選択的エッチングには、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを利用する。
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ1μmのレジスト膜をマスクとして、加速電圧:100kV,注入密度:5×1014 cm-2を選択している。素子分離の後、プラズマCVD法によりSiN膜200nmを形成する。このSiN膜に、開口部を形成する。SiN膜を、開口幅2.0μmで六フッ化イオウ(SF6)ガスを主成分としたICPプラズマを用いて除去する。
本第3の実施形態では、このSiN膜の開口部に露呈しているAlGaN層の表面に、選択成長により、アンドープGaNを10nm成長している。従って、この開口部においては、アンドープGaN層/AlGaN層/GaN層の積層構造が形成される。
さらに、選択成長用マスクとして利用したSiN膜を、BHF処理により除去する。露呈されたAlGaN層の表面に形成するソース電極6として、Ti、Al金属を蒸着、リフトオフ工程を用いて形成する。p+−AlGaN層の表面に形成するドレイン電極7として、Ni、Au金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
その後、ゲート絶縁膜として、例えば、プラズマCVD法によりSiN膜を20nm形成する。
ゲート電極8を、例えば、Ni20nm,Au200nmを蒸着、リフトオフして形成する。
なお、リフトオフにより形成されるゲート電極8の幅は、選択成長されたアンドープGaN層の幅より広く、アンドープGaN層に近接するAlGaN層の表面を一部被覆している。SiN膜を介して、このアンドープGaN層以外のAlGaN層の表面上を覆う部分は、フィールドプレート電極とし機能する。このフィールドプレート電極部分は、開口部からドレイン電極7側に、5μm張り出している。
また、開口部のドレイン電極7側の端から、第3の窒化物半導体層5のゲート電極側の端までの幅は、12μmに選択している。第3の窒化物半導体層5自体の幅は、100μmに選択している。
ゲート電極8直下においては、ゲート電極/絶縁膜/GaN層/AlGaN層/GaN層の積層構造が形成されている。その際、GaN層/AlGaN層の界面、ならびに、AlGaN層/GaN層の界面には、分極効果に起因して、それぞれ、σp(GaN/AlGaN)とσp(AGaN/GaN)の界面電荷が生成する。AlGaN層の膜厚を30nmに選択する際、格子不整合に起因して、AlGaN層のみに引っ張り歪が存在する状態となる。その結果、界面電荷の和、{σp(GaN/AlGaN)+σp(AGaN/GaN)}は、実質的に、{σp(GaN/AlGaN)+σp(AGaN/GaN)}≒0となっている。その結果、第3の実施形態の電界効果トランジスタにおいても、ゲート電極8に、ゲート電圧Vgs=0Vを印加した状態では、「OFF状態」となっている。ゲート部は、MIS構造で構成されている。
第3の実施形態の電界効果トランジスタにおいても、ドレイン電極7に、正のドレイン電圧Vds=20Vを印加する条件で、測定されるゲート電流−ゲート電圧(Ig−Vgs)特性は、第1の実施形態の電界効果トランジスタと実質的に同様なものとなる。また、ドレイン電極7に、正のドレイン電圧Vds=20Vを印加する条件で、測定されるドレイン電流−ゲート電圧(Id−Vgs)特性に関しても、第3の実施形態の電界効果トランジスタの性能は、第1の実施形態の電界効果トランジスタの性能と、実質的に同様なものとなる。
図4に示す第1の実施形態の電界効果トランジスタの構造と同様に、図10に示す第3の実施形態の電界効果トランジスタの構造も、電力制御用デバイスに要求される、高ドレイン電流密度、正のゲート電圧Vgs=10V印加時の低ゲート電流密度の二つの要件をともに満足すると判断される。
第3の実施形態の電界効果トランジスタでは、基板として、高抵抗の(0001)面SiC基板を用いて、その上に、(0001)面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、(0001)面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の(0001)面SiC基板に代えて、サファイア基板、Si基板、ZnO基板等を利用することができる。
(第2の形態)
以下に、本発明の第2の形態の電界効果トランジスタの構造と、その動作原理を説明する。
以下に、本発明の第2の形態の電界効果トランジスタの構造と、その動作原理を説明する。
図11の(a)は、本発明の第2の形態の電界効果トランジスタの構造の一例を模式的に示す、平面図であり、図11の(b)は、そのドレイン電極部分を、破線で示す部位にて、切断して、その切断面側から観察する際、観測される構造を模式的に示す断面図である。
基板1上に、膜厚t2の緩衝層2、チャネル層として、膜厚t3の第1の窒化物半導体層3、電子供給層として、膜厚t4の第2の窒化物半導体層4、ならびに、P型の伝導性を有する、膜厚t5の第3の窒化物半導体層5が、順次成長されている。ドレイン領域以外では、第3の窒化物半導体層5は、エッチング除去され、第2の窒化物半導体層4の表面が露出されている。ドレイン領域では、第3の窒化物半導体層5は、ストライプ状にエッチング加工されており、ストライプ状の第3の窒化物半導体層5の間に、第2の窒化物半導体層4の表面が露出されている部分が存在している。
電子供給層の第2の窒化物半導体層4の表面に、ソース電極6が形成されている。一方、ドレイン領域では、ストライプ状の第3の窒化物半導体層5の表面、ならびに、その間に露呈している第2の窒化物半導体層4の表面に、ドレイン電極7が形成されている。ソース電極6は、第2の窒化物半導体層4とオーミック接合を形成している。一方、ドレイン電極7は、ストライプ状の第3の窒化物半導体層5とオーミック接合を形成している。また、その間に露呈している第2の窒化物半導体層4に対しては、ドレイン電極7は、ショットキー接合を形成している。ソース電極6とドレイン電極7とで挟まれる領域に、ゲート電極8が設けられている。
電子供給層の第2の窒化物半導体層4の表面に、ゲート電極8を形成するリセス部が形成されている。このリセス部が形成された、第2の窒化物半導体層4の表面は、絶縁膜9で被覆されており、リセス部に絶縁膜9を介して、ゲート電極8が埋め込まれる形状で形成されている。このゲート電極8は、ゲート長Lgate-8とされ、その直下には、ゲート電極8/絶縁膜9/第2の窒化物半導体層4により、MIS構造が構成されている
絶縁膜9の膜厚は、第2の窒化物半導体層4の表面とリセス部の底部分では、膜厚t9であり、リセス部の側壁を被覆している部分では、膜厚t9-wellである。
絶縁膜9の膜厚は、第2の窒化物半導体層4の表面とリセス部の底部分では、膜厚t9であり、リセス部の側壁を被覆している部分では、膜厚t9-wellである。
リセス部の深さdrecessは、絶縁膜9の膜厚t9よりも、大きく選択することができる。また、絶縁膜9の膜厚t9を、リセス部の深さdrecessよりも厚く選択することもできる。
また、リセス部の幅Wrecessは、リセス部の側壁面の絶縁膜の膜厚t9-wellと、ゲート電極8のゲート長Lgate-8に対して、Wrecess=Lgate-8+2×t9-wellの条件を満たすように設定される。
リセス部の直下のチャネル領域では、第2の窒化物半導体層4の膜厚は、リセス部の形成に伴いエッチングされ、薄くなっている。リセス部直下の第2の窒化物半導体層4の膜厚t4-recessは、リセス部の深さdrecessを応じて、t4-recess=t4−drecessになっている。
ゲート電極8の直下のチャネル領域では、ゲート電極8/絶縁膜9/膜厚t4-recessの第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造となっている。ゲート電極8に印加されるゲート電圧Vgsを、Vgs=0Vとした際、このチャネル領域には、キャリア(電子)が存在しない状態とされている。すなわち、閾値電圧VTは、VT>0Vとなっている。
ゲート電極8/絶縁膜9の界面では、ゲート電極8のうち、絶縁膜9の表面に接する金属材料Mgateの仕事関数eψ(Mgate)eVと、絶縁膜9の表面の絶縁材料Ifrontの電子親和力eχ(Ifront)eVとの差、(eψ(Mgate))eVに相当する、障壁ΦM/Iが生成する。絶縁膜9/第2の窒化物半導体層4の界面では、絶縁膜9の裏面の絶縁材料Irearの電子親和力eχ(Irear)eVと、第2の窒化物半導体層4の電子親和力eχ(S2)との差、(eχ(S2)−eχ(Irear))eVに相当する、障壁ΦI/S)が生成する。
また、第2の窒化物半導体層4/第1の窒化物半導体層3の界面では、第2の窒化物半導体と第1の窒化物半導体との伝導帯エネルギー差によるバンド不連続ΔEc(S2/S1)が存在している。また、価電子帯エネルギー差によるバンド不連続ΔEv(S2/S1)が存在している。
「ON状態」となった際には、第2の窒化物半導体層4/第1の窒化物半導体層3の界面では、バンド不連続ΔEc(S2/S1)に相当するエネルギー障壁を利用して、キャリア(電子)が蓄積される。その際、バンド不連続ΔEc(S2/S1)>2kTとなるように、第2の窒化物半導体層4/第1の窒化物半導体層の材料を選択することが好ましい。
Vgs=0Vとした際、このチャネル領域には、キャリア(電子)が存在しない状態であるので、ゲート電極8直下の膜厚t4-recessの第2の窒化物半導体層4、ならびに、第1の窒化物半導体層3の表面側は、空乏化している。また、第2の窒化物半導体層4/第1の窒化物半導体層3のヘテロ接合界面は、キャリア(電子)は蓄積されていない。その場合、第1の窒化物半導体層3の表面側の空乏化している領域の膜厚t3g-scは、t3≧t3g-scとなる。
第2の窒化物半導体層4は、アンドープあるいは、n型不純物(ドナー)を添加しており、含まれるn型不純物(ドナー)濃度を、ND(S2)cm-3とすると、空乏化した際、イオン化したn型不純物(ドナー)に起因する空間電荷の面密度は、ND(S2)・t4-recesscm-2となる。第1の窒化物半導体層3は、アンドープであり、含まれる残留n型不純物(ドナー)濃度を、ND(S1)cm-3とすると、膜厚t3g-scが空乏化した際、イオン化したn型不純物(ドナー)に起因する空間電荷の面密度は、ND(S1)・t3g-sccm-2となる。
Vgs=0Vとした際、第2の窒化物半導体層4、第1の窒化物半導体層3中の空乏化部分は、空間電荷に起因するバンド・ベンド(曲がり)を示す。その結果、膜厚t4-recessの第2の窒化物半導体層4中に、伝導帯端のエネルギー・レベル差、ΔEc(S2:ND(S2)・t4-recess)と、第2の窒化物半導体層4と第1の窒化物半導体層3の間に生じる分極電界に由来するエネルギー・レベル差、ΔEcp(S1:Polarization)が生じている。第1の窒化物半導体層3の膜厚t3g-scの空乏化領域中に、伝導帯端のエネルギー・レベル差、ΔEc(S1:ND(S1)・t3g-sc)が生じている。
Vgs=0Vとした際、ゲート電極8の直下のチャネル領域における、バンド図を考慮すると、ΦM/I≧ΦI/S+ΔEc(S2:ND(S2)・t4-recess)+ΔEcp(S1:Polarization)+ΔEc(S2/S1)+ΔEc(S1:ND(S1)・t3g-sc)の関係を満すことが、ノーマリ・オフ型トランジスタを構成する際、必要である。例えば、前記条件を達成するように、第2の窒化物半導体層4と第1の窒化物半導体層を構成する窒化物半導体材料の組み合わせ、(ND(S2)、t4-recess)の組み合わせ、(ND(S1)、t3g-sc)の組み合わせを適宜選択する。
「ON状態」とするためには、第1の窒化物半導体層3中に存在する空乏化領域を消失させることが可能な、正のゲート電圧Vgsをゲート電極8に印加する必要がある。従って、「OFF状態」から「ON状態」へと移行させる、閾値電圧VTは、少なくとも、VT>ΔEc(S1:ND(S1)・t3g-sc)/q>0V(但し、qは、電子の電荷量(単位電荷)を表す)となる。
ドレイン電極7の直下において、ストライプ状の第3の窒化物半導体層5が存在する領域では、ドレイン電極7/P型の伝導性を有する第3の窒化物半導体層5/第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造が形成されている。一方、第2の半導体層4の表面が露呈している領域では、ドレイン電極7/第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造が形成されている。
図12の(a)は、ドレイン電極7の直下において、ストライプ状の第3の窒化物半導体層5が存在する領域のバンド・ダイアグラムを模式的に示す。図12の(b)は、ドレイン電極7の直下において、第2の半導体層4の表面が露呈している領域のバンド・ダイアグラムを模式的に示す。
P型の伝導性を有する第3の窒化物半導体層5は、p型不純物(アクセプタ)が高濃度で添加されており、p+層として機能する。ドレイン電極7/P型の伝導性を有する第3の窒化物半導体層5の間では、オーミック性接触が達成されている。この界面では、ドレイン電極7のうち、第3の窒化物半導体層5に接する金属材料Mohmicの仕事関数eψ(Mohmic)eVと、第3の窒化物半導体層5の電子親和力eχ(S3)eVとの差、(eψ(Mohmic)−eχ(S3))eVに相当する、障壁ΦM/S3が生成する。この障壁ΦM/S3に起因して、p+層の界面に形成される空乏化領域の厚さは、極めて薄い。そのため、空乏化領域をトンネリングして、p+層中からドレイン電極7へと電子は、速やかに放出され、見かけ上、ドレイン電極7からP型の伝導性を有する第3の窒化物半導体層5へと正孔が注入される。
P型の伝導性を有する第3の窒化物半導体層5/第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造部分は、P+In-接合またはP+n-接合を構成する。その際、P+In-接合またはP+n-接合では、P+層における、伝導帯端エネルギーEc(P+)とフェルミ・レベル・エンルギーEfの差違(Ec(P+)−Ef)と、n-層における、伝導帯端エネルギーEc(n-)とフェルミ・レベル・エンルギーEfの差違(Ec(n-)−Ef)との間に差違ある。従って、P+In-接合またはP+n-接合には、{(Ec(P+)−Ef)−(Ec(n-)−Ef)}に相当するビルト・イン・ポテンシャルeVbuilt-inが生成されている。そのため、第2の窒化物半導体層4中に含まれるn型不純物(ドナー)はイオン化している。すなわち、この第2の窒化物半導体層4は、空乏化している。その際、第2の窒化物半導体層4/第1の窒化物半導体層3の界面には、バンド不連続ΔEc(S2/S1)が存在しているため、キャリア(電子)が発生した際には、この界面に電子が蓄積される。
ドレイン電極7に印加されるドレイン電圧Vdsが、正の電圧である場合、P+In-接合(P+n-接合)は、順方向にバイアスされた状態となり、第2の窒化物半導体層4に対して、正孔の拡散と、電子の拡散が起こる。すなわち、P+層である、P型の伝導性を有する第3の窒化物半導体層5から、In-領域である第2の窒化物半導体層4/第1の窒化物半導体層3に向かって、正孔が拡散する。同時に、第1の窒化物半導体層3中から、第2の窒化物半導体層4/第1の窒化物半導体層3の界面に、さらには、その界面のバンド不連続ΔEc(S2/S1)を超えて、第2の窒化物半導体層4へと電子が拡散する。
このP+In-接合(P+n-接合)に順方向バイアスが印加され、第3の窒化物半導体層5の伝導帯端Ec(S3)と、第1の窒化物半導体層3の伝導帯端Ec(S1)との間のエネルギー差がkTに達すると、このP+In-接合(P+n-接合)には大きな順方向電流が流れる。すなわち、P+In-接合(P+n-接合)に印加される順方向バイアス、VPIN-forwardが、第3の窒化物半導体層5のバンド・ギャップ・エネルギーEg(S3)に対して、Eg(S3)−q・VPIN-forward≦kTの条件を満たすと、大きな順方向電流が流れる。換言すると、P+In-接合(P+n-接合)に大きな順方向電流を流すためには、P+In-接合(P+n-接合)に印加される順方向バイアス、VPIN-forwardを、q・VPIN-forward≧(Eg(S3)−kT)とすることが必要である。ドレイン電圧Vdsに対して、P+In-接合(P+n-接合)に印加される順方向バイアス、VPIN-forwardは、Vds>VPIN-forwardとなっている。従って、P+In-接合(P+n-接合)に大きな順方向電流を流すためには、ドレイン電圧Vdsを、q・Vds>(Eg(S3)−kT)とすることが必要である。
一方、第2の窒化物半導体層4は、アンドープあるいは、n型不純物(ドナー)を添加しており、i層またはn-層として機能する。そのため、ドレイン電極7/第2の窒化物半導体層4の間では、オーミック性接触は達成されず、ショットキー接合となっている。この界面では、ドレイン電極7のうち、第3の窒化物半導体層5に接する金属材料Mohmicの仕事関数eψ(Mohmic)eVと、第2の窒化物半導体層4の電子親和力eχ(S2)eVとの差、(eψ(Mohmic)−eχ(S2))eVに相当する、障壁ΦM/S2が生成する。
ドレイン電極7に印加されるドレイン電圧Vdsが、正の電圧である場合、このドレイン電極7/第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造からなるショットキー接合は、順方向にバイアスされた状態となる。このショットキー接合に印加される順方向バイアスVMES(Mohmic/S3)が、障壁ΦM/S2に対して、{ΦM/S2−q・VMES(Mohmic/S3)}≦kTの条件を満たすと、大きな順方向電流が流れる。ドレイン電圧Vdsに対して、このショットキー接合に印加される順方向バイアスVMES(Mohmic/S3)は、Vds>VMES(Mohmic/S3)となっている。従って、ドレイン電圧Vdsを、q・Vds>q・VMES(Mohmic/S3)≧(ΦM/S2−kT)とすると、このショットキー接合に、大きな順方向電流を流すことが可能である。
勿論、第2の窒化物半導体層4のバンド・ギャップ・エネルギーEg(S2)に対して、障壁ΦM/S4は、Eg(S2)>ΦM/S2となっている。従って、例えば、第2の窒化物半導体層4のバンド・ギャップ・エネルギーEg(S2)と第3の窒化物半導体層5のバンド・ギャップ・エネルギーEg(S3)が等しい場合、Eg(S3)=Eg(S2)>ΦM/S2となる。
従って、本発明の第2の形態の電界効果トランジスタにおいては、ゲート電極8に印加するゲート電圧Vgsを、正の閾値電圧VTよりも高くする(Vgs>VT>0V)と、「ON状態」となるが、ドレイン電圧Vdsが、q・Vds>(ΦM/S2−kT)の条件を満たさない範囲では、ドレイン電流Idは、低い水準となる。一方、ドレイン電圧Vdsが、q・Vds>(ΦM/S2−kT)の条件を満たすと、ドレイン電圧Vdsの上昇ともに、ドレイン電流Idも上昇する。換言すると、本発明の第2の形態の電界効果トランジスタにおいては、オフセット電圧Voff-setは、(ΦM/S2−kT)/q Vとなる。
その際、ドレイン電圧Vdsが、(Eg(S3)−kT)>q・Vds>(ΦM/S2−kT)の範囲では、「ON状態」となっている場合、主に、ドレイン電極7の直下に、第2の半導体層4の表面が露呈している領域を介して、ドレイン電流Idは流れている。ドレイン電圧Vdsが、q・Vds>(Eg(S3)−kT)>(ΦM/S2−kT)の範囲に達すると、「ON状態」となっている場合、ドレイン電極7の直下に、第2の半導体層4の表面が露呈している領域に加えて、ドレイン電極7の直下に、ストライプ状の第3の窒化物半導体層5が存在する領域を介しても、ドレイン電流Idが流れる状態となる。
なお、上述の本発明の第1の形態の電界効果トランジスタにおいては、ゲート電極8に印加するゲート電圧Vgsを、正の閾値電圧VTよりも高くする(Vgs>VT>0V)と、「ON状態」となるが、ドレイン電圧Vdsが、q・Vds>(Eg(S3)−kT)の条件を満たさない範囲では、ドレイン電流Idは、低い水準となる。換言すると、本発明の第1の形態の電界効果トランジスタにおいては、オフセット電圧Voff-setは、(Eg(S3)−kT)/q Vに相当する値となる。
本発明の第2の形態の電界効果トランジスタにおいては、ドレイン電極7の直下に、ストライプ状の第3の窒化物半導体層5が存在する領域と、ドレイン電極7の直下に、第2の半導体層4の表面が露呈している領域とを併用することで下記の効果を達成している。すなわち、ドレイン電極7の直下に、ストライプ状の第3の窒化物半導体層5が存在する領域を有することにより、本発明の第2の形態の電界効果トランジスタにおいても、上述の本発明の第1の形態の電界効果トランジスタと同様に、高いドレイン電流密度が得られる。加えて、ドレイン電極7の直下に、第2の半導体層4の表面が露呈している領域を併用することにより、本発明の第2の形態の電界効果トランジスタのオフセット電圧Voff-set((ΦM/S2−kT)/q V)は、本発明の第1の形態の電界効果トランジスタのオフセット電圧Voff-set((Eg(S3)−kT)/q V)よりも、大幅に低減される。
例えば、ドレイン電極7/第2の窒化物半導体層4の間のショットキー接合の障壁ΦM/S2(接触電位差)は、1eV程度であるが、第3の窒化物半導体層5のバンド・ギャップ・エネルギーEg(S3)は、約4eV程度となる場合には、それに伴うオフセット電圧Voff-setの相違は、顕著なものとなる。
なお、この二つの効果を十分に発揮する上では、ストライプ状の第3の窒化物半導体層5の面積の総和Stotal(S3)と、ドレイン電極7の直下に、第2の半導体層4の表面が露呈している領域の面積の総和Stotal(Mohmic/S2)の比率を、少なくとも、50/50≧Stotal(Mohmic/S2)/Stotal(S3)≧10/70の範囲に選択することが好ましい。
次に、具体例を用いて、本発明の第2の形態の電界効果トランジスタの構造を説明する。
(第4の実施形態)
図13は、第4の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第4の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
図13は、第4の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第4の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
基板1として、高抵抗SiC基板を用いている。例えば、(0001)面SiC基板上に、(0001)面成長した、緩衝層2、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5を順次エピタキシャル成長により形成する。
(0001)面SiC基板上に、例えば、核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層を1000nmを形成し、このAlNバッファ層とAlGaN/GaN周期層を、緩衝層2として利用する。AlGaN/GaN周期層上に、第1の窒化物半導体層3として、膜厚1000nmのGaN層、第2の窒化物半導体層4として、Al0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのAlGaN層を形成する。さらに、第3の窒化物半導体層5として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層を形成する。このp+−AlGaN層中に、添加されるZn濃度は、1019cm-3に選択する。
ドレイン電極領域をストライプ状のレジストでカバーして、それ以外の領域の第3の窒化物半導体層5をエッチング除去する。このp+−AlGaN層の選択的エッチングには、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを利用する。なお、エッチング・マスクに利用する、ストライプ状のレジストは、ストライプ幅20μm、ストライプ長さ100μm、ストライプ間の間隙5μmとしている。また、ストライプ状のレジストの端から、ゲート電極8の形成に利用するリセス部のドレイン電極7側の端までの間隙は、12μmとしている。
露呈されたAlGaN層の表面に形成するソース電極6として、Ti、Al金属を蒸着、リフトオフ工程を用いて形成する。ストライプ状のp+−AlGaN層が形成されている、ドレイン電極領域に、ドレイン電極7として、Ni、Au金属を蒸着、リフトオフ工程を用いて形成する。このドレイン電極7は、ストライプ状のp+−AlGaN層と、その間に露呈しているAlGaN層の表面と接触している。ストライプ状のp+−AlGaN層の面積の和Stotal(S3)と、ドレイン電極7と接触しているAlGaN層の表面面積の和Stotal(Mohmic/S2)の比率は、Stotal(Mohmic/S2)/Stotal(S3)=5/20に選択している。AlGaN層の表面とソース電極6、ならびに、ストライプ状のp+−AlGaN層表面とドレイン電極7は、窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ1μmのレジスト膜をマスクとして、加速電圧:100kV,注入密度:4×1014 cm-2を選択している。素子分離の後、プラズマCVD法によりSiN膜200nmを形成する。このSiN膜に、リセス部を形成するための開口部を形成する。リセス部のSiN膜を、開口幅2.0μmで六フッ化イオウ(SF6)ガスを主成分としたICPプラズマを用いて除去する。このSiN膜の開口部に露呈しているAlGaN層を、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを用いて、20nmエッチング除去して、リセス部を形成する。従って、リセス部の直下においては、AlGaN層の厚さは、10nmとなる。
その後、ゲート絶縁膜として、例えば、プラズマCVD法によりSiN膜を20nm形成する。リセス部の側壁を被覆する、SiN膜の膜厚は、20nmとなっている。なお、リセス部の深さ20nmと、SiN膜の膜厚20nmが等しいため、リセス部の底面を被覆するSiN膜の表面と、リセス部以外のAlGaN層の表面は、同じレベルに位置している。
ゲート電極8を、例えば、Ni20nm,Au200nmを蒸着、リフトオフして形成する。その際、リセス部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極8は、(2.0μm−2×20nm)に相当するゲート長を有する。
なお、リフトオフにより形成される電極の幅は、2.0μmに選択されている。従って、リセス部以外のAlGaN層の表面は、この電極によって被覆されていない状態となっている。すなわち、リセス部のドレイン電極7側には、フィールドプレート電極に相当する構造は設けられていない。
また、リセス部のドレイン電極7側の端から、第3の窒化物半導体層5のゲート電極側の端までの幅は、12μmに選択している。第3の窒化物半導体層5自体の幅は、上記のストライプの長さ100μmに相当している。
リセス部の底面において、ゲート電極8の直下のAlGaN層の厚さと、ゲート長の比率は、(2.0μm−2×20nm)/10nmである。
従って、第4の実施形態の電界効果トランジスタの構造を、上面から見ると、図11の(a)に例示する構造に相当している。図13の断面図に示す構造は、ストライプ状のp+−AlGaN層が存在する領域の断面構造を模式的に示すものである。なお、そのドレイン電極部分を、図11の(a)中、破線で示す部位にて、切断して、その切断面側から観察する際、観測される構造は、図11の(b)に例示する構造に相当している。
対比のため、図1に例示する構造を有する、本発明の第1の形態の電界効果トランジスタを、以下の手順で作製する。
図1に例示する構造を有する、本発明の第1の形態の電界効果トランジスタは、上記の第4の実施形態の電界効果トランジスタに対して、次の点を変更した構造となっている。ストライプ状のp+−AlGaN層に代えて、ストライプ間にAlGaN層が露呈する領域をなくし、全体が、矩形形状のp+−AlGaN層がドレイン電極領域に存在する構造となっている。この矩形形状のp+−AlGaN層のゲート電極8側の端と、ゲート電極8の形成に利用するリセス部のドレイン電極7側の端までの間隙は、12μmとしている。
また、図1に例示する構造を有する、本発明の第1の形態の電界効果トランジスタにおける、p+−AlGaN層の面積Sfull(S3)と、第4の実施形態の電界効果トランジスタにおける、ストライプ状のp+−AlGaN層の面積の和Stotal(S3)の比率は、Stotal(S3)/Sfull(S3)=20/25となっている。
ゲート電圧Vgs=8Vに設定した際、図13に示す第4の実施形態の電界効果トランジスタと、図1に示す構造の本発明の第1の形態の電界効果トランジスタについて、測定されるドレイン電流−ドレイン電圧(Id−Vds)特性を、図14に対比して示す。
p+−AlGaN/n-−AlGaN/GaNのP+In-接合(またはP+n-接合)に用いられる、Al0.20Ga0.80Nのバンド・ギャップ・エネルギーは、Eg(Al0.20Ga0.80N)≒3.8eV程度である。その際、図1に示す、本発明の第1の形態の電界効果トランジスタでは、ドレイン電極部は、p+−AlGaN/n-−AlGaN/GaNのP+In-接合(またはP+n-接合)で構成されているため、オフセット電圧Voff-setは、約4Vとなっている。
一方、Au/Ni/n-−Al0.20Ga0.80Nで構成されるショットキー接合の障壁ΦM/S2は、ΦM/S2≒1.1eV程度である。その際、第4の実施形態の電界効果トランジスタでは、第2の窒化物半導体層4のAlGaN層の表面にNi/Au電極が形成されている部分がドレイン電極部に存在するため、オフセット電圧Voff-setは、約1Vとなっている。ドレイン電圧Vdsが、Vds>4Vとなると、ドレイン電極部に存在する、p+−AlGaN/n-−AlGaN/GaNのP+In-接合(またはP+n-接合)は、順方向にバイアスされる。その際、第3の窒化物半導体層5(p+−AlGaN層)からチャネル層の第1の窒化物半導体層3(GaN層)に正孔が注入され、それに起因して、キャリア(電子)が誘起され、n-−AlGaN/GaN界面に蓄積される。その結果、ドレイン電圧Vdsが、Vds>5Vとなると、ドレイン電流密度は、0.40A/mmの水準に達している。
図13に示す第4の実施形態の電界効果トランジスタは、電力制御用デバイスに要求される、高いドレイン電流密度、正のゲート電圧10V印加時の低いゲート電流密度の二つの条件を満たしている。さらに、「ON状態」において、ドレイン電流Idの立ち上がりを示す、ドレイン電圧Vdsのオフセット電圧Voff-setは、大幅に低減されている。
第4の実施形態の電界効果トランジスタでは、基板として、高抵抗の(0001)面SiC基板を用いて、その上に、(0001)面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、(0001)面成長したIII族窒化物のエピタキシャル膜を形成でき、高抵抗な基板であれば、高抵抗の(0001)面SiC基板に代えて、サファイア基板、Si基板、ZnO基板等を利用することができる。
(第3の形態)
以下に、本発明の第3の形態の電界効果トランジスタの構造と、その動作原理を説明する。
以下に、本発明の第3の形態の電界効果トランジスタの構造と、その動作原理を説明する。
図15は、本発明の第3の形態の電界効果トランジスタの構造の一例を模式的に示す断面図である。
導電性の基板1上に、膜厚t2の緩衝層2、導電性の基板1中のキャリア(電子または正孔)に対するエネルギー障壁となるバリア層として、膜厚t12の第4の窒化物半導体層12、チャネル層として、膜厚t3の第1の窒化物半導体層3、電子供給層として、膜厚t4の第2の窒化物半導体層4、ならびに、P型の伝導性を有する、膜厚t5の第3の窒化物半導体層5が、順次成長されている。ドレイン領域以外では、第3の窒化物半導体層5は、エッチング除去され、第2の窒化物半導体層4の表面が露出されている。
電子供給層の第2の窒化物半導体層4の表面に、ソース電極6が形成され、P型の伝導性を有する第3の窒化物半導体層5の表面に、ドレイン電極7が形成されている。ソース電極6は、第2の窒化物半導体層4とオーミック接合を形成し、ドレイン電極7は、第3の窒化物半導体層5とオーミック接合を形成している。ソース電極6とドレイン電極7とで挟まれる領域に、ゲート電極8が設けられている。
電子供給層の第2の窒化物半導体層4の表面に、ゲート電極8を形成するリセス部が形成されている。このリセス部が形成された、第2の窒化物半導体層4の表面は、絶縁膜9で被覆されており、リセス部に絶縁膜9を介して、ゲート電極8が埋め込まれる形状で形成されている。このゲート電極8は、ゲート長Lgate-8とされ、その直下には、ゲート電極8/絶縁膜9/第2の窒化物半導体層4により、MIS構造が構成されている
絶縁膜9の膜厚は、第2の窒化物半導体層4の表面とリセス部の底部分では、膜厚t9であり、リセス部の側壁を被覆している部分では、膜厚t9-wellである。
絶縁膜9の膜厚は、第2の窒化物半導体層4の表面とリセス部の底部分では、膜厚t9であり、リセス部の側壁を被覆している部分では、膜厚t9-wellである。
リセス部の深さdrecessは、絶縁膜9の膜厚t9よりも、大きく選択することができる。また、絶縁膜9の膜厚t9を、リセス部の深さdrecessよりも厚く選択することもできる。
また、リセス部の幅Wrecessは、リセス部の側壁面の絶縁膜の膜厚t9-wellと、ゲート電極8のゲート長Lgate-8に対して、Wrecess=Lgate-8+2×t9-wellの条件を満たすように設定される。
リセス部の直下のチャネル領域では、第2の窒化物半導体層4の膜厚は、リセス部の形成に伴いエッチングされ、薄くなっている。リセス部直下の第2の窒化物半導体層4の膜厚t4-recessは、リセス部の深さdrecessを応じて、t4-recess=t4−drecessになっている。
ゲート電極8の直下のチャネル領域では、ゲート電極8/絶縁膜9/膜厚t4-recessの第2の窒化物半導体層4/第1の窒化物半導体層3の積層構造となっている。ゲート電極8に印加されるゲート電圧Vgsを、Vgs=0Vとした際、このチャネル領域には、キャリア(電子)が存在しない状態とされている。すなわち、閾値電圧VTは、VT>0Vとなっている。
ゲート電極8/絶縁膜9の界面では、ゲート電極8のうち、絶縁膜9の表面に接する金属材料Mgateの仕事関数eψ(Mgate)eVと、絶縁膜9の表面の絶縁材料Ifrontの電子親和力eχ(Ifront)eVとの差、(eψ(Mgate)−eχ(Ifront))eVに相当する、障壁ΦM/Iが生成する。絶縁膜9/第2の窒化物半導体層4の界面では、絶縁膜9の裏面の絶縁材料Irearの電子親和力eχ(Irear)eVと、第2の窒化物半導体層4の電子親和力eχ(S2)eVとの差、(eχ(S2)−eχ(Irear))eVに相当する、障壁ΦI/Sが生成する。
また、第2の窒化物半導体層4/第1の窒化物半導体層3の界面では、第2の窒化物半導体と第1の窒化物半導体との伝導帯エネルギー差によるバンド不連続ΔEc(S2/S1)が存在している。また、価電子帯エネルギー差によるバンド不連続ΔEv(S2/S1)が存在している。
「ON状態」となった際には、第2の窒化物半導体層4/第1の窒化物半導体層3の界面では、バンド不連続ΔEc(S2/S1)に相当するエネルギー障壁を利用して、キャリア(電子)が蓄積される。その際、バンド不連続ΔEc(S2/S1)>2kTとなるように、第2の窒化物半導体層4/第1の窒化物半導体層の材料を選択することが好ましい。
Vgs=0Vとした際、このチャネル領域には、キャリア(電子)が存在しない状態であるので、ゲート電極8直下の膜厚t4-recessの第2の窒化物半導体層4、ならびに、第1の窒化物半導体層3の表面側は、空乏化している。また、第2の窒化物半導体層4/第1の窒化物半導体層3のヘテロ接合界面は、キャリア(電子)は蓄積されていない。その場合、第1の窒化物半導体層3の表面側の空乏化している領域の膜厚t3g-scは、t3≧t3g-scとなる。
第2の窒化物半導体層4は、アンドープあるいは、n型不純物(ドナー)を添加しており、含まれるn型不純物(ドナー)濃度を、ND(S2)cm-3とすると、空乏化した際、イオン化したn型不純物(ドナー)に起因する空間電荷の面密度は、ND(S2)・t4-recesscm-2となる。第1の窒化物半導体層3は、アンドープであり、含まれる残留n型不純物(ドナー)濃度を、ND(S1)cm-3とすると、膜厚t3g-scが空乏化した際、イオン化したn型不純物(ドナー)に起因する空間電荷の面密度は、ND(S1)・t3g-sccm-2となる。
Vgs=0Vとした際、第2の窒化物半導体層4、第1の窒化物半導体層3中の空乏化部分は、空間電荷に起因するバンド・ベンド(曲がり)を示す。その結果、膜厚t4-recessの第2の窒化物半導体層4中に、伝導帯端のエネルギー・レベル差、ΔEc(S2:ND(S2)・t4-recess)と、第2の窒化物半導体層4と第1の窒化物半導体層3の間に生じる分極電界に由来するエネルギー・レベル差、ΔEcp(S1:Polarization)が生じている。第1の窒化物半導体層3の膜厚t3g-scの空乏化領域中に、伝導帯端のエネルギー・レベル差、ΔEc(S1:ND(S1)・t3g-sc)が生じている。
Vgs=0Vとした際、ゲート電極8の直下のチャネル領域における、バンド図を考慮すると、ΦM/I≧ΦI/S+ΔEc(S2:ND(S2)・t4-recess)+ΔEcp(S1:Polarization)+ΔEc(S2/S1)+ΔEc(S1:ND(S1)・t3g-sc)の関係を満すことが、ノーマリ・オフ型トランジスタを構成する際、必要である。例えば、前記条件を達成するように、第2の窒化物半導体層4と第1の窒化物半導体層3を構成する窒化物半導体材料の組み合わせ、(ND(S2)、t4-recess)の組み合わせ、(ND(S1)、t3g-sc)の組み合わせを適宜選択する。
「ON状態」とするためには、第1の窒化物半導体層3中に存在する空乏化領域を消失させることが可能な、正のゲート電圧Vgsをゲート電極8に印加する必要がある。従って、「OFF状態」から「ON状態」へと移行させる、閾値電圧VTは、少なくとも、VT>ΔEc(S1:ND(S1)・t3g-sc)/q>0V(但し、qは、電子の電荷量(単位電荷)を表す)となる。
一方、導電性の基板1の裏面には、導電性の基板1とオーミック接触している裏面電極が形成されている。この裏面電極は、ソース電極6と電気的に接続され同電位となっている。従って、導電性の基板1と、ドレイン電極7との間にも、ドレイン電圧Vdsに相当するバイアスが印加される。
導電性の基板1が、n型導電性の基板である際には、第4の窒化物半導体層12は、導電性の基板1中のキャリア(電子)に対するエネルギー障壁となるバリア層として機能する。
緩衝層2、ならびに、チャネル層の第1の窒化物半導体層3は、n-型の窒化物半導体からなる層とする際、ドレイン電極7に、正のドレイン電圧Vdsを印加すると、チャネル層の第1の窒化物半導体層3と、ソース電極6間には、正のバイアスが印加される状態となる。従って、チャネル層の第1の窒化物半導体層3と、n型導電性の電極1の間にも、正のバイアスが印加される状態となる。電子に対するエネルギー障壁として機能するバリア層である、第4の窒化物半導体層12には、例えば、p型不純物を高い濃度でドーピングされている、p型導電性を示す窒化物半導体からなる層を採用する。その際、第1の窒化物半導体層3/第4の窒化物半導体層12/第1の窒化物半導体層3/基板は、n-層/p+層/n-層/n+基板の構造を形成するため、n型導電性の基板1から第1の窒化物半導体層3への電子の注入は防止される。
すなわち、p+層/n-層/n+基板のp+n-接合では、p+層における、伝導帯端エネルギーEc(p+)とフェルミ・レベル・エンルギーEfの差違(Ec(p+)−Ef)と、n-層における、伝導帯端エネルギーEc(n-)とフェルミ・レベル・エンルギーEfの差違(Ec(n-)−Ef)との間に差違ある。従って、p+n-接合には、{(Ec(p+)−Ef)−(Ec(n-)−Ef)}に相当するビルト・イン・ポテンシャルeVbuilt-in(p+/n-)が生成されている。また、n-層/p+層のn-p+接合でも、{(Ec(p+)−Ef)−(Ec(n-)−Ef)}に相当するビルト・イン・ポテンシャルeVbuilt-in(n-/p+)が生成されている。n-層/p+層/n-層/n+基板の構造に、正の電圧を印加した場合、p+層/n-層/n+基板部分のp+n-接合には、順バイアスが印加され、一方、n-層/p+層部分のn-p+接合には、逆バイアスが印加された状態となる。n-層/p+層部分のn-p+接合を流れる、逆方向電流が制限されているため、n型導電性の基板1から第1の窒化物半導体層3への電子の注入は防止される。
あるいは、電子に対するエネルギー障壁を形成する第4の窒化物半導体層として、絶縁性であり、導電性基板に対して、その伝導帯端エネルギーEcの差、すなわち、基板の伝導帯端エネルギーEc(Sub)と、第4の窒化物半導体層の伝導帯端エネルギーEc(S3)の差、ΔEc(Sub/S3)が大きなものを選択することもできる。第4の窒化物半導体層として、例えば、0.77eV>ΔEc(Sub/S3)> 3kT eVの条件を満足する、絶縁性の窒化物半導体層を利用することもできる。その際、基板/緩衝層/第4の窒化物半導体層/第1の窒化物半導体層の構造は、例えば、N+/n/i/nの導電性を示す。すなわち、n−i−n型のトンネル・ダイオード構造が構成され、第4の窒化物半導体層は、電子に対するエネルギー障壁として機能する。
また、導電性の基板1が、p型導電性の基板である際には、第4の窒化物半導体層12は、導電性の基板1中のキャリア(正孔)に対するエネルギー障壁となるバリア層として機能する。
緩衝層2、ならびに、チャネル層の第1の窒化物半導体層3は、n-型の窒化物半導体からなる層とする際、ドレイン電極7に、正のドレイン電圧Vdsを印加すると、チャネル層の第1の窒化物半導体層3と、ソース電極6間には、正のバイアスが印加される状態となる。従って、チャネル層の第1の窒化物半導体層3と、p型導電性の電極1の間にも、正のバイアスが印加される状態となる。
正孔に対するエネルギー障壁として機能するバリア層である、第4の窒化物半導体層12には、例えば、絶縁性であり、緩衝層2との界面において、伝導帯のバンド不連続ΔEvに起因するエネルギー障壁を形成する、バンド・ギャップ・エネルギーEgの大きな窒化物半導体からなる層を採用する。その際、第1の窒化物半導体層3/第4の窒化物半導体層12/第1の窒化物半導体層3/基板は、n-層/I層/n-層/p+基板の構造を形成するため、p型導電性の基板1から第1の窒化物半導体層3への正孔の注入は防止される。
従って、図15に示す構造の本発明の第3の形態の電界効果トランジスタでは、ドレイン電極7に、高いドレイン電圧Vdsを印加する際、「OFF状態」において、導電性の基板1から、導電性の基板1中のキャリア(電子または正孔)に対するエネルギー障壁となるバリア層である、第4の窒化物半導体層12を超えたキャリア(電子または正孔)の注入は防止されている。
例えば、n-層/p+基板のn-p+接合では、p+基板における、伝導帯端エネルギーEc(p+)とフェルミ・レベル・エンルギーEfの差違(Ec(p+)−Ef)と、n-層における、伝導帯端エネルギーEc(n-)とフェルミ・レベル・エンルギーEfの差違(Ec(n-)−Ef)との間に差違ある。従って、n-p+接合には、{(Ec(p+)−Ef)−(Ec(n-)−Ef)}に相当するビルト・イン・ポテンシャルeVbuilt-in(n-/p+)が生成されている。また、n-層/I層/n-層の部分は、トンネル・ダイオードに相当する構造を構成している。n-層/I層/n-層/p+基板の構造に正の電圧を印加した場合、n-層/p+基板のn-p+接合には、順バイアスが印加され、残りの電圧は、n-層/I層/n-層の部分に印加される。n-層/p+層部分のn-p+接合を流れる、逆方向電流が制限されているため、p型導電性の基板1から第1の窒化物半導体層3への正孔の注入は防止される。
図15に示す構造の本発明の第3の形態の電界効果トランジスタでは、導電性の基板1を、ソース電極6と同電位としているため、ドレイン電極7に、高いドレイン電圧Vdsを印加する際、第2の窒化物半導体層4、第1の窒化物半導体層3中に形成される電界は、ゲート電極8が位置する横方向に分布するだけでなく、縦方向にも分布する。その結果、ゲート電極8のドレイン端付近での電界の集中を緩和する効果が得られる。
高抵抗基板を使用する、横型電界効果トランジスタを高電圧動作する際には、チャネル層中に存在する深い準位に電子の捕獲が生じることに起因して、チャネル層の電位の変動と、それに伴うチャネル狭窄に因って、オン抵抗の増加がしばしば観測される。一方、図15に示す構造の本発明の第3の形態の電界効果トランジスタでは、導電性基板の電位は、ソース電極の電位と等しくなっており、さらに、キャリア(電子または正孔)に対するエネルギー障壁となるバリア層を設けているので、チャネル層中に存在する深い準位に、電子あるいは正孔が捕獲されても、チャネル層自体の電位は、大きく変動することはない。従って、図15に示す構造の本発明の第3の形態の電界効果トランジスタでは、チャネル層の電位の変動と、それに伴うチャネル狭窄に起因する、オン抵抗の増加も回避される。
(第5の実施形態)
図15は、第5の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第5の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
図15は、第5の実施形態の電界効果トランジスタのデバイス構造を模式的に示す断面図である。この第5の実施形態の電界効果トランジスタは、以下に説明する構造を有している。
基板1として、n型導電性のSi基板を用いている。例えば、(111)面n型Si基板上に、(0001)面成長した、緩衝層2、第4の窒化物半導体層12、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5を順次エピタキシャル成長により形成する。
(111)面n型Si基板上に、例えば、核生成層として、膜厚4nmのAlNバッファ層、引き続き、AlGaN/GaN周期層を1000nm形成し、このAlNバッファ層とAlGaN/GaN周期層を、緩衝層2として利用する。AlGaN/GaN周期層上に、第4の窒化物半導体層12として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚40nmのp+−AlGaN層を形成する。このバリア層に利用する、p+−AlGaN層中に、添加されるZn濃度は、1019cm-3に選択する。第1の窒化物半導体層3として、膜厚1000nmのGaN層、第2の窒化物半導体層4として、Al0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのAlGaN層を形成する。さらに、第3の窒化物半導体層5として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚30nmのp+−AlGaN層を形成する。このp+−AlGaN層中に、添加されるZn濃度も、1019cm-3に選択する。
ドレイン電極領域をレジストでカバーして、それ以外の領域の第3の窒化物半導体層5をエッチング除去する。このp+−AlGaN層の選択的エッチングには、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを利用する。
露呈されたAlGaN層の表面に形成するソース電極6として、Ti、Al金属を蒸着、リフトオフ工程を用いて形成する。p+−AlGaN層の表面に形成するドレイン電極7として、Ni、Au金属を蒸着、リフトオフ工程を用いて形成する。窒素雰囲気中、650℃で熱処理することにより、オーミック性のコンタクトを形成している。
素子分離を、窒素のイオン注入にて実施する。窒素のイオン注入条件は、厚さ1μmのレジスト膜をマスクとして、加速電圧:100kV,注入密度:4×1014 cm-2を選択している。素子分離の後、プラズマCVD法によりSiN膜200nmを形成する。このSiN膜に、リセス部を形成するための開口部を形成する。リセス部のSiN膜を、開口幅2.0μmで六フッ化イオウ(SF6)ガスを主成分としたICPプラズマを用いて除去する。このSiN膜の開口部に露呈しているAlGaN層を、三塩化ホウ素(BCl3)ガスを主成分としたICPプラズマを用いて、20nmエッチング除去して、リセス部を形成する。従って、リセス部の直下においては、AlGaN層の厚さは、10nmとなる。
その後、ゲート絶縁膜として、例えば、プラズマCVD法によりSiN膜を20nm形成する。リセス部の側壁を被覆する、SiN膜の膜厚は、20nmとなっている。なお、リセス部の深さ20nmと、SiN膜の膜厚20nmが等しいため、リセス部の底面を被覆するSiN膜の表面と、リセス部以外のAlGaN層の表面は、同じレベルに位置している。
ゲート電極8を、例えば、Ni20nm,Au200nmを蒸着、リフトオフして形成する。その際、リセス部に、ゲート絶縁膜を介して、埋め込むように形成されているゲート電極8は、(2.0μm−2×20nm)に相当するゲート長を有する。
なお、リフトオフにより形成される電極の幅は、2.0μmに選択されている。従って、リセス部以外のAlGaN層の表面は、この電極によって被覆されていない状態となっている。すなわち、リセス部のドレイン電極7側には、フィールドプレート電極に相当する構造は設けられていない。
また、リセス部のドレイン電極7側の端から、第3の窒化物半導体層5のゲート電極側の端までの幅は、10μmに選択している。第3の窒化物半導体層5自体の幅は、100μmに選択している。リセス部のドレイン電極7側の端から、ドレイン電極7のゲート電極側の端までの幅は、15μmに選択している。一方、リセス部のソース電極6側の端から、ソース電極6のゲート電極側の端までの幅は、1μmに選択している。
リセス部の底面において、ゲート電極8の直下のAlGaN層の厚さと、ゲート長の比率は、(2.0μm−2×20nm)/10nmである。
また、n型導電性のSi基板1と、ソース電極6との間の接続には、下記のビア・ホール接続を利用している。n型Si基板1の裏面から、ソース電極6に向けて、直径80μmの貫通孔を六フッ化イオウ(SF6)ガスを主成分としたICPプラズマを形成する。この直径80μm、深さ200μmの貫通孔に、Auをメッキすることにより、ビア・ホール接続を行っている。
n型Si基板1の裏面には、Ti/Alからなるオーミック性の裏面電極が形成されている。また、貫通孔の側壁面には、基板1、緩衝層2、第4の窒化物半導体層12、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5の側端面が露呈している。Auメッキ膜と、前記基板1、緩衝層2、第4の窒化物半導体層12、第1の窒化物半導体層3、第2の窒化物半導体層4、第3の窒化物半導体層5の側端面とが、直接電気的に接することを防止するため、貫通孔の側壁面は、スパッタ法で形成されたTi/Pt/Au膜で被覆する構造を採用している。
対比のため、図1に例示する構造を有する、本発明の第1の形態の電界効果トランジスタを、以下の手順で作製する。
図1に例示する構造を有する、本発明の第1の形態の電界効果トランジスタは、上記の第5の実施形態の電界効果トランジスタに対して、次の点を変更した構造となっている。基板1として、(111)面n型Si基板に代えて、(111)面高抵抗Si基板を利用している。また、第4の窒化物半導体層12として利用する、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚40nmのp+−AlGaN層を有していない。従って、基板1の表面に、緩衝層2を介して、第1の窒化物半導体層3が形成されている。
なお、高抵抗Si基板の裏面と、ソース電極6とは、上記の第5の実施形態の電界効果トランジスタと同様に、ビア・ホール接続を行っている。すなわち、高抵抗Si基板の裏面に裏面電極を設け、ソース電極6と電気的に接続し、同電位としている。
第5の実施形態の電界効果トランジスタと、前記の図1の構造を有する、本発明の第1の形態の電界効果トランジスタについて測定される、オン抵抗のドレイン・ストレス電圧依存性を対比して、図16に示す。
このオン抵抗のドレイン・ストレス電圧依存性の測定は、下記の条件で実施する。ゲート電圧Vgs=0Vの「OFF状態」において、ドレイン電極7に印加するドレイン電圧Vdsとして、パルス幅(ストレス時間)20msecのパルス状のドレイン・ストレス電圧を、繰り返し周期100msecで、延べ1sec間印加する。その後、オン抵抗を、ゲート電圧Vgs=8Vの「ON状態」において、ドレイン電圧Vds=10Vにおける、ドレイン電流密度Id(A/mm)の測定値から、ΔVds/ΔIdとして、算出する。
前記の図1の構造を有する、本発明の第1の形態の電界効果トランジスタは、前記のオン抵抗のドレイン・ストレス電圧依存性の測定条件においては、ドレイン・ストレス電圧が80Vを超えると、オン抵抗の急激な増加を示している。それに対して、第5の実施形態の電界効果トランジスタは、前記のオン抵抗のドレイン・ストレス電圧依存性の測定条件においては、ドレイン・ストレス電圧が200V以下の範囲では、オン抵抗の急激な増加を示していない。
図15に示す第5の実施形態の電界効果トランジスタは、電力制御用デバイスに要求される、高いドレイン電流密度、正のゲート電圧10V印加時の低いゲート電流密度の二つの条件を満たしている。さらに、ゲート電圧Vgs=0Vの「OFF状態」において、200Vの高いドレイン・ストレス電圧を印加しても、「ON状態」のオン抵抗は低く保たれている。従って、高いドレイン電圧Vdsを用いて、高電圧動作する際にも、低損失動作可能な電力制御用デバイスとして利用可能である。
第5の実施形態の電界効果トランジスタでは、基板として、n型導電性の(111)面Si基板を用いて、その上に、(0001)面成長したIII族窒化物のエピタキシャル膜を利用して、デバイスを作製している。その表面に、(0001)面成長したIII族窒化物のエピタキシャル膜を形成でき、n型導電性の基板であれば、(111)面n型Si基板に代えて、SiCのn型導電性基板、ZrBのn型導電性基板等を利用することができる。
さらに、n型導電性基板に代えて、p型導電性基板を利用する際には、第4の窒化物半導体層12として、Zn−ドープAl0.20Ga0.80N(Al組成0.20)からなる膜厚40nmのp+−AlGaN層に代えて、膜厚40nmのAl0.30Ga0.70N(Al組成0.30)層を用いることで、同等の特性を達成することができる。その際、その表面に、(0001)面成長したIII族窒化物のエピタキシャル膜を形成でき、低抵抗のp型導電性の基板であれば、p型Si基板、SiCのp型導電性基板、ZrBのp型導電性基板等を利用することもできる。
本発明は、電力制御用デバイスに適用可能なノーマリ・オフ型電界効果トランジスタの作製に利用できる。
1…基板(SiC,サファイア,Si等)
2…緩衝層
3…第1の窒化物半導体層
4…第2の窒化物半導体層
5…第3の窒化物半導体層
6…ソース電極
7…ドレイン電極
8…ゲート電極
9…絶縁膜
10…正孔
11…電子
12…第4の窒化物半導体層
2…緩衝層
3…第1の窒化物半導体層
4…第2の窒化物半導体層
5…第3の窒化物半導体層
6…ソース電極
7…ドレイン電極
8…ゲート電極
9…絶縁膜
10…正孔
11…電子
12…第4の窒化物半導体層
Claims (19)
- 電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とするトランジスタ。 - 電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
基板、
該基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域の一部に、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層、および、電子を供給する第2の窒化物半導体層と接触しており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしている
ことを特徴とする窒化物半導体トランジスタ。 - 電子を、ゲート電極直下のチャネル領域を走行するキャリアとするノーマリ・オフ型窒化物半導体トランジスタにおいて、
該窒化物半導体トランジスタは、
ゲート電極と窒化物半導体の界面に絶縁膜を挿入したMIS構造を有する電界効果トランジスタであり、
導電性の基板、
該導電性の基板上に成長により形成される緩衝層、
前記緩衝層上にエピタキシャル成長により形成される、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層、
キャリアが走行する第1の窒化物半導体層、
電子を供給する第2の窒化物半導体層、
ドレイン電極とその周辺部領域にのみ、p型の導電性を有する第3の窒化物半導体層を配置し、
ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ソース電極は、電子を供給する第2の窒化物半導体層とオーミック接触をしており、
ソース電極と導電性の基板は、電気的に接続されている
ことを特徴とする窒化物半導体トランジスタ。 - ゲート電極と窒化物半導体の界面に絶縁膜を挿入したMIS構造は、
窒化物半導体上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成されている
ことを特徴とする請求項1〜3のいずれか一項に記載の窒化物半導体トランジスタ。 - ゲート電極と窒化物半導体の界面に絶縁膜を挿入したMIS構造は、
前記第2の窒化物半導体層上に、形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
該ゲート電極の下に配置される前記第2の窒化物半導体層は、フッ素原子が添加されたフッ素原子含有領域を有し、
前記第2の窒化物半導体層のフッ素原子含有領域は、面密度として、1×1013cm-2程度のフッ素原子を含む
ことを特徴とする請求項1〜3のいずれか一項に記載の窒化物半導体トランジスタ。 - ゲート電極と窒化物半導体の界面に絶縁膜を挿入したMIS構造は、
ゲート電極の直下の第2の窒化物半導体層部分に、選択的に成長されるアンドープの窒化物半導体層と、
該アンドープの窒化物半導体層の表面を覆うように形成される、絶縁材料からなる絶縁膜と、
該絶縁膜上に形成されるゲート電極で構成され、
前記第2の窒化物半導体層とアンドープの窒化物半導体層の界面には、負の分極電荷が発生している
ことを特徴とする請求項1〜3のいずれか一項に記載の窒化物半導体トランジスタ。 - 前記p型の導電性を有する第3の窒化物半導体層は、電子を供給する第2の窒化物半導体層の表面に形成され、
前記p型の導電性を有する第3の窒化物半導体層と第2の窒化物半導体層との接合は、p+n接合またはp+i接合を構成している
ことを特徴とする請求項1〜6のいずれか一項に記載の窒化物半導体トランジスタ。 - 電子を供給する第2の窒化物半導体層は、キャリアが走行する第1の窒化物半導体層の表面に形成され、
電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面は、ヘテロ接合界面を構成している
ことを特徴とする請求項1〜7のいずれか一項に記載の窒化物半導体トランジスタ。 - 電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、緩衝層の表面に形成され、
キャリアが走行する第1の窒化物半導体層は、第4の窒化物半導体層の表面に形成され、
第1の窒化物半導体層/第4の窒化物半導体層/緩衝層の積層構造において、
第4の窒化物半導体層は、
導電性の基板中の導電性を決定するキャリアである、電子また正孔に対して、緩衝層から第1の窒化物半導体層への注入経路における、エネルギー障壁を形成する
ことを特徴とする請求項3に記載の窒化物半導体トランジスタ。 - 前記導電性の基板は、n型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、電子に対するエネルギー障壁を形成する窒化物半導体層である
ことを特徴とする請求項3または9に記載の窒化物半導体トランジスタ。 - 前記導電性の基板は、p型導電性の基板であり、
電子または正孔に対するエネルギー障壁を形成する第4の窒化物半導体層は、正孔に対するエネルギー障壁を形成する窒化物半導体層である
ことを特徴とする請求項3または9に記載の窒化物半導体トランジスタ。 - 前記導電性の基板の裏面には、裏面電極が形成されており、
ソース電極と、導電性の基板の裏面電極とが電気的に接続されている
ことを特徴とする請求項3、9または10いずれか一項に記載の窒化物半導体トランジスタ。 - 前記基板は、高抵抗基板である
ことを特徴とする請求項1または2に記載の窒化物半導体トランジスタ。 - ドレイン電極は、前記p型の導電性を有する第3の窒化物半導体層とオーミック接触をしており、
ドレイン電極は、電子を供給する第2の窒化物半導体層と接触して、ショットキー接合を形成している
ことを特徴とする請求項2に記載の窒化物半導体トランジスタ。 - 前記p型の導電性を有する第3の窒化物半導体層は、電子を供給する第2の窒化物半導体層の表面に形成され、
電子を供給する第2の窒化物半導体層は、キャリアが走行する第1の窒化物半導体層の表面に形成され、
前記p型の導電性を有する第3の窒化物半導体層/第2の窒化物半導体層/第1の窒化物半導体層の積層構造は、p+n接合またはp+in接合を構成しており、
該p+n接合またはp+in接合によって形成されている、ビルト・イン・ポテンシャルは、1.76eV〜5.0eVの範囲である
ことを特徴とする請求項7に記載の窒化物半導体トランジスタ。 - ドレイン電極と電子を供給する第2の窒化物半導体層との接触により形成される、ショットキー接合の障壁高さは、0.3eV〜1.5eVの範囲である
ことを特徴とする請求項14に記載の窒化物半導体トランジスタ。 - 電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第2の窒化物半導体層と第1の窒化物半導体層と間の伝導帯端エネルギーの不連続により、伝導帯にポテンシャル障壁が形成され、
該へテロ接合界面において、伝導帯に形成されるポテンシャル障壁は、0.13eV〜0.77eVの範囲である
ことを特徴とする請求項8に記載の窒化物半導体トランジスタ。 - 電子を供給する第2の窒化物半導体層とキャリアが走行する第1の窒化物半導体層との接合面に形成される、ヘテロ接合界面には、
第2の窒化物半導体層と第1の窒化物半導体層と間の価電子帯端エネルギーの不連続により、価電子帯にポテンシャル障壁が形成され、
該へテロ接合界面において、価電子帯に形成されるポテンシャル障壁は、0.05eV〜0.33eVの範囲である
ことを特徴とする請求項8に記載の窒化物半導体トランジスタ。 - 基板上にエピタキシャル成長により形成される、窒化物半導体層は、
(0001)面成長している
ことを特徴とする請求項1〜18のいずれか一項に記載の窒化物半導体トランジスタ。
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