CN103903994B - 包括气隙的半导体器件及其制造方法 - Google Patents

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Abstract

本技术提供了一种半导体器件及其制造方法，可以减小相邻的导电结构之间的寄生电容。制造半导体器件的方法可以包括以下步骤：在衬底之上形成多个位线结构；在位线结构之间形成接触孔；在接触孔的侧壁之上形成牺牲间隔件；形成凹陷在各个接触孔内的第一插塞；通过去除牺牲间隔件来形成气隙；形成覆盖气隙且同时暴露出第一插塞的顶表面的覆盖结构；以及在第一插塞之上形成第二插塞。

Description

包括气隙的半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年12月26日提交的申请号为10-2012-0153806的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的示例性实施例涉及一种半导体器件，更具体而言，涉及一种包括气隙的半导体器件及其制造方法。
背景技术
一般地，半导体器件包括形成在多个第一导电结构之间的第二导电结构，其中，绝缘层***在第二导电结构和第一导电结构之间。例如，第一导电结构可以包括：栅极、位线、金属导线等，而第二导电结构可以包括接触插塞、储存节点接触插塞、位线接触插塞、通孔等。
随着半导体器件集成度增加，第一导电结构和第二导电结构之间的间隔逐渐变窄。出于这种原因，第一导电结构和第二导电结构之间的寄生电容增加。由于寄生电容增加，半导体器件的操作速率降低，并且刷新特性恶化。
为了减小寄生电容，可以利用减小绝缘层的介电常数的方法。在半导体器件中，绝缘层主要由氧化硅或氮化硅形成。氧化硅层具有大约4的介电常数，而氮化硅层具有大约7的介电常数。
寄生电容的减小由于氧化硅或氮化硅仍具有高的介电常数而受到限制。近来已经研究了具有较低介电常数的材料，但是材料的介电常数不可能很低。
发明内容
本发明的示例性实施例涉及提供一种半导体器件及其制造方法，所述半导体器件可以减小相邻的导电结构之间的寄生电容。
根据本发明的一个示例性实施例，一种制造半导体器件的方法包括以下步骤：在衬底之上形成多个位线结构；在位线结构之间形成接触孔；在接触孔的侧壁之上形成牺牲间隔件；形成凹陷在各个接触孔内的第一插塞；通过去除牺牲间隔件形成气隙；形成覆盖气隙同时暴露出第一插塞的顶表面的覆盖结构；以及在第一插塞之上形成第二插塞。
根据本发明的另一个示例性实施例，一种制造半导体器件的方法包括以下步骤：在衬底之上形成多个位线结构；在位线结构之间形成接触孔；在接触孔的侧壁上形成牺牲间隔件；形成凹陷在各个接触孔内的硅插塞；通过去除牺牲间隔件来形成气隙；形成覆盖气隙同时暴露出硅插塞的顶表面的覆盖结构；在硅插塞之上形成欧姆接触层；以及在欧姆接触层之上形成金属插塞。
根据本发明的另一个示例性实施例，一种半导体器件包括：多个位线结构，所述多个位线结构形成衬底之上；储存节点接触孔，所述储存节点接触孔被形成为经由所述储存节点接触孔将位线结构的侧壁暴露出来；硅插塞，所述硅插塞被凹陷且被形成在各个储存节点接触孔中；气隙，所述气隙形成在位线结构的侧壁和硅插塞之间；覆盖层图案，所述覆盖层图案形成在气隙之上；钝化层，所述钝化层形成在各个覆盖层图案之上；以及金属插塞，金属插塞形成在各个硅插塞之上，其中，气隙用各个覆盖层图案和钝化层来覆盖。
附图说明
图1是说明根据本发明的一个实施例的半导体器件的部分的截面图。
图2A至图2K是示出根据本发明的一个实施例的半导体器件的形成方法的截面图。
图3A和图3B说明与本发明的实施例进行比较的比较性实例。
图4A示出DRAM的存储器单元。
图4B是沿着图4A的线A-A’截取的DRAM的截面图。
图4C是沿着图4A的线B-B’截取的DRAM的截面图。
图5是存储卡的示意图。
图6是电子***的框图。
具体实施方式
下面将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式实施，而不应解释为限于本发明所提供的实施例。确切地说，提供这些实施例是为了使本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图与实施例中表示相似的部分。
附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。当提及第一层在第二层“上”或在衬底“上”时，其不仅涉及第一层直接形成在第二层上或在衬底上的情况，还涉及在第一层与第二层之间或在第一层与衬底之间存在第三层的情况。
图1是说明根据本发明的一个实施例的半导体器件的部分的截面图。
参见图1，半导体结构形成在衬底101之上。半导体结构可以包括多个导电结构。导电结构可以包括第一导电结构104和第二导电结构109。在第一导电结构104和第二导电结构109之间可以形成有气隙110。在气隙110之上可以形成有覆盖层111和钝化层112。
每个第一导电结构104可以包括第一导电层102。第一导电结构104可以具有包括第一导电层102和硬掩模层103的层叠结构。第一导电层102可以包括含硅层或含金属层。第一导电层102可以通过将含硅层和含金属层层叠来形成。第一导电层102可以包括多晶硅、金属、金属氮化物、金属硅化物、或类似物。第一导电层102可以通过将多晶硅层和金属层层叠来形成。金属层可以包括钨（W）。硬掩模层103可以包括绝缘材料。硬掩模层103可以包括氧化物或氮化物。第一导电结构104和第二导电结构109中的一个可以具有导电结构沿着一个方向延伸的线型。第一导电结构104和第二导电结构109中的另一个可以具有插塞型。例如，第一导电结构104可以是具有线型的结构，而第二导电结构109可以是具有插塞型的结构。第一导电结构104可以以规则的间距规则地布置在衬底101上。
第二导电结构109可以包括凹陷在第一导电结构104之间的第二导电层106。每个第二导电结构109可以具有包括第二导电层106、欧姆接触层107、以及第三导电层108的层叠结构。第二导电层106可以包括含硅层。第二导电层106可以包括多晶硅层。第三导电层108可以包括含金属层。欧姆接触层107可以包括金属硅化物，诸如钴硅化物。第三导电层108可以包括：金属、金属硅化物、金属氮化物、或类似物。第三导电层108可以具有包括阻挡层和金属层的层叠结构。阻挡层可以包括金属氮化物。第三导电层108可以包括包含钛（Ti）或钨（W）的材料作为主成分。
覆盖层111可以是覆盖气隙110的形式。覆盖层111可以包括第二导电层106的氧化物。具体地，覆盖层111可以包括第二导电层106的等离子体氧化物。覆盖层111可以包括氧化硅。
可以在第一导电结构104的两个侧壁之上形成间隔件105。间隔件105可以包括绝缘材料。间隔件105可以包括氧化物或氮化物。间隔件105与气隙110一起可以起将第一导电结构104与第二导电结构109绝缘的作用。
第一导电结构104和第二导电结构109中的一个可以包括栅极和位线，而第一导电结构104和第二导电结构109中的另一个可以包括接触插塞。接触插塞可以包括储存节点接触插塞、着落插塞（landing plug）等。在图1中，第一导电结构104的第一导电层102可以包括位线，而第二导电结构109可以包括储存节点接触插塞。因此，可以在位线和储存节点接触插塞之间形成气隙110。储存节点接触插塞可以具有包括第二导电层106、欧姆接触层107以及第三导电层108的结构。第二导电层106可以成为第一插塞，第三导电层108可以成为第二插塞，以及欧姆接触层107形成在第一插塞和第二插塞之间。由于第一插塞包括含硅层，而第二插塞包括含金属层，所以储存节点接触插塞可以具有包括含硅插塞和含金属插塞的层叠结构。
如图1所示，气隙110形成在第一导电结构104和第二导电结构109之间。气隙110具有1的介电常数，并且减小第一导电结构104和第二导电结构109之间的寄生电容。此外，气隙110的顶部由覆盖层111来封闭。
用于覆盖气隙110的覆盖层111由通过将第二导电层106氧化产生的氧化物来形成。钝化层112形成在覆盖层111之上。因此，气隙110可以被稳定地覆盖。钝化层112可以包括氮化硅。钝化层112形成在覆盖层111之上，并且可以形成在欧姆接触层107和第三导电层108的侧壁之上。
图2A至图2K示出根据本发明的一个实施例的半导体器件的形成方法的截面图。
如图2A所示，在衬底21之上形成多个第一导电结构24。衬底21可以包括硅（Si）。衬底21可以包括Si衬底或硅锗（SiGe）衬底。此外，衬底21可以包括绝缘体上硅（silicon oninsulator，SOI）衬底。
形成在衬底21之上的第一导电结构24可以具有第一导电结构24以规则的间距规则地布置的线型。每个第一导电结构24包括第一导电层图案22和硬掩模图案23。以下描述用于形成第一导电结构24的方法。首先，在衬底21之上形成第一导电层（未示出），并且在第一导电层之上形成硬掩模图案23。然后，通过利用硬掩模图案23作为刻蚀掩模刻蚀第一导电层来形成第一导电层图案22。形成第一导电结构24，每个第一导电结构24中层叠有第一导电层图案22和硬掩模图案23。每个第一导电层图案22可以包括含硅层和/或含金属层。例如，第一导电层图案22可以包括多晶硅层或钨层。此外，可以通过将多晶硅层和金属层层叠来形成第一导电层图案22。在这种情况下，在多晶硅层和金属层之间还可以形成阻挡层。第一导电层图案22可以具有包括多晶硅层、含钛层或钨层的层叠结构。含钛层是阻挡层，并且可以通过将Ti层和氮化钛层层叠来形成。
如图2B所示，在包括第一导电结构24的整个表面之上形成绝缘层25A。绝缘层25A可以包括氮化物或氧化物。绝缘层25A可以包括氮化硅和/或氧化硅。绝缘层25A包括成为间隔件的材料。
在绝缘层25A之上形成牺牲层26A。牺牲层26A包括在随后工艺中去除并且形成气隙的材料。牺牲层26A包括相对于绝缘层25A具有刻蚀选择性的材料。牺牲层26A可以包括氧化物、氮化物或金属氮化物。如果绝缘层25A包括氧化物，则牺牲层26A可以包括金属氮化物或氮化物。如果绝缘层25A包括氮化物，则牺牲层26A可以包括氧化物或金属氮化物。牺牲层26A可以包括氧化硅、氮化硅或氮化钛（TiN）。
如图2C所示，在第一导电结构24的两个侧壁之上形成双间隔件。双间隔件包括间隔件25和牺牲间隔件26。间隔件25通过刻蚀绝缘层25A来形成。牺牲间隔件26形成在间隔件25的侧壁之上。牺牲间隔件26可以通过刻蚀牺牲层26A来形成。为了形成间隔件25和牺牲间隔件26，可以执行回蚀工艺。
当如上所述形成间隔件25和牺牲间隔件26时，在第一导电结构24之间形成暴露出衬底21的开口部分27。在形成间隔件25之后，可以形成层间绝缘层（未示出），并且开口部分27可以通过刻蚀层间绝缘层来形成。在形成开口部分27之后，牺牲间隔件26可以形成在开口部分27的侧壁之上。
可以形成开口部分27，同时将牺牲间隔件26的侧壁暴露到开口部分27。开口部分27可以具有线型或接触孔型。例如，如果第一导电结构24包括位线结构，则开口部分27可以包括储存节点接触孔。
如图2D所示，形成用于将开口部分27间隙填充的第二导电层28A。第二导电层28A可以包括含硅层。第二导电层28A可以包括多晶硅层。
如图2E中所示，选择性地去除第二导电层28A。因此，第二导电层图案28被凹陷在第一导电层结构24之间。为了形成第二导电层图案28，可以执行回蚀工艺。第二导电层图案28具有比第一导电结构24的表面低的凹陷的表面。可以控制第二导电层图案28的凹陷表面，使得其比第一导电层图案22的至少顶表面高。第二导电层图案28可以具有可将第二导电层图案28面对第一导电层图案22的面积最小化的高度。因而，可以减小第一导电层图案22和第二导电层图案28之间的寄生电容。第二导电层图案28可以成为接触插塞。如果第一导电结构24包括位线结构，则第二导电层图案28可以成为储存节点接触插塞的一部分。当形成第二导电层图案28时，间隔件25和牺牲间隔件26由于选择性而不被刻蚀。
如图2F中所示，选择性地去除牺牲间隔件26。因此，形成气隙29。气隙29可以形成在第二导电层图案28的侧壁之上。气隙29形成在第二导电层图案28和第一导电层图案22之间。“气隙29-间隔件25”的绝缘结构形成在第一导电层图案22和第二导电层图案28之间。
为了去除牺牲间隔件26，可以执行湿法刻蚀或干法刻蚀。当去除牺牲间隔件26时，间隔件25、第二导电层图案28以及硬掩模图案23由于选择性而不被破坏。如果牺牲间隔件26由氮化钛形成，则可以执行使用H2SO4和H2O2的混合溶液的湿法清洗。
当如上所述形成气隙29时，第一导电层图案22与第二导电层图案28之间的寄生电容减小。
如图2G所示，在第二导电层图案28的顶表面和侧壁之上形成覆盖层30A。覆盖层30A可以包括绝缘材料。覆盖层30A可以包括第二导电层图案28的氧化物。覆盖层30A可以包括氧化硅。覆盖层30A可以通过氧化工艺来形成。由于第二导电层图案28包括含硅层，所以氧化硅可以通过氧化工艺而形成在第二导电层图案28的顶表面和侧壁之上。覆盖层30A可以被形成为不间隙填充气隙29的厚度。覆盖层30A可以通过等离子体氧化方法来形成。在这种情况下，覆盖层30A被形成为不间隙填充气隙29的薄的厚度。如果覆盖层30A通过等离子体氧化方法来形成，则覆盖层30A被氧化在第二导电层图案28的顶表面上，并且同时覆盖层30A被快速氧化在第二导电层图案28的顶角处。即，形成在第二导电层图案28的顶角之上的覆盖层30A具有比形成在第二导电层图案28的顶表面之上的覆盖层30A更大的厚度。因此，由于在第二导电层图案28的侧壁上几乎不发生氧化，所以可以选择性地形成覆盖第二导电层图案28的覆盖层30A。
当形成覆盖层30A时，可以防止气隙29在随后的工艺中开放。
如图2H中所示，在形成有覆盖层30A的整个表面之上形成间隔件材料31A。间隔件材料31A可以包括绝缘材料。间隔件材料31A可以包括氮化硅。氮化硅可以通过低压化学气相沉积（LPCVD）方法或者等离子体增强化学气相沉积（PECVD）方法来形成。
如图2I中所示，选择性地去除间隔件材料31A。因此，形成每个具有间隔件型的钝化层31。在形成钝化层31之后，可以选择性地刻蚀覆盖层30A，使得第二导电层图案28暴露出来。结果，形成了暴露出第二导电层图案28的顶表面并且覆盖气隙29的覆盖层图案30、和覆盖在覆盖层图案30之上的开口部分的上侧和侧壁的钝化层31。当刻蚀间隔件材料时，由于覆盖层图案30起刻蚀阻挡层的作用，所以可以防止气隙29开放。
在另一个实施例中，在形成覆盖层30A之后，可以选择性地刻蚀覆盖层30A，以便形成暴露第二导电层图案28的顶表面且覆盖气隙29的覆盖层图案30。然后，在形成间隔件材料31A之后，选择性地去除间隔件材料31A，以便形成将覆盖层图案30之上的开口部分的上侧和侧壁覆盖的钝化层31。因此，当刻蚀间隔件材料时，由于覆盖层图案30起刻蚀阻挡层的作用，所以可以防止气隙29开放。
尽管未示出，在第一导电层图案28内产生的空隙可以通过在形成钝化层31之后执行快速热退火（RTA）来去除。此外，在RTA之后，可以执行离子注入作为随后的工艺。执行离子注入以改善接触电阻。
如图2J中所示，分别在第二导电层图案28之上形成欧姆接触层32。欧姆接触层32可以包括金属硅化物。为了形成金属硅化物，可以在整个表面上形成金属层（未示出）之后执行退火。金属层可以包括可被硅化的材料。金属层可以包括钴（Co）。由于金属层通过退火与第二导电层图案28中的硅反应，所以可以形成金属硅化物。金属硅化物可以包括钴硅化物。在本实施例中，金属硅化物可以包括具有“CoSi2相”的钴硅化物。
由于具有CoSi2相的钴硅化物被形成为欧姆接触层32，所以可以改善接触电阻，并且即使在具有细线宽的开口部分27的小区域中也可以形成具有充分低的电阻的钴硅化物。
接着，剥离未反应的金属层。如果不去除未反应的金属层，则未反应的金属层的金属原子会向下扩散，或者未反应的金属层的金属原子会在随后的工艺中产生与金属硅化物层32的异常反应。出于这种原因，去除未反应的金属层。未反应的金属层可以通过利用湿化学试剂的清洗工艺来去除。例如，如果未反应的金属层是钴（Co），则未反应的金属层可以通过H2SO4（SPM）和NH4OH（SC-1）系列化学试剂来去除。顺便提一下，未反应的金属层可以利用去离子的（DI）水来氧化，并且可以初次利用H2SO4（SPM）来去除，以及可以利用NH4OH系列化学试剂来二次去除金属性聚合物系列的残留物。
如果如上所述来使用湿法化物试剂，则未反应的金属层和金属性聚合物都可以去除干净。
此外，为了形成钴硅化物，可以执行RTA至少两次。例如，可以执行初次退火和二次退火。初次退火可以在400～600℃的温度下执行，而二次退火可以在600～800℃的温度下执行。具有‘CoSix（x=0.1～1.5）相’的钴硅化物通过初次退火来形成。具有‘CoSix（x=0.1～1.5）相’的钴硅化物通过二次退火被改变成具有‘CoSi2相’的钴硅化物。在钴硅化物之中，具有‘CoSi2相’的钴硅化物具有最低的电阻率。未反应的钴在初次退火和二次退火之间被去除。未反应的钴可以利用硫酸（H2SO4）和过氧化氢（H2O2）的混合化学试剂来去除。
如图2K中所示，在欧姆接触层32之上形成第三导电层图案33。为了形成第三导电层图案33，可以在形成间隙填充欧姆接触层32的顶表面的第三导电层之后执行抛光工艺。第三导电层图案33可以包括含金属层。第三导电层图案33可以包括钨层。尽管未示出，第三导电层图案33还可以包括阻挡层。因此，第三导电层图案33可以通过将阻挡层和含金属层层叠来形成。阻挡层可以包括含钛（Ti）的材料。阻挡层可以仅由钛（Ti）组成，或者可以通过将钛（Ti）和氮化钛（TiN）层叠来形成。如果第三导电层图案33包括不与第二导电层图案28反应的材料，则可以省略阻挡层。
如果如上所述形成第三导电层图案33，则形成第二导电结构34，每个第二导电结构34包括第二导电层图案28、欧姆接触层32以及第三导电层图案33。气隙29形成在第一导电结构24和第二导电结构34之间。第二导电结构34可以成为储存节点接触插塞。第二导电层图案28可以成为储存节点接触插塞的底插塞，而第三导电层图案33可以成为储存节点接触插塞的顶插塞。由于第二导电层图案28包括含硅层，并且第三导电层图案33包括含金属层，所以可以形成包括含硅层和含金属层的接触插塞，即半-金属接触插塞结构。
气隙29可以形成在第一导电层图案22和第二导电层图案28之间。如果第一导电层图案22包括位线，第二导电层图案28包括储存节点接触插塞，则气隙可以形成在位线和储存节点接触插塞之间。如果第一导电层图案22包括栅电极，第二导电层图案28包括接触插塞，则气隙29可以形成在栅电极和接触插塞之间。
图3A和图3B说明与本实施例进行比较的比较性实例。
参见图3A和图3B，在衬底41之上形成多个第一导电结构44，每个第一导电结构44中层叠有第一导电层42和硬掩模层43，并且形成第二导电结构的第二导电层46形成在第一导电结构44之间。在第一导电结构44和第二导电结构46之间形成有气隙47。间隔件45形成在第一导电结构44的侧壁之上。
在比较性实例中，单绝缘材料可以用作覆盖层48。覆盖层48可以包括氮化硅或氧化硅。当绝缘材料用作覆盖层48时，在随后的工艺中从第二导电层46的表面选择性地去除覆盖层48。
然而如果覆盖层48被随后的工艺破坏，则产生自对准接触（self-alignmentcontact，SAC）失效。如果厚厚地形成覆盖层48以形成稳定的气隙47，则接触电阻会大大地增加，因为形成金属硅化物的区域会大大地减小。
具体地，如果仅形成覆盖层48，则存在气隙47开放的问题（参见附图标记49），因为在刻蚀覆盖层48时以通过开放第二导电层46的顶表面来形成金属硅化物时，覆盖层48遭到破坏。
结果，由于在本实施例中，当经由等离子体氧化工艺，利用氮化硅的钝化层31和覆盖层图案30的双结构来覆盖气隙29时，可以保证顶部开放余量，并且气隙也可以被充分地覆盖。
图4A示出DRAM的存储器单元，图4B是沿着图4A的线A-A’截取的DRAM的截面图，并且图4C是沿着图4A的线B-B’截取的DRAM的截面图。
参见图4A、4B以及4C，在衬底51中借助于隔离区52限定出有源区53。掩埋栅电极56形成在横跨有源区53和隔离区52的各个沟槽54中。沿着与掩埋栅电极56交叉的方向延伸的位线61形成在衬底51之上，并且位线61经由各个位线接触插塞60与有源区53连接。形成与各个有源区53连接的储存节点接触插塞。每个储存节点接触插塞可以通过将第一插塞66、欧姆接触层70以及第二插塞71层叠来形成。电容器的储存节点72形成在储存节点接触插塞的每个第二插塞71之上。
储存节点接触插塞可以与根据本实施例的第二导电结构相对应，并且位线可以与根据本实施例的第一导电结构的第一导电层图案相对应。因此，气隙67可以形成在储存节点接触插塞和位线61之间。储存节点接触插塞可以包括第一插塞66和第二插塞71，并且还可以包括形成在第一插塞66和第二插塞71之间的欧姆接触层70。欧姆接触层70可以包括金属硅化物，诸如钴硅化物。
气隙67用覆盖层68来覆盖，并且钝化层69形成在覆盖层68之上。覆盖层68和钝化层69可以与根据本发明实施例的覆盖层相对应。因此，覆盖层68可以包括氧化硅，而钝化层69可以包括氮化硅。
以下参照图4A、4B以及4C来描述制造存储器单元的方法。
衬底51包括半导体材料。衬底51可以包括半导体衬底。衬底51可以包括硅衬底，并且可以包括例如单晶硅衬底。隔离区52可以通过浅沟槽隔离（shallow trench isolation，STI）工艺来形成。有源区53通过隔离区52来限定。可以通过将壁氧化物材料、内衬材料以及间隙填充材料顺序层叠来形成隔离区52。内衬材料可以包括氮化硅和氧化硅。氮化硅可以包括Si3N4，氧化硅可以包括SiO2。间隙填充材料可以包括氧化硅，诸如旋涂绝缘体（spin-oninsulator，SOD）。此外，间隙填充材料可以包括氮化硅。在这种情况下，氮化硅可以利用用作内衬材料的氮化硅来间隙填充。
在有源区53和隔离区52中同时形成沟槽54。沟槽54在隔离区52中可以比在有源区53中深，因为有源区53的刻蚀率与隔离区52的刻蚀率不同。
在形成掩埋栅电极56之前，可以在沟槽54的表面之上形成栅绝缘层55。通过形成含金属层使得沟槽54被间隙填充，然后执行回蚀，来形成掩埋栅电极56。含金属层可以包括包含诸如钛（Ti）、钽（Ta）或钨（W）的金属的材料作为主成分。含金属层可以包括选自氮化钽（TaN）、氮化钛（TiN）、氮化钨（WN）以及钨（W）中的任何一种。例如，掩埋栅电极56可以仅包括TiN、TaN或W，或者可以具有双层的层，诸如TiN/W或TaN/W，其中W层叠在TiN或TaN上。此外，掩埋栅电极56可以包括双层的层，诸如WN/W，其中W层叠在WN上。另外，掩埋栅电极56可以包括具有低电阻的金属材料。
在掩埋栅电极56之上形成封闭层57。封闭层57可以间隙填充掩埋栅电极56上的沟槽54。封闭层57可以起在随后的工艺中保护掩埋栅电极56的作用。封闭层57可以包括绝缘材料。封闭层57可以包括氮化硅。
在形成第一层间绝缘层58之后，通过刻蚀第一层间绝缘层58和封闭层57来形成位线接触孔59。通过在位线接触孔59中形成导电层来形成位线接触插塞60。在各个位线接触插塞60之上形成位线结构（每个包括位线61和位线硬掩模层62）。位线接触插塞60可以包括多晶硅层或含金属层。位线61可以包括钨层，并且可以包括阻挡层（诸如，Ti/TiN）、以及在阻挡层上的钨层。位线硬掩模层62可以包括氮化硅。
在每个位线结构的两个侧壁之上形成间隔件63。接着，在形成第二层间绝缘层64之后，通过刻蚀第二层间绝缘层64、第一层间绝缘层58以及封闭层57来形成储存节点接触孔65。在储存节点接触孔65的侧壁上形成牺牲间隔件（未示出）之后，形成凹陷在储存节点接触孔65中的第一插塞66。通过去除牺牲间隔件来形成气隙67。
接着，通过将第一插塞66的表面氧化来形成覆盖层68，并且选择性地去除覆盖层68，使得第一插塞66的表面暴露出来。这个工艺可以在用于形成钝化层69的回蚀工艺之后执行。用各个覆盖层68来覆盖气隙67。钝化层69保护覆盖层68。
在通过利用金属硅化物在第一插塞66上形成欧姆接触层70之后，在各个欧姆接触层70之上形成第二插塞71。第二插塞71可以包括含金属层。第二插塞71可以包括钨层。尽管未示出，第二插塞71还可以包括阻挡层。因此，第二插塞71可以具有包括阻挡层和含金属层的层叠结构。阻挡层可以包括包含钛（Ti）的材料。阻挡层可以仅由钛（Ti）组成，或者可以通过将钛（Ti）和氮化钛（TiN）层叠来形成。
在第二插塞71之上形成电容器的储存节点72。储存节点72可以具有圆柱类型并且在其它的实施例中可以具有柱体类型。尽管未示出，还可以在储存节点72之上形成电介质层和板节点。
根据上述实施例的半导体器件可以应用到动态随机存取存储器（DRAM），但是不限制于此。例如，半导体器件可以应用于静态随机存取存储器（SRAM）、快闪存储器、铁电随机存取存储器（FeRAM）、磁性随机存取存储器（MRAM）以及相变随机存取存储器（PRAM）。
图5是存储卡的示意图。
参见图5，存储卡200可以包括控制器210和存储器220。控制器210和存储器220可以交换电信号。例如，存储器220和控制器210可以响应于来自控制器210的命令来交换数据。因此，存储卡200可以将数据储存在存储器220中，或者从存储器220向外部输出数据。存储器220可以包括诸如以上所述的气隙和插塞。存储卡200可以用作各种手持设备的各种数据储存媒介。例如，存储卡200可以包括记忆棒卡、智能媒体（SM）卡、安全数码（SD）卡、迷你安全数码（mini SD）卡、或多媒体卡（MMC）等。
图6是电子***的框图。
参见图6，电子***300可以包括处理器310、I/O设备330以及芯片320。处理器310、I/O设备330以及芯片320可以利用总线340而彼此数据通信。处理器310可以起执行编程并且控制电子***300的作用。I/O设备330可以用来输入或输出电子***300的数据。电子***300可以经由I/O设备330与外部设备（例如，个人计算机或网络）连接，并且可以与外部设备交换数据。芯片320可以储存用于处理器310的操作的码和数据，并且处理由处理器310分配的操作的处理部分。例如，芯片320可以包括诸如以上所述的气隙和插塞。电子***300可以形成需要芯片320的各种电子控制设备。例如，电子***300可以用于移动电话、MP3播放器、导航器、固态盘（SSD）以及家用电器。
这种技术具有的优点在于，因为气隙形成在导电结构之间，因此由于具有低的介电常数的气隙的缘故，可以减小寄生电容。
此外，这种技术的优点在于因为钝化层形成在覆盖气隙的覆盖层之上且因而可以稳定地覆盖气隙，所以可以防止气隙在随后的工艺中开放。
尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成多个位线结构；
在所述位线结构之间形成接触孔；
在所述接触孔的侧壁之上形成牺牲间隔件；
形成凹陷在各个接触孔中的第一插塞；
通过去除所述牺牲间隔件来形成气隙；
形成覆盖所述气隙且同时暴露出所述第一插塞的顶表面的覆盖结构；以及
在所述第一插塞之上形成第二插塞。
技术方案2.如技术方案1所述的方法，其中，形成覆盖结构的步骤包括以下步骤：
在所述第一插塞的顶表面和侧壁之上形成覆盖层；
在形成有所述覆盖层的整个表面之上形成钝化层；以及
选择性地去除所述覆盖层和所述钝化层，以形成具有覆盖层图案和钝化层图案且同时暴露出所述第一插塞的顶表面的所述覆盖结构。
技术方案3.如技术方案2所述的方法，其中，选择性地去除所述覆盖层和所述钝化层的步骤包括以下步骤：
利用所述覆盖层作为刻蚀阻挡层来选择性地刻蚀所述钝化层，以形成具有间隔件类型的所述钝化层图案；以及
选择性地刻蚀所述覆盖层以形成所述覆盖层图案来暴露出所述第一插塞的顶表面。
技术方案4.如技术方案2所述的方法，其中，在所述第一插塞的顶表面和侧壁之上形成所述覆盖层的步骤包括以下步骤：
对所述第一插塞的顶表面执行等离子体氧化工艺。
技术方案5.如技术方案1所述的方法，其中，所述第一插塞包括含硅层。
技术方案6.如技术方案1所述的方法，其中，所述第二插塞包括含金属层。
技术方案7.如技术方案1所述的方法，还包括以下步骤：
在形成所述接触孔之前，在所述位线结构的侧壁之上形成间隔件。
技术方案8.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成多个位线结构；
在所述位线结构之间形成接触孔；
在所述接触孔的侧壁上形成牺牲间隔件；
形成凹陷在各个接触孔内的硅插塞；
通过去除所述牺牲间隔件来形成气隙；
形成覆盖所述气隙且同时暴露出所述硅插塞的顶表面的覆盖结构；
在所述硅插塞之上形成欧姆接触层；以及
在所述欧姆接触层之上形成金属插塞。
技术方案9.如技术方案8所述的方法，其中，形成所述覆盖结构的步骤包括以下步骤：
对所述硅插塞的顶表面执行等离子体氧化工艺；
在包括所述氧化物的整个表面之上形成氮化硅；以及
选择性地去除所述氧化物和所述氮化硅，使得所述硅插塞的顶表面暴露出来。
技术方案10.如技术方案8所述的方法，其中：
每个硅插塞包括多晶硅层，以及
每个覆盖层图案包括通过将相对应的硅插塞氧化而产生的氧化硅。
技术方案11.如技术方案8所述的方法，其中，所述欧姆接触层包括钴硅化物。
技术方案12.如技术方案8所述的方法，其中，所述金属插塞包括钨。
技术方案13.如技术方案8所述的方法，其中，所述牺牲间隔件包括氮化钛。
技术方案14.如技术方案8所述的方法，还包括以下步骤：
在形成所述接触孔之前在所述位线结构的侧壁上形成间隔件。
技术方案15.一种半导体器件，包括：
多个位线结构，所述多个位线结构形成在衬底之上；
储存节点接触孔，所述储存节点接触孔被形成为经由所述储存节点接触孔将所述位线结构的侧壁暴露出来；
硅插塞，所述硅插塞被凹陷且形成在各个储存节点接触孔中；
气隙，所述气隙形成在所述位线结构的侧壁与所述硅插塞之间；
覆盖层图案，所述覆盖层图案形成在所述气隙之上；
钝化层，所述钝化层形成在各个覆盖层图案之上；以及
金属插塞，所述金属插塞形成在各个硅插塞之上，
其中，所述气隙用所述各个覆盖层图案和钝化层来覆盖。
技术方案16.如技术方案15所述的半导体器件，其中，所述覆盖层图案包括所述硅插塞的氧化物。
技术方案17.如技术方案15所述的半导体器件，其中，所述钝化层被形成为覆盖所述储存节点接触孔的上侧和侧壁的间隔件类型。
技术方案18.如技术方案15所述的半导体器件，其中，所述钝化层包括氮化硅。
技术方案19.如技术方案15所述的半导体器件，其中：
每个硅插塞包括多晶硅层，以及
每个金属插塞包括钨层。
技术方案20.如技术方案15所述的半导体器件，还包括：
金属硅化物，所述金属硅化物形成在所述硅插塞和所述金属插塞之间。

Claims (17)

1.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成多个位线结构；
在所述位线结构之间形成接触孔；
在所述接触孔的侧壁之上形成牺牲间隔件；
形成凹陷在各个接触孔中的第一插塞；
通过去除所述牺牲间隔件来形成气隙；
形成覆盖所述气隙且同时暴露出所述第一插塞的顶表面的覆盖结构；以及
在所述第一插塞之上形成第二插塞，
其中，形成覆盖结构的步骤包括以下步骤：
在所述第一插塞的顶表面和侧壁之上形成覆盖层；
在形成有所述覆盖层的整个表面之上形成钝化层；以及
选择性地去除所述覆盖层和所述钝化层，以形成具有覆盖层图案和钝化层图案且同时暴露出所述第一插塞的顶表面的所述覆盖结构。
2.如权利要求1所述的方法，其中，选择性地去除所述覆盖层和所述钝化层的步骤包括以下步骤：
利用所述覆盖层作为刻蚀阻挡层来选择性地刻蚀所述钝化层，以形成具有间隔件类型的所述钝化层图案；以及
选择性地刻蚀所述覆盖层以形成所述覆盖层图案来暴露出所述第一插塞的顶表面。
3.如权利要求1所述的方法，其中，在所述第一插塞的顶表面和侧壁之上形成所述覆盖层的步骤包括以下步骤：
对所述第一插塞的顶表面执行等离子体氧化工艺。
4.如权利要求1所述的方法，其中，所述第一插塞包括含硅层。
5.如权利要求1所述的方法，其中，所述第二插塞包括含金属层。
6.如权利要求1所述的方法，还包括以下步骤：
在形成所述接触孔之前，在所述位线结构的侧壁之上形成间隔件。
7.一种制造半导体器件的方法，包括以下步骤：
在衬底之上形成多个位线结构；
在所述位线结构之间形成接触孔；
在所述接触孔的侧壁上形成牺牲间隔件；
形成凹陷在各个接触孔内的硅插塞；
通过去除所述牺牲间隔件来形成气隙；
形成覆盖所述气隙且同时暴露出所述硅插塞的顶表面的覆盖结构；
在所述硅插塞之上形成欧姆接触层；以及
在所述欧姆接触层之上形成金属插塞，
其中：
每个硅插塞包括多晶硅层，以及
每个覆盖结构包括通过将相对应的硅插塞氧化而产生的氧化硅。
8.如权利要求7所述的方法，其中，形成所述覆盖结构的步骤包括以下步骤：
通过对所述硅插塞的顶表面执行等离子体氧化工艺来形成氧化物；
在包括所述氧化物的整个表面之上形成氮化硅；以及
选择性地去除所述氧化物和所述氮化硅，使得所述硅插塞的顶表面暴露出来。
9.如权利要求7所述的方法，其中，所述欧姆接触层包括钴硅化物。
10.如权利要求7所述的方法，其中，所述金属插塞包括钨。
11.如权利要求7所述的方法，其中，所述牺牲间隔件包括氮化钛。
12.如权利要求7所述的方法，还包括以下步骤：
在形成所述接触孔之前在所述位线结构的侧壁上形成间隔件。
13.一种半导体器件，包括：
多个位线结构，所述多个位线结构形成在衬底之上；
储存节点接触孔，所述储存节点接触孔被形成为经由所述储存节点接触孔将所述位线结构的侧壁暴露出来；
硅插塞，所述硅插塞被凹陷且形成在各个储存节点接触孔中；
气隙，所述气隙形成在所述位线结构的侧壁与所述硅插塞之间；
覆盖层图案，所述覆盖层图案形成在所述气隙之上；
钝化层，所述钝化层形成在各个覆盖层图案之上；以及
金属插塞，所述金属插塞形成在各个硅插塞之上，
其中，所述气隙用所述各个覆盖层图案和钝化层来覆盖，
其中，所述钝化层被形成为覆盖所述储存节点接触孔的上侧和侧壁的间隔件类型。
14.如权利要求13所述的半导体器件，其中，所述覆盖层图案包括所述硅插塞的氧化物。
15.如权利要求13所述的半导体器件，其中，所述钝化层包括氮化硅。
16.如权利要求13所述的半导体器件，其中：
每个硅插塞包括多晶硅层，以及
每个金属插塞包括钨层。
17.如权利要求13所述的半导体器件，还包括：
金属硅化物，所述金属硅化物形成在所述硅插塞和所述金属插塞之间。
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