CN109994429B - 半导体器件及其形成方法 - Google Patents

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Abstract

一种半导体器件及其形成方法，方法包括：在第一沟槽中形成第一栅介质层和位于第一栅介质层上的第一栅电极；在第二沟槽中形成第二栅介质层和位于第二栅介质层上的第二栅电极；刻蚀第一沟槽侧壁的部分第一栅介质层，在第一栅电极和第一介质层之间形成第一凹陷；刻蚀第二沟槽侧壁的部分第二栅介质层，在第二栅电极和第一介质层之间形成第二凹陷；形成第一保护层和第二保护层，第一保护层位于第一凹陷中，第二保护层位于第二凹陷中；以第一栅电极和第二栅电极为停止层，对第一介质层的表面、以及第一保护层和第二保护层的顶部表面进行修整研磨。所述方法提高了半导体器件的性能。

Description

半导体器件及其形成方法
技术领域
本发明涉及半导体制造领域，尤其涉及一种半导体器件及其形成方法。
背景技术
MOS晶体管是现代集成电路中最重要的元件之一。MOS晶体管的基本结构包括：半导体衬底；位于半导体衬底表面的栅极结构，位于栅极结构一侧半导体衬底内的源区和位于栅极结构另一侧半导体衬底内的漏区。MOS晶体管的工作原理是：通过在栅极结构施加电压，调节通过栅极结构底部沟道的电流来产生开关信号。
随着半导体技术的发展，传统的平面式的MOS晶体管对沟道电流的控制能力变弱，造成严重的漏电流。而鳍式场效应晶体管(Fin FET)是一种新兴的多栅器件，一般包括凸出于半导体衬底表面的鳍部，覆盖部分所述鳍部的顶部表面和侧壁表面的栅极结构，位于栅极结构一侧的鳍部内的源区和位于栅极结构另一侧的鳍部内的漏区。
然而，现有技术中无论是平面式的MOS晶体管还是鳍式场效应晶体管构成的半导体器件的性能均较差。
发明内容
本发明解决的问题是提供一种半导体器件及其形成方法，以提高半导体器件的性能。
为解决上述问题，本发明提供一种半导体器件的形成方法，包括：提供基底，基底上具有第一介质层，第一介质层中具有贯穿第一介质层的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；在第一沟槽中形成第一栅介质层和位于第一栅介质层上的第一栅电极，第一栅介质层位于第一沟槽的侧壁和底部；在第二沟槽中形成第二栅介质层和位于第二栅介质层上的第二栅电极，第二栅介质层位于第二沟槽的侧壁和底部；刻蚀第一沟槽侧壁的部分第一栅介质层，在第一栅电极和第一介质层之间形成第一凹陷；刻蚀第二沟槽侧壁的部分第二栅介质层，在第二栅电极和第一介质层之间形成第二凹陷；形成第一保护层和第二保护层，第一保护层位于第一凹陷中，第二保护层位于第二凹陷中；以第一栅电极和第二栅电极为停止层，对第一介质层的表面、以及第一保护层和第二保护层的顶部表面进行修整研磨。
可选的，在垂直于第一沟槽延伸方向且平行于基底表面的方向上，所述第一沟槽的尺寸为26nm～30nm；在垂直于第二沟槽延伸方向且平行于基底表面的方向上，所述第二沟槽的尺寸为65nm～75nm。
可选的，所述第一保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第二保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层的材料包括氧化硅；所述第一栅电极和第二栅电极的材料为金属。
可选的，在刻蚀第一沟槽侧壁的部分第一栅介质层的过程中，刻蚀第二沟槽侧壁的部分第二栅介质层，形成所述第一凹陷和第二凹陷。
可选的，形成所述第一保护层和第二保护层的方法包括：在所述第一凹陷和第二凹陷中、以及第一栅电极、第二栅电极和第一介质层上形成保护膜；研磨所述保护膜直至暴露出第一栅电极和第二栅电极的顶部表面、以及第一介质层表面，形成所述第一保护层和第二保护层。
可选的，形成所述保护膜的工艺包括原子层沉积工艺；研磨所述保护膜的工艺包括化学机械研磨工艺。
可选的，所述修整研磨的工艺包括化学机械研磨工艺。
可选的，还包括：在形成所述第一介质层之前，在基底中形成第一源漏掺杂层和第二源漏掺杂层；第一介质层还位于第一源漏掺杂层和第二源漏掺杂层上，第一源漏掺杂层分别位于第一沟槽两侧，第二源漏掺杂层分别位于第二沟槽两侧；形成第一栅电极后，第一源漏掺杂层分别位于第一栅电极两侧的基底中；形成第二栅电极后，第二源漏掺杂层分别位于第二栅电极两侧的基底中；在第一栅电极两侧分别形成贯穿第一介质层的第一通孔，第一通孔暴露出第一源漏掺杂层表面，在形成第一通孔的过程中，在第二栅电极两侧分别形成贯穿第一介质层的第二通孔，第二通孔暴露出第二源漏掺杂层表面。
可选的，还包括：在形成第一通孔和第二通孔之前，在第一保护层、第二保护层、第一栅电极、第二栅电极和第一介质层上形成第二介质层；第一通孔还贯穿第一栅电极两侧的第二介质层；第二通孔还贯穿第二栅电极两侧的第二介质层。
可选的，还包括：在形成所述第二介质层之前，形成第三保护层，第三保护层位于第一保护层顶部表面、第一栅电极顶部表面、第二保护层的顶部表面、第二栅电极的顶部表面、以及第一介质层表面，第三保护层的介电常数大于第一介质层的介电常数且大于第二介质层的介电常数；第二介质层位于第三保护层表面；第一通孔还贯穿第一栅电极两侧的第三保护层；第二通孔还贯穿第二栅电极两侧的第三保护层。
可选的，还包括：形成第一停止层和第二停止层，第一停止层位于第一源漏掺杂层表面，第二停止层位于第二源漏掺杂层表面；在形成第一通孔和第二通孔之前，第一介质层还覆盖第一停止层以及第二停止层；形成第一通孔和第二通孔后，第一通孔还贯穿第一停止层，第二通孔还贯穿第二停止层。
可选的，还包括：在第一通孔中形成第一插塞，第一插塞和第一源漏掺杂层电学连接；在第二通孔中形成第二插塞，第二插塞和第二源漏掺杂层电学连接。
可选的，在形成第一栅介质层和第一栅电极之前，第一沟槽的侧壁具有第一侧墙；形成第一栅介质层和第一栅电极之后，第一侧墙位于第一栅介质层和第一介质层之间；在形成第二栅介质层和第二栅电极之前，第二沟槽的侧壁具有第二侧墙；形成第二栅介质层和第二栅电极之后，第二侧墙位于第二栅介质层和第一介质层之间；所述第一凹陷位于第一栅电极和第一侧墙之间；所述第二凹陷位于第二栅电极和第二侧墙之间。
本发明还提供一种半导体器件，包括：基底；位于基底上的第一介质层，第一介质层中具有贯穿第一介质层的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；位于第一沟槽中的第一栅介质层和第一栅电极，第一栅介质层位于第一沟槽的底部和部分侧壁，第一栅电极位于第一栅介质层上，第一栅电极和第一介质层之间具有位于第一栅介质层上的第一凹陷；位于第二沟槽中的第二栅介质层和第二栅电极，第二栅介质层位于第二沟槽的底部和部分侧壁，第二栅电极位于第二栅介质层上，第二栅电极和第一介质层之间具有位于第二栅介质层上的第二凹陷；位于第一凹陷中的第一保护层；位于第二凹陷中的第二保护层。
可选的，在垂直于第一沟槽延伸方向且平行于基底表面的方向上，所述第一沟槽的尺寸为26nm～30nm；在垂直于第二沟槽延伸方向且平行于基底表面的方向上，所述第二沟槽的尺寸为65nm～75nm。
可选的，所述第一保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第二保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层的材料包括氧化硅；所述第一栅电极和第二栅电极的材料为金属。
可选的，还包括：分别位于第一栅电极两侧的基底中的第一源漏掺杂层；分别位于第二栅电极两侧的基底中的第二源漏掺杂层；第一介质层还位于第一源漏掺杂层和第二源漏掺杂层上；位于第一栅电极两侧且贯穿第一介质层的第一通孔，第一通孔暴露出第一源漏掺杂层表面；位于第二栅电极两侧且贯穿第一介质层的第二通孔，第二通孔暴露出第二源漏掺杂层表面。
可选的，还包括：位于第一保护层、第二保护层、第一栅电极、第二栅电极和第一介质层上的第二介质层；第一通孔还贯穿第一栅电极两侧的第二介质层；第二通孔还贯穿第二栅电极两侧的第二介质层。
可选的，还包括：第三保护层，第三保护层位于第一保护层顶部表面、第一栅电极顶部表面、第二保护层的顶部表面、第二栅电极的顶部表面、以及第一介质层表面，第三保护层的介电常数大于第一介质层的介电常数且大于第二介质层的介电常数；第二介质层位于第三保护层表面；第一通孔还贯穿第一栅电极两侧的第三保护层；第二通孔还贯穿第二栅电极两侧的第三保护层。
可选的，还包括：位于第一通孔中的第一插塞，第一插塞和第一源漏掺杂层电学连接；位于第二通孔中的第二插塞，第二插塞和第二源漏掺杂层电学连接。
与现有技术相比，本发明的技术方案具有以下优点：
本发明技术方案提供的半导体器件的形成方法中，第一保护层用于使第一栅电极和第一栅介质层与第一嵌入材料之间隔离，且第一保护层的介电常数较大，使第一栅电极和第一嵌入材料之间的耐击穿性提高，避免漏电。第二保护层用于使第二栅电极和第二栅介质层与第二嵌入材料之间隔离，且第二保护层的介电常数较大，使第二栅电极和第二嵌入材料之间的耐击穿性提高，避免漏电。对第一介质层表面进行修整研磨用于使第一介质层、第一保护层、第二保护层相对于第一栅电极和第二栅电极的表面的高度差减小。虽然第二沟槽的宽度大于第一沟槽的宽度，但是由于第二栅电极的硬度较大，因此第二栅电极的工艺对第二栅电极顶部表面材料的损耗较少，且形成第二凹陷无需刻蚀第二栅电极，因此在进行所述修整研磨之前，第二栅电极的顶部表面相对于第二栅电极两侧第一介质层的表面的高度差较小。由于第一栅电极的硬度较大，因此第一栅电极的工艺对第一栅电极顶部表面材料的损耗较少，且形成第一凹陷无需刻蚀第一栅电极，因此在进行所述修整研磨之前，第一栅电极的顶部表面相对于第一栅电极两侧第一介质层的表面的高度差较小。在此基础上，以第一栅电极和第二栅电极为停止层进行所述修整研磨，因此所述修整研磨对第二栅电极两侧的第一介质层、以第一栅电极两侧的第一介质层的损耗均较小。这样，能够使得第二栅电极两侧第一介质层的厚度与第一栅电极两侧第一介质层的厚度相差较小，满足工艺设计的要求，提高了半导体器件的性能。
进一步，在第一栅电极两侧分别形成贯穿第一介质层的第一通孔，第一通孔暴露出第一源漏掺杂层表面，在形成第一通孔的过程中，在第二栅电极两侧分别形成贯穿第一介质层的第二通孔，第二通孔暴露出第二源漏掺杂层表面。由于能够使第二栅电极两侧第一介质层的厚度与第一栅电极两侧第一介质层的厚度相差较小，因此避免刻蚀第二栅电极两侧第一介质层的时间相对于刻蚀第一栅电极两侧的第一介质层的时间过少，进而避免形成第一通孔和第二通孔的工艺对第二源漏掺杂层造成较大的损耗。
本发明技术方案提供的半导体器件中，第一栅电极和第一介质层之间具有位于第一栅介质层上的第一凹陷，第一栅电极的顶部表面和第一栅电极周围第一介质层的顶部表面基本一致。第二栅电极和第一介质层之间具有位于第二栅介质层上的第二凹陷，第二栅电极的顶部表面和第二栅电极周围第一介质层的顶部表面基本一致。由于第一栅电极的顶部表面相对于第二栅电极顶部表面的高度差较小，因此使得第二栅电极两侧第一介质层的厚度与第一栅电极两侧第一介质层的厚度相差较小，满足工艺设计的要求。因此，提高了半导体器件的性能。
附图说明
图1至图3是一种半导体器件形成过程的结构示意图；
图4至图10是本发明一实施例中半导体器件形成过程的结构示意图。
具体实施方式
正如背景技术所述，现有技术形成的半导体器件的性能较差。
图1至图3是一种半导体器件形成过程的结构示意图。
参考图1，提供基底，基底包括第一区X和第二区Y，第一区X用于形成短沟道晶体管，第二区Y用于形成长沟道晶体管，基底上具有底层介质层110，第一区X底层介质层110中具有贯穿底层介质层110的第一沟槽，第二区Y底层介质层110中具有贯穿底层介质层110的第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；在第一沟槽中形成第一栅极结构121，第一栅极结构121的顶部表面低于第一区X底层介质层110的表面；在第二沟槽中形成第二栅极结构122，第二栅极结构122的顶部表面低于第二区Y底层介质层110的表面。
第一栅极结构121两侧的基底中具有第一源漏掺杂层131；第二栅极结构122两侧的基底中具有第二源漏掺杂层132。底层介质层110还位于第一源漏掺杂层131和第二源漏掺杂层132上。
形成第一栅极结构121和第二栅极结构122的方法包括：在第一沟槽和第二沟槽中、以及底层介质层110上形成栅介质膜和位于栅介质膜上的栅电极膜；研磨栅电极膜和栅介质膜直至暴露出底层介质层110的表面，在第一沟槽中形成第一初始栅极结构，在第二沟槽中形成第二初始栅极结构；回刻蚀部分第一初始栅极结构，形成第一栅极结构121，回刻蚀部分第二初始栅极结构，形成第二栅极结构122。
在研磨栅电极膜和栅介质膜时，为了完全去除底层介质层110顶部表面的栅电极膜和栅介质膜，通常会进行一定的过研磨。为了方便说明，将对研磨栅电极膜和栅介质膜的过研磨称为第一过研磨。第一过研磨工艺还研磨底层介质层110。由于底层介质层110的硬度比栅电极膜的硬度较小，因此第一过研磨工艺容易划伤底层介质层110表面，进而将栅电极膜的材料嵌入第一沟槽周围和第二沟槽周围的底层介质层110顶部表面。为了方便说明，将嵌入第一沟槽周围的底层介质层110顶部表面的栅电极膜材料称为第一嵌入材料，将嵌入第二沟槽周围的底层介质层110顶部表面的栅电极膜材料称为第二嵌入材料。所述第一嵌入材料和第二嵌入材料与底层介质层110的结合力较大，因此难以将第一嵌入材料和第二嵌入材料去除。因此，第一初始栅极结构和第一嵌入材料连接，第二初始栅极结构和第二嵌入材料连接。
回刻蚀第一初始栅极结构以形成第一栅极结构121，回刻蚀第二初始栅极结构以形成第二栅极结构122。能够避免第一栅极结构121和第一嵌入材料直接连接，进而避免由于第一栅极结构121和第一嵌入材料直接连接引起的第一栅极结构121和后续的第一插塞之间的漏电。能够避免第二栅极结构122和第二嵌入材料直接连接，进而避免由于第二栅极结构122和第二嵌入材料直接连接引起的第二栅极结构122和后续的第二插塞之间的漏电。
参考图2，在第一沟槽中形成位于第一栅极结构121顶部表面的第一保护层131，在形成第一保护层131的过程中，在第二沟槽中形成位于第二栅极结构122顶部表面的第二保护层132。
形成第一保护层131和第二保护层132的方法包括：在第一沟槽和第二沟槽中、以及底层介质层110表面形成保护膜；采用化学机械研磨工艺研磨保护膜直至暴露出底层介质层110的表面，形成所述第一保护层131和第二保护层132。
第一保护层131的作用包括：使第一栅极结构121和第一嵌入材料之间隔离；且第一保护层131的介电常数较大，使第一栅极结构121和第一嵌入材料之间的耐击穿性提高，避免漏电。第二保护层132的作用包括：使第二栅极结构122和第二嵌入材料之间隔离；且第二保护层132的介电常数较大，使第二栅极结构122和第二嵌入材料之间的耐击穿性提高，避免漏电。
参考图3，以第一保护层131和第二保护层132为停止层，对底层介质层110的表面进行修整研磨。
所述修整研磨的作用包括：使第一保护层131的顶部表面和第一区X底层介质层110表面的高度差较为一致，使第二保护层132的顶部表面和第二区Y底层介质层110表面的高度差较为一致。
采用化学机械研磨工艺研磨保护膜，能够使得底层介质层110的顶部表面的平坦性提高。研磨保护膜的工艺需要具有一定的过研磨量，以保证各个区域的底层介质层110的顶部表面的保护膜均被去除。为了方便说明，将对保护膜的过研磨称为第二过研磨。在第二过研磨的过程中，第一沟槽和第二沟槽中的部分保护膜会被去除。第二过研磨采用的研磨垫在受力情况下向第二沟槽中的保护膜弯曲，且研磨垫向第二沟槽中央的弯曲程度大于向第二沟槽边缘的弯曲程度。且由于第二沟槽的宽度大于第一沟槽的宽度，即第二沟槽的宽度较大，因此研磨垫向第二沟槽中央的弯曲程度大于向第一沟槽中央的弯曲程度，弯曲后的研磨垫接触到第一沟槽和第二沟槽中的保护膜，导致对第二沟槽中的保护膜的损耗大于对第一沟槽中的保护膜的损耗。
修整研磨以第一保护层131和第二保护层132为停止层，因此经过修整研磨后，导致第二区Y底层介质层110表面低于第一区X底层介质层110的表面，且第二区Y底层介质层110表面与第一区X底层介质层110的表面高度相差较大，不能满足工艺设计的要求。
后续，还包括：刻蚀第一栅极结构121两侧的底层介质层110，在第一栅极结构121两侧形成贯穿底层介质层110的第一通孔，第一通孔暴露出第一源漏掺杂层131表面，在刻蚀第一栅极结构121两侧的底层介质层110的过程中，刻蚀第二栅极结构122两侧的底层介质层110，在第二栅极结构122两侧形成贯穿底层介质层110的第二通孔，第二通孔暴露出第二源漏掺杂层132表面；在第一通孔中形成第一插塞；在第二通孔中形成第二插塞。
在形成第一通孔和第二通孔的过程中，刻蚀第二区Y底层介质层110所需的时间相对于刻蚀第一区X底层介质层110所需的时间过少。进而导致第二源漏掺杂层132暴露在形成第一通孔和第二通孔的刻蚀环境的时间较长，第一通孔和第二通孔的工艺对第二源漏掺杂层132造成较大的损耗，导致第二区Y晶体管的电学性能下降，如第二源漏掺杂层132对第二区Y沟道的应力损失较大，第二区Y沟道中载流子迁移率较小。
在此基础上，本发明提供一种半导体器件的形成方法，第二沟槽的宽度大于第一沟槽的宽度；刻蚀第一沟槽侧壁的部分第一栅介质层，在第一栅电极和第一介质层之间形成第一凹陷；刻蚀第二沟槽侧壁的部分第二栅介质层，在第二栅电极和第一介质层之间形成第二凹陷；形成第一保护层和第二保护层，第一保护层位于第一凹陷中，第二保护层位于第二凹陷中；以第一栅电极和第二栅电极为停止层，对第一介质层的表面、以及第一保护层和第二保护层的顶部表面进行修整研磨。所述方法提高了半导体器件的性能。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图4至图10是本发明一实施例中半导体器件形成过程的结构示意图。
参考图4，提供基底，基底上具有第一介质层230，第一介质层230中具有贯穿第一介质层230的第一沟槽241和第二沟槽242，第二沟槽242的宽度大于第一沟槽241的宽度。
本实施例中，以半导体器件为鳍式场效应晶体管作为示例进行说明。在其它实施例中，半导体器件为平面式的MOS晶体管。
所述基底包括第一区A和第二区B。第二区B用于形成的晶体管的沟道长度大于第一区A用于形成的晶体管的沟道长度。
本实施例中，所述基底包括半导体衬底201和位于半导体衬底201上的鳍部。在其它实施例中，基底为平面式的半导体衬底。
所述半导体衬底201可以是单晶硅、多晶硅或非晶硅；半导体衬底201也可以是硅、锗、锗化硅、砷化镓等半导体材料。本实施例中，所述半导体衬底201的材料为硅。
所述鳍部包括第一区A的第一鳍部202和第二区B的第二鳍部203。
所述半导体衬底201上还有隔离结构204，隔离结构204覆盖第一鳍部202的部分侧壁和第二鳍部203的部分侧壁，隔离结构204的表面低于第一鳍部202的顶部表面和第二鳍部203的顶部表面。所述隔离结构204用于电学隔离相邻的鳍部。所述隔离结构204的材料包括氧化硅。
本实施例中，第一沟槽241和第二沟槽242均暴露出鳍部的部分侧壁表面和部分顶部表面。具体的，第一沟槽241暴露出第一鳍部202的部分侧壁表面和部分顶部表面，第二沟槽242暴露出第二鳍部203的部分侧壁表面和部分顶部表面。
所述第二沟槽242的宽度大于第一沟槽241的宽度。第一沟槽241的宽度指的是第一沟槽241在平行于半导体衬底201的表面且垂直于第一沟槽241延伸方向上的尺寸。第二沟槽242的宽度指的是第二沟槽242在平行于半导体衬底201的表面且垂直于第二沟槽242延伸方向上的尺寸。
在垂直于第一沟槽241延伸方向且平行于基底表面的方向上，所述第一沟槽241的尺寸为26nm～30nm；在垂直于第二沟槽242延伸方向且平行于基底表面的方向上，所述第二沟槽242的尺寸为65nm～75nm。
第一沟槽241的侧壁具有第一侧墙221，第二沟槽242的侧壁具有第二侧墙222。
本实施例中，还包括：在形成第一介质层230之前，在基底第一区A中形成第一源漏掺杂层251，在基底第二区B中形成第二源漏掺杂层252；第一介质层230还位于第一源漏掺杂层251和第二源漏掺杂层252上，第一源漏掺杂层251分别位于第一沟槽241两侧，第二源漏掺杂层252分别位于第二沟槽242两侧。
本实施例中，还包括：形成第一停止层211和第二停止层212，第一停止层211位于第一源漏掺杂层251表面，第二停止层212位于第二源漏掺杂层252表面。第一停止层211还位于第一侧墙221侧壁和第一区A的隔离结构204表面，第二停止层212还位于第二侧墙222侧壁和第二区B的隔离结构204表面。第一介质层230还覆盖第一源漏掺杂层251表面的第一停止层211、第一区A隔离结构204表面的第一停止层211、位于第一侧墙221侧壁的第一停止层211的侧壁表面、第二源漏掺杂层252表面的第二停止层212、第二区B隔离结构204表面的第二停止层212、以及位于第二侧墙222侧壁的第二停止层212的侧壁表面。
具体的，提供基底；在基底第一区A上形成第一伪栅极结构，在基底第二区B上形成第二伪栅极结构；在第一伪栅极结构侧壁形成第一侧墙221；在第二伪栅极结构侧壁形成第二侧墙222；在第一伪栅极结构和第一侧墙221两侧的基底中分别形成第一源漏掺杂层251，具体的，在第一伪栅极结构和第一侧墙221两侧的第一鳍部202中形成第一源漏掺杂层251；在第二伪栅极结构和第二侧墙222两侧的基底中分别形成第二源漏掺杂层252，具体的，在第二伪栅极结构和第二侧墙222两侧的第二鳍部203中分别形成第二源漏掺杂层252；形成第一源漏掺杂层251和第二源漏掺杂层252后，形成第一停止层211、第二停止层212和第一介质层230；之后，去除第一伪栅极结构，在第一区A的第一介质层230中形成第一沟槽241，去除第二伪栅极结构，在第二区B的第一介质层230中形成第二沟槽242。
所述第一介质层230的材料包括氧化硅。第一介质层230的材料采用沉积工艺形成，如流体化学气相沉积工艺。第一介质层230的硬度小于后续第二介质层的硬度。
第一停止层211的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；第二停止层212的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
第一停止层211的厚度为45埃～55埃，第二停止层212的厚度为45埃～55埃。第一停止层211和第二停止层212的厚度不能过大的原因包括：若第一停止层211和第二停止层212的厚度过大，导致第一停止层211对第一源漏掺杂层251的应力过大，第二停止层212对第二源漏掺杂层252的应力过大。
在其它实施例中，不形成第一停止层和第二停止层。
参考图5，在第一沟槽241(参考图4)中形成第一栅介质层261和位于第一栅介质层261上的第一栅电极271，第一栅介质层261位于第一沟槽241的侧壁和底部；在第二沟槽242(参考图4)中形成第二栅介质层262和位于第二栅介质层262上的第二栅电极272，第二栅介质层262位于第二沟槽242的侧壁和底部。
第二栅电极272的宽度大于第一栅电极271的宽度。
第一栅电极271的宽度指的是第一栅电极271在平行于半导体衬底201的表面且垂直于第一栅电极271延伸方向上的尺寸。第二栅电极272的宽度指的是第二栅电极272在平行于半导体衬底201的表面且垂直于第二栅电极272延伸方向上的尺寸。
所述第一栅电极271和第二栅电极272的材料为金属。第一栅介质层261和第二栅介质层262的材料为高K(K大于3.9)介质材料。
第一源漏掺杂层251分别位于第一栅电极271两侧的基底中，具体的，第一源漏掺杂层251分别位于第一栅电极271两侧的第一鳍部202中，第二源漏掺杂层252分别位于第二栅电极272两侧的基底中，具体的，第二源漏掺杂层252分别位于第二栅电极272两侧的第二鳍部203中。
第一侧墙221位于第一栅介质层261和第一区A的第一介质层230之间，第二侧墙222位于第二栅介质层262和第二区B的第一介质层230之间。
具体的，形成第一栅介质层261、第一栅电极271、第二栅介质层262和第二栅电极272的方法包括：在第一沟槽241的侧壁和底部、第二沟槽242的侧壁和底部、第一侧墙221和第二侧墙222上、以及第一介质层230上形成栅介质膜；在栅介质层上形成栅电极膜，且栅电极膜的整个表面高于第一介质层230的表面；采用化学机械研磨工艺研磨栅电极膜和栅介质膜直至暴露出第一区A第一介质层230的表面、第二区B第一介质层230的表面、以及第一侧墙221和第二侧墙222的顶部表面。
为了将位于第一区A第一介质层230表面和第一侧墙221上的栅介质膜和栅电极膜、以及位于第二区B第一介质层230表面和第二侧墙222上的栅介质膜和栅电极膜完全去除，需要对栅介质膜和栅电极膜进行过研磨。
虽然第二沟槽242的宽度大于第一沟槽241的宽度，但是由于第二栅电极272的硬度较大，因此形成第二栅电极272的工艺对第二栅电极272顶部表面材料的损耗较少，具体的，过研磨对第二栅电极272顶部表面材料的损耗较少。由于第一栅电极271的硬度较大，因此形成第一栅电极271的工艺对第一栅电极271顶部表面材料的损耗较少，具体的，过研磨对第一栅电极271顶部表面材料的损耗较少。
对栅介质膜和栅电极膜进行过研磨后，第一栅电极271的顶部表面和第二栅电极272的顶部表面均呈凹陷状，且第一栅电极271的顶部表面凹陷的程度较小，第二栅电极272的顶部表面凹陷的程度较小。
需要说明的是，过研磨工艺还研磨第一介质层230。由于第一介质层230的硬度比栅电极膜的硬度较小，因此过研磨工艺容易划伤第一介质层230表面，进而将栅电极膜的材料嵌入第一沟槽241周围和第二沟槽242周围的第一介质层230顶部表面。为了方便说明，将嵌入第一沟槽241周围的第一介质层230顶部表面的栅电极膜材料称为第一嵌入材料，将嵌入第二沟槽242周围的第一介质层230顶部表面的栅电极膜材料称为第二嵌入材料。所述第一嵌入材料和第二嵌入材料与第一介质层230的结合力较大，因此难以将第一嵌入材料和第二嵌入材料去除。因此，在后续刻蚀第一沟槽241侧壁的部分第一栅介质层261、以及刻蚀第二沟槽242侧壁的部分第二栅介质层262之前，第一栅电极271和第一栅介质层261与第一嵌入材料容易连接，第二栅电极272和第二栅介质层262与第二嵌入材料容易连接。
参考图6，刻蚀第一沟槽241(参考图4)侧壁的部分第一栅介质层261，在第一栅电极271和第一介质层230之间形成第一凹陷281；刻蚀第二沟槽242(参考图4)侧壁的部分第二栅介质层262，在第二栅电极272和第一介质层230之间形成第二凹陷282。
在刻蚀第一沟槽241侧壁的部分第一栅介质层261的过程中，刻蚀去除了与第一栅介质层261连接的第一嵌入材料，这样使得第一栅电极271和第一嵌入材料断开，进而避免由于第一栅电极271和第一嵌入材料直接连接引起的第一栅电极271和后续第一插塞之间的漏电。
在刻蚀第二沟槽242侧壁的部分第二栅介质层262的过程中，刻蚀去除了与第二栅介质层262连接的第二嵌入材料，这样使得第二栅电极272和第二嵌入材料断开，进而避免由于第二栅电极272和第二嵌入材料直接连接引起的第二栅电极272和后续第二插塞之间的漏电。
本实施例中，在刻蚀第一沟槽241侧壁的部分第一栅介质层261的过程中，刻蚀第二沟槽242侧壁的部分第二栅介质层262，形成所述第一凹陷281和第二凹陷282，简化了工艺。
具体的，第一凹陷281位于第一栅电极271和第一侧墙221之间；第二凹陷282位于第二栅电极272和第二侧墙222之间。第一凹陷281的深度为270埃～330埃；第二凹陷282的深度为270埃～330埃。
第二栅电极272的工艺对第二栅电极272顶部表面材料的损耗较少，且形成第二凹陷282无需刻蚀第二栅电极272，因此在进行后续修整研磨之前，第二栅电极272的顶部表面相对于第二栅电极272两侧第一介质层230的表面的高度差较小。
第一栅电极271的工艺对第一栅电极271顶部表面材料的损耗较少，且形成第一凹陷281无需刻蚀第一栅电极271，因此在进行后续修整研磨之前，第一栅电极271的顶部表面相对于第一栅电极271两侧第一介质层230的表面的高度差较小。
参考图7，形成第一保护层291和第二保护层292，第一保护层291位于第一凹陷281(参考图6)中，第二保护层292位于第二凹陷282中(参考图6)。
形成第一保护层291和第二保护层292的方法包括：在第一凹陷281和第二凹陷282中、以及第一栅电极271、第二栅电极272、第一侧墙221、第二侧墙222和第一介质层230上形成保护膜；研磨保护膜直至暴露出第一栅电极271和第二栅电极272的顶部表面、第一侧墙221和第二侧墙222的顶部表面、以及第一介质层230表面，形成第一保护层291和第二保护层292。
形成所述保护膜290的工艺为沉积工艺，如原子层沉积工艺。本实施例中，形成所述保护层290的工艺为原子层沉积工艺。
研磨所述保护膜的工艺包括化学机械研磨工艺。
所述第一保护层291的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第二保护层292的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
第一保护层291的作用包括：使第一栅电极271和第一栅介质层261与第一嵌入材料之间隔离；且第一保护层291的介电常数较大，使第一栅电极271和第一嵌入材料之间的耐击穿性提高，避免漏电。
第二保护层292的作用包括：使第二栅电极272和第二栅介质层262与第二嵌入材料之间隔离；且第二保护层292的介电常数较大，使第二栅电极272和第二嵌入材料之间的耐击穿性提高，避免漏电。
参考图8，以第一栅电极271和第二栅电极272为停止层，对第一介质层230的表面、以及第一保护层291和第二保护层292的顶部表面进行修整研磨。
所述修整研磨的工艺包括化学机械研磨工艺。
所述修整研磨用于使第一介质层230、第一保护层291、第二保护层292相对于第一栅电极271和第二栅电极272的表面的高度差减小。
所述修整研磨还对第一侧墙221和第二侧墙222的顶部表面进行了研磨，使第一侧墙221和第二侧墙222的顶部表面相对于第一栅电极271和第二栅电极272的表面的高度差减小。由于以第一栅电极271和第二栅电极272为停止层进行所述修整研磨，因此所述修整研磨对第二栅电极272两侧的第一介质层230、以第一栅电极271两侧的第一介质层230的损耗均较小。这样，能够使得第二栅电极272两侧第一介质层230的厚度与第一栅电极271两侧第一介质层230的厚度相差较小，满足工艺设计的要求，提高了半导体器件的性能。
接着，在第一栅电极271两侧分别形成贯穿第一介质层230的第一通孔，第一通孔暴露出第一源漏掺杂层表面，在形成第一通孔的过程中，在第二栅电极272两侧分别形成贯穿第一介质层230的第二通孔，第二通孔暴露出第二源漏掺杂层表面。
本实施例中，还包括：在形成第一通孔和第二通孔之前，在第一保护层291、第二保护层292、第一栅电极271、第二栅电极272和第一介质层230上形成第二介质层；第一通孔还贯穿第一栅电极271两侧的第二介质层；第二通孔还贯穿第二栅电极272两侧的第二介质层。
本实施例中，还包括：在形成第二介质层之前，形成第三保护层。在其它实施例中，不形成第三保护层。
参考图9，第三保护层300，第三保护层300位于第一保护层291顶部表面、第一栅电极271顶部表面、第二保护层的顶部表面、第二栅电极的顶部表面、以及第一介质层表面，第三保护层300的介电常数大于第一介质层230的介电常数。
形成第三保护层300的工艺为沉积工艺。第三保护层300的介电常数大于第一介质层230的介电常数且大于后续形成的第二介质层的介电常数。第三保护层300的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅。
第三保护层300的作用包括：使得第一栅电极和后续第一插塞之间的耐击穿性提高，避免漏电；使得第二栅电极和后续第二插塞之间的耐击穿性提高，避免漏电。
继续参考图9，在第一保护层291、第二保护层292、第一栅电极271、第二栅电极272和第一介质层230上形成第二介质层310。
本实施例中，第二介质层310还位于第三保护层300、第一侧墙221和第二侧墙222上。具体的，第二介质层310位于第三保护层300表面。
第二介质层310的材料包括氧化硅。形成第二介质层310的工艺为沉积工艺，如高密度等离子体化学气相沉积工艺。
参考图10，在第一栅电极271两侧分别形成贯穿第一介质层230的第一通孔321，第一通孔321暴露出第一源漏掺杂层251表面，在形成第一通孔321的过程中，在第二栅电极272两侧分别形成贯穿第一介质层230的第二通孔322，第二通孔322暴露出第二源漏掺杂层252表面。
在形成第一通孔321的过程中，形成第二通孔322，无需采用单独的工艺分别形成第一通孔和第二通孔，因此简化了工艺。
第一通孔321还贯穿第一栅电极271两侧的第三保护层300和第二介质层310；第二通孔322还贯穿第二栅电极272两侧的第三保护层300和第二介质层310。
第一通孔321还贯穿第一停止层211，第二通孔322还贯穿第二停止层212。
由于能够使第二栅电极272两侧第一介质层230的厚度与第一栅电极271两侧第一介质层230的厚度相差较小，因此避免刻蚀第二栅电极272两侧第一介质层230的时间相对于刻蚀第一栅电极271两侧的第一介质层230的时间过少，进而避免形成第一通孔321和第二通孔322的工艺对第二源漏掺杂层252造成较大的损耗。
本实施例中，还包括：在第一通孔321中形成第一插塞，第一插塞和第一源漏掺杂层251电学连接；在第二通孔322中形成第二插塞，第二插塞和第二源漏掺杂层252电学连接。
相应的，本实施例还提供一种采用上述方法形成的半导体器件，请参考图10，包括：基底；位于基底上的第一介质层230，第一介质层230中具有贯穿第一介质层230的第一沟槽241(参考图4)和第二沟槽242(参考图4)，第二沟槽242的宽度大于第一沟槽241的宽度；位于第一沟槽241中的第一栅介质层261和第一栅电极271，第一栅介质层261位于第一沟槽241的底部和部分侧壁，第一栅电极271位于第一栅介质层271上，第一栅电极271和第一介质层271之间具有位于第一栅介质层261上的第一凹陷281(参考图6)；位于第二沟槽242中的第二栅介质层262和第二栅电极272，第二栅介质层262位于第二沟槽242的底部和部分侧壁，第二栅电极272位于第二栅介质层262上，第二栅电极272和第一介质层230之间具有位于第二栅介质层262上的第二凹陷282(参考图6)；位于第一凹陷281中的第一保护层291；位于第二凹陷282中的第二保护层292。
在垂直于第一沟槽延伸方向且平行于基底表面的方向上，所述第一沟槽的尺寸为26nm～30nm；在垂直于第二沟槽延伸方向且平行于基底表面的方向上，所述第二沟槽的尺寸为65nm～75nm。
第一保护层291的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第二保护层292的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层230的材料包括氧化硅；所述第一栅电极271和第二栅电极272的材料为金属。
所述半导体器件还包括：分别位于第一栅电极271两侧的基底中的第一源漏掺杂层251；分别位于第二栅电极272两侧的基底中的第二源漏掺杂层252；第一介质层230还位于第一源漏掺杂层251和第二源漏掺杂层252上；位于第一栅电极271两侧且贯穿第一介质层230的第一通孔321，第一通孔321暴露出第一源漏掺杂层251表面；位于第二栅电极272两侧且贯穿第一介质层230的第二通孔322，第二通孔322暴露出第二源漏掺杂层252表面。
所述半导体器件还包括：位于第一保护层291、第二保护层292、第一栅电极271、第二栅电极272和第一介质层230上的第二介质层310；第一通孔321还贯穿第一栅电极271两侧的第二介质层310；第二通孔322还贯穿第二栅电极272两侧的第二介质层310。
所述半导体器件还包括：第三保护层300，第三保护层300位于第一保护层291顶部表面、第一栅电极271顶部表面、第二保护层的顶部表面、第二栅电极的顶部表面、以及第一介质层表面，第三保护层300的介电常数大于第一介质层230的介电常数且大于第二介质层310的介电常数；第一通孔321还贯穿第一栅电极271两侧的第三保护层300；第二通孔322还贯穿第二栅电极272两侧的第三保护层300。
所述半导体器件还包括：位于第一通孔321中的第一插塞，第一插塞和第一源漏掺杂层251电学连接；位于第二通孔322中的第二插塞，第二插塞和第二源漏掺杂层252电学连接。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (20)

1.一种半导体器件的形成方法，其特征在于，包括：
提供基底，基底上具有第一介质层，第一介质层中具有贯穿第一介质层的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；
在第一沟槽中形成第一栅介质层和位于第一栅介质层上的第一栅电极，第一栅介质层位于第一沟槽的侧壁和底部；
在第二沟槽中形成第二栅介质层和位于第二栅介质层上的第二栅电极，第二栅介质层位于第二沟槽的侧壁和底部；
刻蚀第一沟槽侧壁的部分第一栅介质层，在第一栅电极和第一介质层之间形成第一凹陷；
刻蚀第二沟槽侧壁的部分第二栅介质层，在第二栅电极和第一介质层之间形成第二凹陷；
形成第一保护层和第二保护层，第一保护层位于第一凹陷中，第二保护层位于第二凹陷中；
以第一栅电极和第二栅电极为停止层，对第一介质层的表面、以及第一保护层和第二保护层的顶部表面进行修整研磨。
2.根据权利要求1所述的半导体器件的形成方法，其特征在于，在垂直于第一沟槽延伸方向且平行于基底表面的方向上，所述第一沟槽的尺寸为26nm~30nm；在垂直于第二沟槽延伸方向且平行于基底表面的方向上，所述第二沟槽的尺寸为65nm~75nm。
3.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述第一保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第二保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层的材料包括氧化硅；所述第一栅电极和第二栅电极的材料为金属。
4.根据权利要求1所述的半导体器件的形成方法，其特征在于，在刻蚀第一沟槽侧壁的部分第一栅介质层的过程中，刻蚀第二沟槽侧壁的部分第二栅介质层，形成所述第一凹陷和第二凹陷。
5.根据权利要求1所述的半导体器件的形成方法，其特征在于，形成所述第一保护层和第二保护层的方法包括：在所述第一凹陷和第二凹陷中、以及第一栅电极、第二栅电极和第一介质层上形成保护膜；研磨所述保护膜直至暴露出第一栅电极和第二栅电极的顶部表面、以及第一介质层表面，形成所述第一保护层和第二保护层。
6.根据权利要求5所述的半导体器件的形成方法，其特征在于，形成所述保护膜的工艺包括原子层沉积工艺；研磨所述保护膜的工艺包括化学机械研磨工艺。
7.根据权利要求1所述的半导体器件的形成方法，其特征在于，所述修整研磨的工艺包括化学机械研磨工艺。
8.根据权利要求1所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第一介质层之前，在基底中形成第一源漏掺杂层和第二源漏掺杂层；第一介质层还位于第一源漏掺杂层和第二源漏掺杂层上，第一源漏掺杂层分别位于第一沟槽两侧，第二源漏掺杂层分别位于第二沟槽两侧；形成第一栅电极后，第一源漏掺杂层分别位于第一栅电极两侧的基底中；形成第二栅电极后，第二源漏掺杂层分别位于第二栅电极两侧的基底中；在第一栅电极两侧分别形成贯穿第一介质层的第一通孔，第一通孔暴露出第一源漏掺杂层表面，在形成第一通孔的过程中，在第二栅电极两侧分别形成贯穿第一介质层的第二通孔，第二通孔暴露出第二源漏掺杂层表面。
9.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：在形成第一通孔和第二通孔之前，在第一保护层、第二保护层、第一栅电极、第二栅电极和第一介质层上形成第二介质层；第一通孔还贯穿第一栅电极两侧的第二介质层；第二通孔还贯穿第二栅电极两侧的第二介质层。
10.根据权利要求9所述的半导体器件的形成方法，其特征在于，还包括：在形成所述第二介质层之前，形成第三保护层，第三保护层位于第一保护层顶部表面、第一栅电极顶部表面、第二保护层的顶部表面、第二栅电极的顶部表面、以及第一介质层表面，第三保护层的介电常数大于第一介质层的介电常数且大于第二介质层的介电常数；第二介质层位于第三保护层表面；第一通孔还贯穿第一栅电极两侧的第三保护层；第二通孔还贯穿第二栅电极两侧的第三保护层。
11.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：形成第一停止层和第二停止层，第一停止层位于第一源漏掺杂层表面，第二停止层位于第二源漏掺杂层表面；在形成第一通孔和第二通孔之前，第一介质层还覆盖第一停止层以及第二停止层；形成第一通孔和第二通孔后，第一通孔还贯穿第一停止层，第二通孔还贯穿第二停止层。
12.根据权利要求8所述的半导体器件的形成方法，其特征在于，还包括：在第一通孔中形成第一插塞，第一插塞和第一源漏掺杂层电学连接；在第二通孔中形成第二插塞，第二插塞和第二源漏掺杂层电学连接。
13.根据权利要求1所述的半导体器件的形成方法，其特征在于，在形成第一栅介质层和第一栅电极之前，第一沟槽的侧壁具有第一侧墙；形成第一栅介质层和第一栅电极之后，第一侧墙位于第一栅介质层和第一介质层之间；在形成第二栅介质层和第二栅电极之前，第二沟槽的侧壁具有第二侧墙；形成第二栅介质层和第二栅电极之后，第二侧墙位于第二栅介质层和第一介质层之间；所述第一凹陷位于第一栅电极和第一侧墙之间；所述第二凹陷位于第二栅电极和第二侧墙之间。
14.一种半导体器件，其特征在于，包括：
基底；
位于基底上的第一介质层，第一介质层中具有贯穿第一介质层的第一沟槽和第二沟槽，第二沟槽的宽度大于第一沟槽的宽度；
位于第一沟槽中的第一栅介质层和第一栅电极，第一栅介质层位于第一沟槽的底部和部分侧壁，第一栅电极位于第一栅介质层上，第一栅电极和第一介质层之间具有位于第一栅介质层上的第一凹陷；
位于第二沟槽中的第二栅介质层和第二栅电极，第二栅介质层位于第二沟槽的底部和部分侧壁，第二栅电极位于第二栅介质层上，第二栅电极和第一介质层之间具有位于第二栅介质层上的第二凹陷；
位于第一凹陷中的第一保护层；
位于第二凹陷中的第二保护层；
其中，所述第一介质层的表面、以及所述第一保护层和第二保护层的顶部表面以第一栅电极和第二栅电极为停止层进行修整研磨。
15.根据权利要求14所述的半导体器件，其特征在于，在垂直于第一沟槽延伸方向且平行于基底表面的方向上，所述第一沟槽的尺寸为26nm~30nm；在垂直于第二沟槽延伸方向且平行于基底表面的方向上，所述第二沟槽的尺寸为65nm~75nm。
16.根据权利要求14所述的半导体器件，其特征在于，所述第一保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第二保护层的材料为氮化硅、氮氧化硅、氮碳氧化硅、氮硼氧化硅或氮碳硼氧硅；所述第一介质层的材料包括氧化硅；所述第一栅电极和第二栅电极的材料为金属。
17.根据权利要求14所述的半导体器件，其特征在于，还包括：分别位于第一栅电极两侧的基底中的第一源漏掺杂层；分别位于第二栅电极两侧的基底中的第二源漏掺杂层；第一介质层还位于第一源漏掺杂层和第二源漏掺杂层上；位于第一栅电极两侧且贯穿第一介质层的第一通孔，第一通孔暴露出第一源漏掺杂层表面；位于第二栅电极两侧且贯穿第一介质层的第二通孔，第二通孔暴露出第二源漏掺杂层表面。
18.根据权利要求17所述的半导体器件，其特征在于，还包括：位于第一保护层、第二保护层、第一栅电极、第二栅电极和第一介质层上的第二介质层；第一通孔还贯穿第一栅电极两侧的第二介质层；第二通孔还贯穿第二栅电极两侧的第二介质层。
19.根据权利要求18所述的半导体器件，其特征在于，还包括：第三保护层，第三保护层位于第一保护层顶部表面、第一栅电极顶部表面、第二保护层的顶部表面、第二栅电极的顶部表面、以及第一介质层表面，第三保护层的介电常数大于第一介质层的介电常数且大于第二介质层的介电常数；第二介质层位于第三保护层表面；第一通孔还贯穿第一栅电极两侧的第三保护层；第二通孔还贯穿第二栅电极两侧的第三保护层。
20.根据权利要求17所述的半导体器件，其特征在于，还包括：位于第一通孔中的第一插塞，第一插塞和第一源漏掺杂层电学连接；位于第二通孔中的第二插塞，第二插塞和第二源漏掺杂层电学连接。
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