CN111725300A - Mosfet器件的终端结构及其制备方法和应用 - Google Patents
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Abstract
本发明涉及一种MOSFET器件的终端结构及其制备方法和应用，所述终端结构包括设置于所述MOSFET器件芯片***的一组以上由内而外依次分布的碳化硅沟槽环；所述碳化硅沟槽环为封闭的环形；最内侧的所述碳化硅沟槽环与所述芯片的低电位连接；最外侧的所述碳化硅沟槽环为截止环，所述截止环的电位与所述芯片的划片道连接。本发明的MOSFET器件的终端结构，通过内侧将碳化硅沟槽与芯片的低电位连接，有效抑制了反刑沟道的形成，可以抑制漏电；在外侧将碳化硅沟槽与划片道的高电位连接，可以加强隔离效果，封闭的环形设计可以避免内侧与外侧之间形成漏电通道，从而解决了MOSFET器件耐压和漏电的问题。
Description
技术领域
本发明属于半导体技术领域，具体涉及一种MOSFET器件的终端结构及其制备方法和应用。
背景技术
金属-氧化物半导体场效应晶体管，简称金氧半场效晶体管 (Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)是一种可以广泛使用在模拟电路与数字电路的场效晶体管。MOSFET的终端结构通常采用碳化硅沟槽。如图1所示，碳化硅沟槽(SiC Trench MOS)的传统工艺制造方法包括如下步骤：通常是在一块半导体衬底9上，形成轻掺杂的N型外延层8，在8上生长一层二氧化硅层，用第一块P阱(P-well)光罩定义出P型本体区；然后在碳化硅片表面生长一层厚的二氧化硅层，用第二块沟槽(SiC Trench)光罩定义出沟槽区域，在N-外延层上形成一系列沟槽，通过热氧化，在沟槽中生长栅氧化层7，在栅氧化层7上淀积多晶硅，然后对多晶硅进行回刻，形成栅电极6；接着在之前定义出的P型本体区内，进行第一种P型杂质离子的注入，扩散形成P型本体区5；再采用第三块N+光罩，在P阱区域内定义出N+源极接触区域4，进行第二种N型杂质离子的注入和扩散；随后在芯片表面淀积绝缘介质层3，采用第四块接触孔(Contact)光罩定义接触孔图形，光刻源极孔2，在孔内填充阻挡层金属，再在表面溅射顶层金属；最后使用第五块金属层(Metal)光罩，定义栅极金属区域1(Gate Metal)和源极金属区域1’(Source Metal)，并采用干法刻蚀形成栅极金属电极和源极金属电极，在N型高搀杂的衬底表面上淀积金属层形成漏极金属电极10。从以上制作工艺中可以看出，现有的工艺制程,主要包括5层光刻掩膜版,其中有沟槽掩膜层(Poly layer)，P阱掩膜层(P-well layer)，N+掩膜层(N+layer)，接触孔掩膜层(Contactlayer) 和金属掩膜层(Metal layer)也就是说在器件制造过程中，需要经过五次光刻的过程。光刻是为了将掩膜版上的图形转移到晶圆上，而每次光刻需要经过至少八个工艺步骤，包括气相成底膜，旋转涂胶，烘陪，曝光，曝光后的烘陪，显影，坚膜烘陪和显影检查，这些步骤在晶圆制造中占有非常大的机台和时间比例。
因此，如何减小MOSFET器件的终端结构横向漏电且保证其耐压的同时简化制备工艺，成为半导体行业发展一直被关注和追求的课题之一。
发明内容
本发明提供了一种MOSFET器件的终端结构，通过在芯片外侧设置多层封闭的碳化硅沟槽环，解决了MOSFET器件耐压和漏电的问题。
本发明还提供了上述MOSFET器件的终端结构的制备方法，简化了工艺，降低了成本，可以解决传统三层光罩的耐压偏低和漏电问题。
本发明还提供了一种上述MOSFET器件的终端结构的应用。
本发明提出的技术方案是：
第一方面，本发明提出一种MOSFET器件的终端结构，包括设置于所述 MOSFET器件芯片***的一组以上由内而外依次分布的碳化硅沟槽环；
所述碳化硅沟槽环为封闭的环形；
最内侧的所述碳化硅沟槽环与所述芯片的低电位连接；
最外侧的所述碳化硅沟槽环为截止环，所述截止环的电位与所述芯片的划片道连接。
本发明的MOSFET器件的终端结构，通过内侧将碳化硅沟槽与芯片的低电位连接，有效抑制了反刑沟道的形成，可以抑制漏电；在外侧将碳化硅沟槽与划片道的高电位连接，可以加强隔离效果，封闭的环形设计可以避免内侧与外侧之间形成漏电通道，通过多个碳化硅沟槽环形成隔离终端，替代传统的P 型注入结终端，从而解决了MOSFET器件耐压和漏电的问题。
本发明上述的MOSFET器件的终端结构，还可以具有如下附加的技术特征：
在本发明的具体实施方式中，所述MOSFET器件的终端结构由碳化硅沟槽环在MOSFET器件芯片***由内而外依次分布得到，且最内侧的所述碳化硅沟槽环与所述芯片的低电位连接，可以有效抑制反型沟道的形成，抑制漏电。
在本发明的具体实施方式中，最内侧的所述碳化硅沟槽环设置为一组以上；最外侧的所述碳化硅沟槽环设置为一组以上；最内侧所述碳化硅沟槽环与最外侧所述碳化硅沟槽环之间的所述碳化硅沟槽环设置为一组以上，可以起到隔离和延展电场的作用。
在本发明的具体实施方式中，最内侧的所述碳化硅沟槽环设置在靠近栅极金属一侧，并与所述芯片的低电位连接，有效抑制了反型够到的形成，可以抑制漏电。
为保证将***高电位限制在划片道附近，并加强隔离效果，在本发明的具体实施方式中，最外侧的所述碳化硅沟槽环设置在靠近所述划片道一侧。
在本发明的具体实施方式中，所述碳化硅沟槽环为门极碳化硅沟槽环，且在所述门极碳化硅沟槽环至少环绕其芯片一圈，可以加强隔离效果。
第二方面，本发明提出一种MOSFET器件的终端结构的制备方法，包括如下步骤：
将MOSFET器件芯片的低电位与最内侧碳化硅沟槽环连接，然后由内而外依次分布碳化硅沟槽环，最外侧的所述碳化硅沟槽环与所述芯片的划片道连接；
其中，所述碳化硅沟槽环为封闭的环形。
作为本发明方法的具体实施方式，与所述芯片的低电位连接的所述碳化硅沟槽环为一组以上，与所述芯片划片道连接的所述碳化硅沟槽环为一组以上。
作为本发明方法的具体实施方式，所述碳化硅沟槽为门极碳化硅沟槽环，且在所述门极碳化硅沟槽环至少环绕其芯片一圈。
本发明的MOSFET器件的终端结构的制备方法，简化了工艺，降低了成本，可以解决传统三层光罩的耐压偏低和漏电问题。
第三方面，本发明提出所述的终端结构在MOSFET器件上的应用。
本发明的附加方面和优点将在下面的描述中部分给出，部分将从下面的描述中变得明显，或通过本发明的实践了解到。
附图说明
图1为现有的MOSFET器件碳化硅沟槽的结构示意图；
其中，1-栅极金属区域，1’-源极金属区域，2-光刻源极孔，3-绝缘介质层， 4-N+源极接触区域，5-P型本体区，6-栅电极，7-栅氧化层，8-N型外延层，9- 半导体衬底，10-漏极金属电极；
图2为本发明一实施例的MOSFET器件碳化硅沟槽的结构示意图；
其中，21-栅极金属区域，21’-源极金属区域，22-光刻源极孔，23-绝缘介质层，24-N+源极接触区域，25-P型本体区，26-栅电极，27-栅氧化层，28-N 型外延层，29-半导体衬底，210-漏极金属电极，211、212、213、214-碳化硅沟槽环；
图3为本发明另一实施例的MOSFET器件碳化硅沟槽的结构示意图；
其中，31-栅极金属区域，31’-源极金属区域，32-光刻源极孔，33-绝缘介质层，34-N+源极接触区域，35-P型本体区，36-栅电极，37-栅氧化层，38-N 型外延层，39-半导体衬底，310-漏极金属电极，311、312、313、314-碳化硅沟槽环。
具体实施方式
下面详细描述本发明的实施例，所述实施例是示例性的，旨在用于解释本发明，而不能理解为对本发明的限制。
下面通过具体实施例详细描述本发明：
实施例1
如图2所示，实施例1提出了一种MOSFET器件的终端结构，包括设置于所述MOSFET器件芯片***的一组以上由内而外依次分布的四个碳化硅沟槽环(211、212、213、214)。
碳化硅沟槽环(211、212、213、214)均为封闭的环形。
最内侧的碳化硅沟槽环(211)与芯片的低电位连接，且最内侧的所述碳化硅沟槽环(211)设置在靠近栅极金属(21)一侧。
最外侧的多组碳化硅沟槽环(214)为截止环，所述截止环的电位与所述芯片的划片道(23)连接，且最外侧的所述碳化硅沟槽环(214)设置在靠近所述划片道(23)一侧。
最内侧碳化硅沟槽环(211)与最外侧碳化硅沟槽环(214)之间还设置有两组碳化硅沟槽环(212、213)。
实施例1的MOSFET器件的终端结构的制备方法，包括如下步骤：
将MOSFET器件芯片的低电位与最内侧碳化硅沟槽环(211)连接，然后由内而外依次分布碳化硅沟槽环(212、213、214)，最外侧的所述碳化硅沟槽环(214)与所述芯片的划片道(23)连接。
其中，所述碳化硅沟槽环(211、212、213、214)为封闭的环形。
实施例2
如图3所示，实施例2提出了一种MOSFET器件的终端结构，包括设置于所述MOSFET器件芯片***的一组以上由内而外依次分布的四个碳化硅沟槽环(311、312、313、314)。
碳化硅沟槽环(311、312、313、314)均为封闭的环形。
最内侧的碳化硅沟槽环(311)与芯片的低电位连接。
最外侧的多组碳化硅沟槽环(314)为截止环，所述截止环的电位与所述芯片的划片道(33)连接，且最外侧的所述碳化硅沟槽环(314)设置在靠近所述划片道(33)一侧。
最内侧碳化硅沟槽环(311)与最外侧碳化硅沟槽环(314)之间还设置有两组碳化硅沟槽环(312、313)。
实施例2的MOSFET器件的终端结构的制备方法，包括如下步骤：
将MOSFET器件芯片的低电位与最内侧碳化硅沟槽环(311)连接，然后由内而外依次分布碳化硅沟槽环(312、313、314)，最外侧的所述碳化硅沟槽环(314)与所述芯片的划片道(33)连接。
其中，所述碳化硅沟槽环(311、312、313、314)为封闭的环形。
综上，本发明的MOSFET器件的终端结构，通过内侧将碳化硅沟槽与芯片的低电位连接，有效抑制了反刑沟道的形成，可以抑制漏电；在外侧将碳化硅沟槽与划片道的高电位连接，可以加强隔离效果，封闭的环形设计可以避免内侧与外侧之间形成漏电通道，通过多个碳化硅沟槽环形成隔离终端，替代传统的P型注入结终端，从而解决了MOSFET器件耐压和漏电的问题。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
尽管上面已经示出和描述了本发明的实施例，可以理解的是，上述实施例是示例性的，不能理解为对本发明的限制，本领域的普通技术人员在本发明的范围内可以对上述实施例进行变化、修改、替换和变型。
Claims (10)
1.一种MOSFET器件的终端结构，其特征在于，包括设置于所述MOSFET器件芯片***的一组以上由内而外依次分布的碳化硅沟槽环；
所述碳化硅沟槽环为封闭的环形；
最内侧的所述碳化硅沟槽环与所述芯片的低电位连接；
最外侧的所述碳化硅沟槽环为截止环，所述截止环的电位与所述芯片的划片道连接。
2.一种MOSFET器件的终端结构，其特征在于，所述MOSFET器件的终端结构由碳化硅沟槽环在MOSFET器件芯片***由内而外依次分布得到，且最内侧的所述碳化硅沟槽环与所述芯片的低电位连接。
3.根据权利要求1或2所述的MOSFET器件的终端结构，其特征在于，
最内侧的所述碳化硅沟槽环设置为一组以上；
最外侧的所述碳化硅沟槽环设置为一组以上；
最内侧所述碳化硅沟槽环与最外侧所述碳化硅沟槽环之间的所述碳化硅沟槽环设置为一组以上。
4.根据权利要求1-3任一项所述的MOSFET器件的终端结构，其特征在于，最内侧的所述碳化硅沟槽环设置在靠近栅极金属一侧。
5.根据权利要求1-3任一项所述的MOSFET器件的终端结构，其特征在于，最外侧的所述碳化硅沟槽环设置在靠近所述划片道一侧。
6.根据权利要求1-3任一项所述的MOSFET器件的终端结构，其特征在于，所述碳化硅沟槽环为门极碳化硅沟槽环，且在所述门极碳化硅沟槽环至少环绕其芯片一圈。
7.一种MOSFET器件的终端结构的制备方法，其特征在于，包括如下步骤：
将MOSFET器件芯片的低电位与最内侧碳化硅沟槽环连接，然后由内而外依次分布碳化硅沟槽环，最外侧的所述碳化硅沟槽环与所述芯片的划片道连接；
其中，所述碳化硅沟槽环为封闭的环形。
8.根据权利要求7所述的终端结构的制备方法，其特征在于，与所述芯片的低电位连接的所述碳化硅沟槽环为一组以上，与所述芯片划片道连接的所述碳化硅沟槽环为一组以上。
9.根据权利要求7或8所述的终端结构的制备方法，其特征在于，所述碳化硅沟槽环为门极碳化硅沟槽环，且在所述门极碳化硅沟槽环至少环绕其芯片一圈。
10.权利要求1-6任一项所述的终端结构在MOSFET器件上的应用。
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| US20110241110A1 (en) * | 2010-04-06 | 2011-10-06 | Shengan Xiao | Terminal structure for superjunction device and method of manufacturing the same |
| CN103824883A (zh) * | 2012-11-19 | 2014-05-28 | 比亚迪股份有限公司 | 一种具有终端耐压结构的沟槽mosfet的及其制造方法 |
| CN108172609A (zh) * | 2017-12-22 | 2018-06-15 | 北京世纪金光半导体有限公司 | 具有周边深沟槽保护环和接地环的碳化硅悬浮结mosfet器件 |
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2020
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN101853854A (zh) * | 2010-03-12 | 2010-10-06 | 无锡新洁能功率半导体有限公司 | 一种改进型终端结构的沟槽功率mos器件及其制造方法 |
| US20110241110A1 (en) * | 2010-04-06 | 2011-10-06 | Shengan Xiao | Terminal structure for superjunction device and method of manufacturing the same |
| CN103824883A (zh) * | 2012-11-19 | 2014-05-28 | 比亚迪股份有限公司 | 一种具有终端耐压结构的沟槽mosfet的及其制造方法 |
| CN108172609A (zh) * | 2017-12-22 | 2018-06-15 | 北京世纪金光半导体有限公司 | 具有周边深沟槽保护环和接地环的碳化硅悬浮结mosfet器件 |
| CN212695153U (zh) * | 2020-07-16 | 2021-03-12 | 深圳市瑞之辰科技有限公司 | Mosfet器件的终端结构 |
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