CN103730501B - 介电终止的超结fet - Google Patents

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Abstract

本发明揭示一种供在高电压应用中使用的介电终止的超结场效应晶体管FET架构。所述架构将介电终止添加到高电压超结工艺的一般特征。所述介电终止的FET DFET比常规的半导体终止的超结FET更紧凑且更可制造。

Description

介电终止的超结FET
技术领域
本专利涉及功率MOS场效应晶体管(FET)，且更特定来说，涉及超结FET。
背景技术
可通过在有效区中的p型和n型导电性类型材料的交替柱以及终止区中的电介质柱来制造超结FET。
通常，在垂直导电FET中，电极安置在两个相对平面上。当接通垂直FET时，电流沿着沟道流动，并且随后沿着所谓的漂移区中的半导体装置的厚度(即，垂直方向)流动。当关闭装置时，耗尽区垂直延伸。为了实现垂直半导体装置的高击穿电压，沟道与漏极电极之间的漂移区可由高电阻率材料制成，并且具有相对大的厚度。然而，漂移层的高电阻率和相对大的厚度增加了装置的接通电阻。较高的接通电阻由于会增加导通损耗并且降低开关速度而不利地影响装置的性能。众所周知的是，装置的接通电阻与击穿电压的2.5次幂成比例地快速增加。
克服此问题的一种技术已在使用具有漂移区的特定结构的半导体装置。此类半导体装置包含形成于所述装置的有效区中的漂移层中的相反导电性类型材料的交替柱。相反导电性类型材料的交替柱仍在接通装置时提供电流路径，同时在关闭装置时水平地耗尽漂移区以承受反向电压。
在超结FET中，反向偏压电场在垂直方向上是实质上恒定的，因此，可通过漂移层的厚度与硅中的临界或击穿电场的乘积来近似装置的击穿电压。具体来说，如果高浓度n型和p型材料的交替布置的柱彼此均衡，那么击穿电压变得较不独立于漂移层的电阻率。出于此原因，减少漂移层的电阻率会导致击穿电压的较小下降，因此同时实现高击穿电压和低接通电阻。
虽然有以上优点，但超结FET具有一缺陷，即，其难以稳定地实施环绕有效区的终止区。这是因为漂移层的低电阻率(可能归因于超结设计)导致从有效区到终止区的过渡区中的横向电场分布不均匀，因此降低装置的总击穿电压。因此，终止区中的击穿电压可能不合意地低于有效区中的击穿电压。
在终止区中实现高击穿电压的一种方法是提供终止柱以通过将超结基础结构延伸到终止区中而在有效区外扩散耗尽区，横向电荷平衡的益处也延伸到那个区中。也就是说，比正常承受给定反向电压所需的材料10倍重度掺杂材料将也承受那个电压。
通过更紧密的分析可以容易观察到，在其整个范围内仅在如图1中所示的FET阵列区中获得超结效应，其中超结柱在源极电位下被偏置，且因此当将高电压施加到漏极时，朝向完全横向耗尽的理想超结条件而耗尽。越过过渡柱进入终止区，所述柱不连接，并且因此保持浮动以拾取其位置从由经偏置电极和柱产生的场取得的任何电位。
这种类型的终止在其所采用的硅区域方面是低效的。
由于以上限制，需要提供一种比当前常规上设计的半导体终止的超结FET更紧凑且更可制造的超结FET。
所需要的是一种成本有效的高电压FET，其通过超结装置架构的优势而更具投资价值。所述成本有效语言表达是指在预强加的击穿电压和接通电阻下由晶体管占据的总面积的最小化，其中所述总面积包含由晶体管占据的有效区域以及其周围的终止区域。
发明内容
根据本发明的一实施例，提供一种设备。所述设备包括：衬底，其具有第一导电类型的第一区；第二导电类型的多个阵列柱，其形成于所述衬底的第二区中且延伸到第一深度，其中所述第二区位于所述第一区内，且其中所述多个阵列柱大体上彼此平行；所述第二导电类型的边界柱，其沿着所述第二区的周边而形成，且延伸到所述第一深度；多个阵列阱，其形成于所述衬底的所述第二区中，且延伸到第二深度，其中每一阵列阱与所述阵列柱中的至少一者至少部分地共同延伸，且其中所述第一深度大于所述第二深度；偏置阱，其形成于所述衬底的所述第二区中，且延伸到所述第二深度，其中所述偏置阱与所述阵列柱和所述边界柱中的至少一者至少部分地共同延伸；终止柱，其沿着所述第二区的所述周边形成于衬底的所述第一区中，且延伸到第三深度，其中所述终止柱邻接所述边界柱，且其中所述第三深度大于所述第一深度；边界栅极电介质条带，其形成于所述偏置阱的至少一部分上方；多个阵列栅极电介质条带，其中每一阵列栅极电介质条带位于至少两个阵列柱之间，且其中每一阵列栅极电介质形成于两个阵列阱的至少一部分上方；边界栅极导体，其形成于所述终止柱的至少一部分上方以及所述边界栅极电介质条带的至少一部分上方；多个阵列栅极导体，其中每一阵列栅极导体形成于所述阵列栅极电介质条带中的至少一者的至少一部分上方；第一电极，其形成于所述衬底的所述第二区的至少一部分上方，以便将所述多个阵列阱和边界阱耦合在一起；第二电极，其形成于所述终止柱的至少一部分上方，以便将所述多个阵列栅极导体和所述边界栅极导体耦合在一起；以及第三导体，其沿着所述第一区的所述周边形成于所述衬底上方。
根据本发明的一实施例，所述终止柱进一步包括：终止柱沟槽；真空填充区，其形成于所述终止柱沟槽内；以及终止柱电介质层，其形成于所述终止柱沟槽内且大体上围绕所述真空填充区。
根据本发明的一实施例，所述第一电极形成于所述多个阵列栅极导体上方，且其中隔离电介质层位于所述阵列栅极导体中的每一者与所述第一电极之间。
根据本发明的一实施例，所述衬底进一步包括：第一衬底层；第二衬底层，其在所述第一衬底层下方。
根据本发明的一实施例，所述阵列阱是所述第二导电类型。
根据本发明的一实施例，所述偏置阱是所述第二导电类型。
根据本发明的一实施例，所述第一导电类型是N型，且所述第二导电类型是P型。
根据本发明的一实施例，所述多个阵列导体和所述边界栅极导体是由多晶硅形成，且其中所述第一、第二和第三导体是由铝形成，且其中所述第一衬底层是外延层。
根据本发明的一实施例，所述终止柱电介质层进一步包括：热生长的二氧化硅层；以及经沉积电介质层，其形成于所述热生长的二氧化硅层上方。
根据本发明的一实施例，提供一种设备。所述设备包括衬底，所述衬底具有：具有第一掺杂浓度的第一导电类型的第一层；以及具有第二掺杂浓度的所述第一导电类型的第二层，其形成于所述第一层上方，其中所述第一掺杂浓度大于所述第一掺杂浓度；场效应晶体管(FET)阵列，其具有：第二导电类型的第一组柱，其形成于所述衬底的所述第二层中，其中来自所述第一组柱的所述柱大体上彼此平行，且其中来自所述第一组柱的每一柱延伸到第一深度；第一组阱，其形成于所述第一层中，其中来自所述第一组阱的每一阱与来自所述第一组柱的所述柱中的至少一者至少部分地共同延伸；第一组栅极电介质条带，其形成于所述衬底的所述第二层上方，其中每一栅极电介质条带位于来自所述第一组柱的所述柱中的至少两者之间；第一组栅极导体，其中来自所述第一组栅极导体的每一栅极导体形成于来自所述第一组栅极电介质条带的所述栅极电介质条带中的至少一者的至少一部分上方；一组栅极隔离物，其中每一栅极隔离物形成于来自所述第一组栅极导体的所述栅极导体中的至少一者的至少一部分上方；端子，其具有：所述第二导电类型的第二组柱，其形成于所述衬底的所述第二层中，其中所述第二组柱大体上围绕所述第一组柱；电介质柱，其形成于所述衬底的所述第二层中，且邻接所述第二组柱，其中所述电介质柱延伸到第二深度，且其中所述第二深度大于所述第一深度；第二组阱，其形成于所述衬底的所述第二层中，其中来自所述第二组阱的每一阱与来自所述第一和第二组柱中的每一者的至少一个柱至少部分地共同延伸；第二组栅极电介质条带，其中来自所述第一组栅极电介质条带的每一电介质栅极条带形成于来自所述第二组阱的阱中的至少一者的至少一部分上方；第二组栅极导体，其中来自所述第二组栅极导体的每一栅极导体形成于所述电介质柱的所述至少一部分以及来自所述第一组栅极电介质条带的所述栅极电介质条带中的至少一者上方；第一电极，其形成于所述栅极隔离物上方，且将来自所述第一和第二组阱的所述阱耦合在一起；第二电极，其形成于所述电介质柱的至少一部分上方，以便将来自所述第一和第二组栅极导体的所述栅极导体耦合在一起；以及第三电极，其形成于所述衬底上方且与所述第二电极间隔开。
根据本发明的一实施例，所述电介质柱进一步包括：沟槽；真空填充区，其形成于所述沟槽内；以及柱电介质层，其形成于所述沟槽内且大体上围绕所述真空填充区。
根据本发明的一实施例，所述第一组阱分别是具有第三掺杂浓度的所述第二导电类型，其中所述第三掺杂浓度大于所述第二掺杂浓度。
根据本发明的一实施例，其中所述第一和第二组柱具有小于所述第三掺杂浓度的第四掺杂浓度。
根据本发明的一实施例，所述第二组柱进一步包括边界柱，且其中所述第二组阱进一步包括所述第二导电类型的偏置阱。
根据本发明的一实施例，所述栅极导体是由多晶硅形成，且其中所述第一、第二和第三导体是由铝形成，且其中所述第一衬底层是外延层。
根据本发明的一实施例，所述终止柱电介质层进一步包括：热生长的二氧化硅层；以及经沉积电介质层，其形成于所述热生长的二氧化硅层上方。
附图说明
参考附图描述实例实施例，其中：
图1展示具有现场镀敷超结终止的常规超结FET的简化实例，其说明在装置在500V下被偏置时硅中的电场分布。
图2是使用具有浮动场板的超结终止在左侧上的常规600伏FET以及在右侧上的常规900伏FET的比较性俯视图。
图3a到3c是具有电介质终止的超结FET的一实例的透视图。
图4是具有现场镀敷超结终止的常规超结FET的俯视图。
图5是图3a到3c的介电终止的超结FET的俯视图。
图6和7是图3a到3c的超结FET中的场结构的实例定性描述。
图8是图3a到3c的超结FET中的等位线的实例定性描述。
具体实施方式
给出用于改进的超结FET的设备和方法的实例实施例，其中超结FET的有效区域被横向封围到底部开放的电介质筐中。在一个实施例中，该电介质隔离(壁)介于超结阵列与终止区之间，进而促进从由超结效应产生的实际上固有的背景材料到终止区中可用的普通外延材料的横向过渡。在此实例实施例中，从漏极的高电位到源极的参考电位的电压差在电介质壁上实质上下降，其具有比半导体背景材料高得多的击穿场。
此实例实施例的一优势是，介电终止的FET(DFET)比常规的半导体终止的超结FET更紧凑，且实现对超结FET的阵列的击穿电压能力的更有效使用。具体来说，DFET包含基于沟槽的介电终止，所述沟槽封围晶体管阵列且部分被电介质材料填充。
在图3a中，可看到实例超结FET100，其通常包含有效区以及终止区。虽然在图3a中未清楚地展示，但终止区可大体上围绕有效区(其可包含FET阵列)。如此实例中所示，漏极电极130可形成于衬底110的一侧上(其可例如为n+型材料)，且例如，外延层120(其可例如由n-材料形成)可形成于另一侧上。这些层可统称为衬底。在层120内，柱213和223可形成于有效区中。这些柱213和223可由交替的n型和p型材料形成，且可形成为大体上彼此平行。柱213和223可共同形成FET阵列的至少一部分。边界或缓冲柱300(其可例如由p型材料形成)可沿着有效区的周边形成，以便至少部分充当有效区与终止区之间的过渡。如此实例中所示，柱223不延伸穿过层120的整个厚度，且也如此实例中所示，柱213是由层120形成；FET阵列的底部通过层120的介入部分而与衬底110分离。或者，FET阵列的底部可延伸到衬底110且与衬底110接触。
在图3b的实例中展示FET阵列的许多平面栅极。所述平面栅极结构包含阱区231、源极区232以及接触区233、栅极绝缘层或栅极氧化物层234，以及栅极电极(例如，栅极多晶硅层235)。阱区231(其可例如由轻度掺杂的p型或p-材料形成)通常位于柱223的顶部表面上方且接触所述顶部表面，以便与柱223至少部分地共同延伸。如此实例中所示，两个源极区232(其可例如被高度掺杂n型或n+材料)形成于阱区231中。阱接触区233(其可例如由高度掺杂p型或p+材料形成)形成于阱区231中，位于两个源极区232下方。阱区231和阱接触区233可共同形成晶体管主体。栅极绝缘层234(其可例如由二氧化硅形成)和上覆的栅极电极235(其可例如由多晶硅形成)形成于柱213和阱区231上方，以便在两个邻近的源极区232之间延伸。在此实例中，这些栅极电极235随后通常用栅极金属层310(其可例如由铝形成)而耦合在一起。源极电极236(其可例如由铝形成)形成于栅极电极235上方，且耦合到源极区232和阱接触区233(指示主体和源极被耦合在一起。栅极电极235和源极电极236还通过绝缘层237而彼此电绝缘。
沿着FET阵列的周边，平面栅极(其可在图3c中看到)可具有略微不同的配置。如图所示，存在于其间延伸的偏置或边界阱238，以便与边界柱300和柱223中的至少一者至少部分地共同延伸。此偏置阱238可沿着FET阵列的两端或者沿着FET阵列的周边而定位。阱238形成于接触区233中，其上方是栅极电介质层234和栅极电极235。此配置的一优势是，栅极电极235(其在阱238上方延伸)也可在终止柱315上方延伸，使得可形成栅极环(例如，由层310形成)。
在操作中，当通过将适当的偏置施加到栅极、漏极和源极电极而接通FET100时，反向层形成于沟道区中(即，阱区231内)。形成从源极区232横向地穿过沟道区，且随后垂直地穿过柱213、层120、衬底110以及漏极电极130的电流路径。因此建立源极电极236与漏极电极130之间的电流。当关闭FET100时，没有电流在源极端子与漏极端子之间流动，且由漏极和源极区(例如，110和231)形成的二极管被反向偏置。所述反向偏置致使耗尽区在柱223和213中延伸。柱213和233被有效耗尽，这是因为耗尽区大体上同时在两个方向上延伸。这使得有可能通过增加柱213中的掺杂浓度来减小接通电阻，而不会不利地影响击穿特性。
返回参看图3a，如此实例中所示的FET100中的终止柱315横向地封围底部开放的电介质筐中的FET阵列。通常，沟槽形成于层120(其可被称作终止沟槽)中。终止沟槽通常比FET阵列的柱223深，且通常用热生长的二氧化硅的薄层311加衬，以确保自然地没有不合意的界面缺陷(例如，固定和移动电荷、量子表面状态，或错位)的半导体-电介质界面。电介质层312可随后被沉积在沟槽内(例如，层311上方)。被封闭的空的或者真空填充区313可形成于终止柱315内，以用于减小与通过常规的侧向沉积完全填充的沟槽内的热膨胀相关力相关联的材料应力。终止电介质内的空区313的存在会伴随有受益于真空的理想介电常数的添加的“免费”优势。如图所示，终止沟槽被与柱223具有相同的掺杂轮廓和垂直结构的柱300向内缓冲。缓冲柱300可与阵列柱同时产生。在不存在除了由半导体耗尽所产生的电荷之外的电荷时的理想情况下，对于理论上完美的电荷平衡，缓冲柱300可为阵列柱的宽度的一半。否则，其宽度可变化，以平衡存在于氧化物中或在硅-氧化物界面处的电荷，如此节中稍后展示。
而且，还如图3a中所示，展示漏极等位环。通常，存在形成于柱315上方且延伸到漏极等位环的经沉积电介质层324和326。所述漏极等位环一般包括以层形成的漏极阱322。此层322可例如为重度掺杂的n型或n+材料，且金属层320(其可例如由铝形成)在此实例中形成于电介质层324上方以形成金属环。此环(即，金属层320)与阱322电接触。
DFET架构比常规的超结FET中的一者更紧凑，如可通过将图5中的俯视图与图4中的其常规相对物进行比较可看到。在此比较中，应知晓，这些表示中所俘获的FET的阵列部分已被选择成相等，以使得能够比较被终止区占据的面积，且应知晓，所述两个图式是处于相同的放大尺度。
取决于电压规格，介电终止超结FET的终止可占据在终止区中使用浮动结和场板的替代性超结架构的面积的不到一半。
DFET架构的实例实施例的独立优势是，通过将栅极环放置在终止沟槽的顶部上，栅极-漏极(反馈)电容的终止分量有所减小。此优势在针对低电流应用而设计的装置中更加重要，且转变为晶体管的改进的开关速度。
图6说明包含介电终止的超结FET的场结构的图3中所说明的DFET的实例实施例的各种特征。当如图所示将装置偏置时，对于常规的BVDSS(VG＝0)条件：
·在超结FET阵列区中，正交电荷平衡发生在水平方向上(超结电荷平衡)和垂直方向上(固有二极管电荷平衡)。FET阵列区被完全耗尽且被称作主耗尽区。
·朝向超结阵列的周边，且在电介质壁内继续并且略微进入半导体背景的终止部分中，场离开前文所描述的正交结构，且具有真实的2维结构。在此区中，通过接地的多晶硅栅极电极(此处被视为金属)上的场而感应的负电荷被耗尽的n型漏极区中的离子化施主的正电荷平衡。终止壁外的耗尽区被称作边缘耗尽区。标记为“线”的箭头终止线是场线，所述场线在任何点的切线提供在那个点的电场的方向。
在与具有浮动结和场板的常规超结FET相比来判断介电终止的超结FET的场结构的过程中，应考虑硅和二氧化硅或真空的不同介电常数的蕴涵。
在以下分析中，将把所述问题简化为二氧化硅填充的沟槽，应知晓二氧化硅的相对介电常数(εr＝3.9)比硅的相对介电常数(εr＝11.7)6小3倍。
图7是沿着硅/二氧化硅界面的点M周围的电场向量的图形构造。
假设理想电介质，没有界面或者体电荷，电场理论的高斯定律要求电感应向量的法向分量在此界面上连续，即，在习惯表示中，
ε0εr(Si)En(Si)＝ε0εr(Ox)En(ax)， (1)
因此
另一方面，电磁感应定律(法拉第定律)要求电场的切向分量在所述界面上守恒，即，
Et(Si)＝Et(ax)。 (3)
等式(2)和(3)实现图7中的图形构造，从而说明电场向量如何在硅/二氧化硅界面处折射，其具有所提出的架构的以下两个优势：
·电场在氧化物中大体上更强，且所施加的高电压可在氧化物上显著下降；这是有利的，因为二氧化硅可在击穿之前承受比硅高约20倍的场。
·等位线朝向边缘场区(边缘耗尽区)的更佳横向限制改变定向。可基于此分析作出场结构的定性描述，如图8中所示。
DFET终止的实例实施例实际上消除了在终止区中使用更高背景浓度的限制，这是因为所施加的电压在电介质上显著下降。
如果用真空来填充终止沟槽，那么情形会变得更加有利，其带来等式(7)中的额外的倍乘因子3.9。包含真空填充的空隙对于所提出的装置架构的开发来说不是强制性的，但在其可被制造的程度上是合意的。
不管如何得到所提及的终止，它们被应用到简单p-n结的情况，其中背景浓度未增加超过支持平面结中的目标击穿电压所需的背景浓度。
超结FET的情况本质上更加复杂，这主要归因于其在背景浓度中的特征性增加。
迄今绘制的所有超结结构中的物理尺寸对应于典型的BVDSS＝600V装置，且按比例表示，薄栅极和场氧化物除外。
基于超结装置的理论，FET阵列区中的垂直电场是均匀的，因此柱的理想总深度是
dpillar，ideal＝BVDSS/Ecrit(Si)＝600/300,000＝0.0020cm＝20μm，
其中使用格罗夫(A·S·格罗夫，半导体装置的物理学和技术，威利，1968(A.S.Grove，Physics and Technology of Semiconductor Devices，Wiley，1968))的300,000V/cm的临界场。
然而，实际的场分布具有周期性峰值，其可为理想均匀场的量值的两倍高。因此，考虑两倍深的柱是安全的，即，
dpillar＝2x BVDSS/Ecrit(Si)＝40μm
其用于所有图式中。
水平尺寸相对于以上参考尺寸是按比例表示的，且可在图形上确定。图4中所界定的阵列的实质尺寸是
a(主体宽度)＝8μm，b(栅极宽度)＝12μm。
虽然对于给定的击穿电压规格，柱的深度可能略微减小到所计算的最差情况值以下，但阵列的单元尺寸a和b可能更明显地改变，其中朝向更佳的RDS(ON)x面积性能来缩放装置，如图4中所示。
发明性结构中的沟槽深度和宽度以相同比例表示，且
dtrench(沟槽深度)＝45μm，Wtrench(沟槽宽度)＝20μm。
在柱深度如上文所提及而改变的情况下，沟槽深度跟踪柱深度，从而维持5μm的合理重叠。
迄今提供的所有值据信是开始超结FET的阵列设计的可靠参考数字。
与上文不同的是，表示中的沟槽大宽度可能被夸示地大。所获得的开始设计值的“大体归纳出的”计算观察到整个漏极电压在dpillar距离上被垂直支持于硅阵列中，且将终止场结构简化为水平一。鉴于图7中的场结构分析，为了支持相同电压，即，为了含有相同数目的等位线，沟槽必须比柱深窄三倍，即，
Wrench，ideal＝dpillar/3＝45/3＝15μm。
如果沟槽的重要部分是空的(“填充有真空”)，那么可以使沟槽更窄。另外，一些残余耗尽发生在背景硅中，如图6和7中所表示。因此，过程发展的实际目标值可为
Wtrench，real＝10μm。
对于强加的击穿电压，栅极氧化物与常规(非超结)FET中的栅极氧化物一样厚。仅必须支持最大可施加栅极电压，其对于600V装置为约30V。因此，
tox＞VGmax/Ecrit＝30/600＝0.05μm＝50nm。
基于现有技术高电压功率FET的广泛分析，提出以下开始值是安全的
tOX＝80nm。
场氧化物可支持整个高电压，即，对于600V装置。
tFox＞BVDSS/Ecrit＝600/600＝1.0μm。
基于现有技术高电压功率FET的相同分析，提出以下开始值是安全的
tFOX＝1.5μm到2μm。
超结文献指示，背景材料的掺杂可为针对给定的击穿电压规格而设计的平面结的背景浓度的10倍高。在这种情况下，对于600V
Nepi＜10x Nepi(600V)＝10x4x1014 cm-3＝4x1015cm-3。
基于现有技术高电压功率FET的相同分析，保守地，提出以下开始值是安全的
Nepi＝1x1015cm-3。
通常应理解且是常识的是，最终的制造值是从TCAD计算导出的，所述TCAD计算从初始的分析值开始(例如，上文提供的分析值)，随后是计算机辅助的实验优化。仅出于说明发明性终止将应用到的通用高电压超结FET的量级的目的，已在此处提供以上设计参数。
所提出的装置结构以及以上段落中的论述假设在用于填充终止沟槽的电介质是完美时的理想情形，即，其没有界面或体电荷。所沉积或生长的氧化物可在界面处或在其体积中具有电荷。
在热生长的氧化物中，情形如下：
·通常为正的界面电荷可减小到1010q/cm2以下，其中q是由于一般的MOSFET处理经历而产生的电荷。此界面电荷比终止缓冲器中的每单位面积的电荷小得多，每单位面积的电荷为
Qbuffer/q＝Nbuffer x(a/2)＝1015x4x10-4＝4x1011cm-2，
因此，可忽略所述界面电荷。
·在MOSFET处理中实际上已消除了体电荷。
在化学沉积的氧化物中，界面电荷或体电荷也可被减小到可忽略的等级，其取决于相应设备中所使用的化学物。
当界面电荷密度大约是终止缓冲器中的4x1011q cm-2的电荷密度时，终止缓冲器的宽度可增加超过其a/2的标称值，使得其中的额外的未平衡的负电荷被界面处的正电荷平衡。这种对横向电荷平衡的精细的类似于游标的调整将对不超过标称缓冲器的电荷密度的10倍的电荷起作用。
在界面电荷密度超过4x1012cm-2时的情况下，可在有额外遮罩的情况下应用硼的角度沟槽内植入，从而增加终止缓冲器中的电荷，以便平衡多余的氧化物电荷。已针对导电的、可用(例如)单晶硅实施的非超结装置使用并报告了此方法。
可在所描述的实例实施例中作出在用以获得p型和n型晶体管的掺杂轮廓和极性中的修改。所属领域的技术人员将了解，可对所描述的实施例作出其它修改，且许多其它实施例也可能在本发明的范围内。

Claims (9)

1.一种半导体设备，其包括：
衬底，其具有第一导电类型的第一区；
第二导电类型的多个阵列柱，其形成于所述衬底的第二区中且延伸到第一深度，其中所述第二区位于所述第一区内，且其中所述多个阵列柱实质上彼此平行；
所述第二导电类型的边界柱，其沿着所述第二区的周边而形成且延伸到所述第一深度；
多个阵列阱，其形成于所述衬底的所述第二区中且延伸到第二深度，其中每一阵列阱与所述阵列柱中的至少一者至少部分地共同延伸，且其中所述第一深度大于所述第二深度；
偏置阱，其形成于所述衬底的所述第二区中且延伸到所述第二深度，其中所述偏置阱与所述阵列柱和所述边界柱中的至少一者至少部分地共同延伸；
终止柱，其沿着所述第二区的所述周边形成于衬底的所述第一区中且延伸到第三深度，其中所述终止柱邻接所述边界柱，且其中所述第三深度大于所述第一深度；
边界栅极电介质条带，其形成于所述偏置阱的至少一部分上方；
多个阵列栅极电介质条带，其中每一阵列栅极电介质条带位于至少两个阵列柱之间，且其中每一阵列栅极电介质形成于两个阵列阱的至少一部分上方；
边界栅极导体，其形成于所述终止柱的至少一部分上方以及所述边界栅极电介质条带的至少一部分上方；
多个阵列栅极导体，其中每一阵列栅极导体形成于所述阵列栅极电介质条带中的至少一者的至少一部分上方；
第一电极，其形成于所述衬底的所述第二区的至少一部分上方，以便将所述多个阵列阱和边界阱耦合在一起；
第二电极，其形成于所述终止柱的至少一部分上方，以便将多个阵列栅极导体和所述边界栅极导体耦合在一起；以及
第三导体，其沿着所述第一区的所述周边形成于所述衬底上方。
2.根据权利要求1所述的半导体设备，其中所述终止柱进一步包括：
终止柱沟槽；
真空填充区，其形成于所述终止柱沟槽内；以及
终止柱电介质层，其形成于所述终止柱沟槽内且围绕所述真空填充区。
3.根据权利要求2所述的半导体设备，其中所述第一电极形成于所述多个阵列栅极导体上方，且其中隔离电介质层位于所述阵列栅极导体中的每一者与所述第一电极之间。
4.根据权利要求3所述的半导体设备，其中所述衬底进一步包括：
第一衬底层；
第二衬底层，其在所述第一衬底层下方。
5.根据权利要求4所述的半导体设备，其中所述阵列阱是所述第二导电类型。
6.根据权利要求5所述的半导体设备，其中所述偏置阱是所述第二导电类型。
7.根据权利要求6所述的半导体设备，其中所述第一导电类型是N型，且所述第二导电类型是P型。
8.根据权利要求7所述的半导体设备，其中所述多个阵列栅极导体和所述边界栅极导体是由多晶硅形成，且其中所述多个阵列栅极导体、所述边界栅极导体和所述第三导体是由铝形成，且其中所述第一衬底层是外延层。
9.根据权利要求8所述的半导体设备，其中所述终止柱电介质层进一步包括：
热生长的二氧化硅层；以及
经沉积电介质层，其形成于所述热生长的二氧化硅层上方。
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