CN103681238B - 半导体装置及半导体装置的制造方法 - Google Patents

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Abstract

本发明涉及半导体装置及半导体装置的制造方法。本发明能将通过只对一方的主面的内周部进行磨削而进行薄化且在该一方的面形成有金属膜的半导体晶片从该一方的面进行切割，防止切割刀的阻塞。在半导体晶片10的第一主面P1沿切割线20排列的多个元件区域12的每一个形成半导体元件。以使半导体晶片10的与第一主面P1相反侧的第二主面P2的外周部比内周部厚的方式磨削第二主面P2。在磨削工序中进行磨削的第二主面P2，以避开切割线20上方的方式形成金属膜50。沿切割线20上的金属膜50的非形成部从第二主面侧P2切断半导体晶片10。

Description

半导体装置及半导体装置的制造方法
技术领域
本发明涉及半导体装置及半导体装置的制造方法。
背景技术
近年来，伴随着***级封装（system in package）的普及，半导体晶片（wafer）的薄型加工技术受到瞩目。例如，在便携式电话等中使用的堆迭式封装（stacked package）的领域中，开发了在封装（package）的内部层叠有薄化为100μm以下的多个芯片（chip）的产品。半导体晶片的薄化加工通过在半导体晶片形成电路元件等之后，使用减薄砂轮（backgrinding wheel）对晶片背面进行磨削来进行。当进行半导体晶片的薄化时，会产生碎屑（chipping）、芯片破裂、半导体晶片的翘曲等，产生成品率降低、生产性降低的问题。为了消除该问题，已知在对半导体晶片进行磨削时，从半导体晶片的外缘起留下例如3mm左右的外周部，只对内周部进行磨削而进行薄化的技术。通过导入这种技术，能谋求晶片的传送风险的减低、翘曲的减低。
在专利文献1中记载了如下的内容，即，在晶片的背面的外周具有环状增强部、在背面整体被覆有金属膜的晶片中，检测通过除去该环状增强部中的金属膜而形成在晶片表面的通路（street）的位置，沿检测的通路从背面侧切削晶片。
此外，在专利文献2中记载了如下的内容，即，将半导体晶片的背面从外周端部起留下规定宽度除去到规定深度而形成肋状物（rib）构造，在形成有肋状物构造的半导体晶片的背面形成金属电极膜，基于通过设置在半导体晶片的表面侧的照相机拍摄的表面侧元件构造部的形成位置，在半导体晶片的背面形成半导体晶片的切断位置调节用标记，使用该切断位置调节用标记将半导体晶片切断为芯片状。
现有技术文献
专利文献
专利文献1：专利第4749849号公报；
专利文献2：特开2008－187148号公报。
发明内容
发明要解决的课题
在将半导体晶片呈芯片状地进行切单的切割（dicing）工序中，通常来说，半导体晶片在其背面侧粘贴有切割胶带（dicing tape），以支承在该切割胶带上的状态被设置在切割装置。此后，通过使切割刀沿在半导体晶片的表面划定的切割线（dicing line）或位置线（scribe line）进行扫掠，从而进行切割。
然而，在像上述那样的通过只对半导体晶片的背面的内周部分进行磨削而进行薄化的半导体晶片中，在外周部与内周部之间具有台阶。在这样的具有台阶的半导体晶片的背面粘贴切割胶带来稳定地支承半导体晶片是困难的。因此，在经过背面电极形成工序、检查工序等之后，在进一步的磨削工序中进行半导体晶片的背面的外周部分的磨削，对晶片背面进行平坦化。然而，在该情况下，需要两次的磨削工序，会导致成本上升。因此，优选在不具有台阶的晶片表面侧粘贴切割胶带，从晶片背面侧进行切割。另外，在从晶片背面侧进行切割的情况下，需要使切割刀沿在晶片表面侧划定的切割线进行扫掠。
在此，在从半导体芯片的背面输出电流的器件（device）中，在将半导体晶片呈芯片状地进行切单之前，在晶片背面形成构成背面电极的金属膜。该金属膜起到对半导体芯片的背面侧赋予焊料润湿性、导电性的作用。因此，在切割工序中，构成背面电极的金属膜也会与半导体晶片一起被同时切断。然而，当与半导体晶片一起切断金属膜时，切割刀容易引起阻塞，存在寿命变短的问题。
本发明是鉴于上述的点而完成的，其目的在于，提供一种能将通过只对一方的主面的内周部进行磨削而进行薄化且在该一方的面形成有金属膜的半导体晶片从该一方的面进行切割，并且能防止切割刀的阻塞的半导体装置及半导体装置的制造方法。
用于解决课题的方案
本发明的半导体装置的制造方法包括：在半导体晶片的第一主面的被假想的切割线所包围的多个元件区域的每一个形成半导体元件的元件工序；以使所述半导体晶片的与所述第一主面相反侧的第二主面的外周部比内周部厚的方式磨削所述第二主面的磨削工序；在所述磨削工序中被磨削的所述第二主面以避开与所述切割线对应的部分的方式形成金属膜的金属膜形成工序；以及沿所述切割线上的所述金属膜的非形成部从所述第二主面侧切断所述半导体晶片的切断工序。
此外，本发明的半导体装置是通过上述的制造方法制造的半导体装置，在所述半导体晶片的与所述第二主面对应的面中，在沿所述切断工序中表露出的切断面的外周区域，具有所述金属膜的非形成部。
发明效果
根据本发明的半导体装置及半导体装置的制造方法，能将通过只对一方的主面的内周部进行磨削而进行薄化且在该一方的面形成有金属膜的半导体晶片从该一方的面进行切割，并且能防止切割刀的阻塞。
附图说明
图1是示出本发明的实施方式的半导体装置的制造方法的制造工序流程图。
图2是从第一主面P1侧观察的在本发明的实施方式的半导体装置的制造中使用的半导体晶片的平面图。
图3是从第二主面P2侧观察的实施了磨削处理的半导体晶片的平面图。
图4（a）～图4（d）是示出本发明的实施方式的半导体装置的制造方法的截面图。
图5（a）～图5（c）是示出本发明的实施方式的半导体装置的制造方法的截面图。
图6是示出使用了双面校准器（aligner）的玻璃掩模（glass mask）的位置对齐方法的示意图。
图7是从第二主面侧观察的本发明的实施方式的形成有镀覆层的半导体晶片的平面图。
图8（a）是本发明的实施方式的进行切单的半导体装置的立体图，图8（b）是该半导体装置的截面图。
图9是示出本发明的其它的实施方式的半导体装置的制造方法的截面图。
具体实施方式
以下，一边参照附图一边对本发明的实施方式进行说明。另外，在各附图中，对相同或等价的构成要素标注相同的附图标记。
图1是示出本发明的实施方式的半导体装置的制造方法的制造工序流程图。图2是从第一主面P1侧观察的在本发明的实施方式的半导体装置的制造中使用的半导体晶片10的平面图。半导体晶片10例如是硅晶片，具有第一主面P1和第一主面P1的相反侧的第二主面P2（参照图3）。第一主面P1是进行用于在半导体晶片10形成半导体元件的离子注入、布线形成等各种处理的元件形成面。半导体晶片10的第二主面P2相当于用于将进行切单的半导体装置以电方式及机械方式与安装基板等封装构件接合的接合面。
在半导体晶片10的第一主面P1规定有多个元件形成区域12。多个元件形成区域12的每一个以相互邻接的元件形成区域彼此隔开规定的间隔的方式排列。根据多个元件形成区域12的排列，在半导体晶片10的第一主面P1划定有切割线20。切割线20是通过每个元件形成区域12之间的格子状线，是将形成在半导体晶片10内的多个半导体装置呈芯片状地进行切单时的分割线。
开始，在多个元件形成区域12的每一个形成半导体元件（步骤S1）。半导体元件例如是MOSFET等分立元件，在第一主面P1侧设置有栅极区域及源极区域，在第二主面P2侧设置有漏极区域。另外，形成在每个元件形成区域12的半导体元件可以是双极晶体管、IGBT等其它分立元件，也可以是CMOS电路等集成电路。这些半导体元件通过包括成膜工序、离子注入工序、蚀刻工序、布线工序等的众所周知的程序形成。
接着，磨削半导体晶片10的第二主面P2对半导体晶片10进行薄化（步骤S2）。图3是从第二主面P2侧观察的实施了磨削处理的半导体晶片10的平面图，图4（a）是沿图3中的4a－4a线的截面图。在本工序中，半导体晶片10粘贴有覆盖第一主面P1的整个面的保护用的胶带，以将第二主面P2侧朝向上方的状态载置于研磨（backgrind）装置的支承台（未图示）。然后，通过在使研磨装置的砂轮（grinding wheel）旋转的状态下使其与半导体晶片10的第二主面P2抵接，从而从第二主面P2侧磨削半导体晶片10。砂轮只与半导体晶片10的第二主面P2的内周部A2抵接，只有内周部A2被磨削。由此，在从半导体晶片10的外缘起大约3mm左右的外周部A1中，可维持半导体晶片10的初始的厚度（例如，500μm），另一方面，内周部A2被薄化到例如50μm左右。由此，在半导体晶片10的第二主面P2侧的内周部A2形成凹部。像这样，通过一边确保半导体晶片10的外周部A1的厚度一边磨削半导体晶片10，从而能抑制半导体晶片10产生翘曲，并且能确保薄化后的半导体晶片10的强度。由此，能提高半导体晶片10的操作性，使本工序以后的处理变得容易。
接着，如图4（b）所示，在进行了磨削处理的半导体晶片10的第二主面P2通过蒸镀法、溅射法等使铝（Al）沉积，在第二主面P2的整个面形成镀覆种子层（plating seedlayer）（第一金属膜）30（步骤S3）。镀覆种子层30起到作为用于形成后述的镀覆层50的被镀覆层的作用。
接着，除去与在半导体晶片10的第一主面P1侧划定的切割线20重叠的部分中的镀覆种子层30。即，以使除去镀覆种子层30的部分成为与切割线20重叠的格子线状的方式，部分地除去镀覆种子层30（步骤S4）。图4（a）～图4（d）及图5（a）是与本步骤S4对应的截面图。以下，一边参照这些图，一边对本工序进行说明。
在镀覆种子层30上如图4（c）所示地形成感光性抗蚀剂40。接着，经由具有与切割线20的格子状线对应的透光部的玻璃掩模100（参照图6）对感光性抗蚀剂40进行曝光。玻璃掩模100例如使用双面校准器进行对半导体晶片10的位置对齐。
图6是示出使用了双面校准器的玻璃掩模100的位置对齐方法的示意图。双面校准器包括：用于载置半导体晶片10的载置台201；配置在载置台201的上方的两个物镜202；以及配置在载置台201的下方的两个物镜203。在本工序中，半导体晶片10以第二主面P2侧朝向上方的方式（即，以使第一主面P1与载置台201相接的方式）载置在载置台201上。在半导体晶片10的第一主面P1预先形成有用于进行玻璃掩模100的位置对齐的定位标记M。
载置台201由玻璃等透明构件构成，形成在载置于载置台201的半导体晶片10的第一主面P1的定位标记M能通过设置在载置台201的下方的物镜203进行观察。在玻璃掩模100也形成有与该定位标记M对应的标记m，该标记m能通过设置在载置台201的上方的物镜202进行观察。此外，通过物镜202进行观察的半导体晶片10上的定位标记M和通过物镜203进行观察的玻璃掩模100上的标记m能在视野上重叠地进行观察。然后，以使半导体晶片10上的定位标记M与玻璃掩模100上的标记m重叠的方式进行玻璃掩模100的位置对齐。由此，玻璃掩模100相对于在半导体晶片10的第一主面P1侧划定的切割线20进行定位。
像这样经由进行了位置对齐的玻璃掩模100对感光性抗蚀剂40进行曝光。此后，如图4（d）所示，通过显影处理除去感光性抗蚀剂40的曝光部分，由此，在感光性抗蚀剂40在半导体晶片10的主面方向上形成与第一主面P1侧的切割线20重叠的格子状的开口部40a。
接着，如图5（a）所示，在沿感光性抗蚀剂40的切割线20的格子状的开口部40a处通过蚀刻除去露出的镀覆种子层30。即，在镀覆种子层30中，与在第一主面P1划定的切割线20重叠的格子状区域被除去。在除去了镀覆种子层30的部分中，露出半导体晶片10的基材。优选沿镀覆种子层30的切割线20被除去的部分的宽度W比切割半导体晶片10时的切削宽度（切割刀的宽度）大。
接着，如图5（b）所示，在镀覆种子层30上形成镀覆层（第二金属膜）50（步骤S5）。在本实施方式中，镀覆层50通过在镍（Ni）镀覆层上层叠金（Au）镀覆层而形成。镀覆层50例如通过无电解镀覆法只在镀覆种子层30上选择性地形成。镀覆层50例如像以下那样形成。
开始，在镀覆种子层30上通过无电解镀覆法形成Ni镀覆层。镍镀覆液能使用例如在硫酸镍（NiSO4）添加次亚磷酸钠（H2NaO2P）作为还原剂的镀覆液。通过该镍镀覆处理，能在镀覆种子层30上选择性地形成镍镀覆层。即，只在存在半导体晶片10的镀覆种子层30的部分形成Ni镀覆层，在除去了镀覆种子层30的部分不形成Ni镀覆层。Ni镀覆层作为用于形成后述的Au镀覆层的基础层发挥功能。
接着，通过无电解镀覆法在Ni镀覆层上形成Au镀覆层。Au镀覆层例如能并用作为无电解镀覆法的一种的置换Au镀覆法及还原Au镀覆法来形成。置换Au镀覆法是利用了进行镀覆处理的基础金属（在本实施方式中为Ni）的离子化趋势与作为镀覆材料的Au的离子化趋势的差异的镀覆法。将形成有Ni镀覆层的半导体晶片10浸渍在氰（cyan）类或非氰类的置换Au镀覆液中。在镀覆液中，离子化趋势比较大的基础的Ni溶解，在Ni镀覆层上发生析出Au的反应。在置换Au镀覆法中，因为反应在基础的Ni镀覆层被Au所覆盖的时点停止，所以析出的Au的膜厚薄。因此，在本实施例中，在置换镀覆处理后继续进行还原镀覆处理，使得确保Au镀覆层的膜厚。另外，在不需要确保Au镀覆层的膜厚的情况下，也可以只进行置换镀覆处理。
还原Au镀覆法是通过镀覆液中所包括的还原剂的氧化放出的电子重排为Au离子而在被镀覆材料形成Au皮膜的镀覆法。例如通过将半导体晶片10浸渍在以硼氢化钾（KBH4）等作为还原剂、以KAu（CN）2作为金盐使用的镀覆液中，从而在置换Au镀覆层上进一步形成还原Au镀覆层。
通过该Au镀覆处理，能在Ni镀覆层上选择性地形成Au镀覆层。即，只在半导体晶片10的存在镀覆种子层30的部分形成由Ni镀覆层及Au镀覆层构成的镀覆层50，在除去了镀覆种子层30的部分则不形成镀覆层50。
图7是从第二主面P2侧观察的形成有镀覆层50的半导体晶片10的平面图。在半导体晶片10的第二主面P2中，以使镀覆层50的非形成部与在第一主面P1侧划定的切割线20重叠的方式对镀覆层50进行构图。换句话说，在半导体晶片10的第二主面P2中，以避开在第一主面P1侧划定的切割线20的方式形成镀覆层50。在镀覆层50的非形成部中，露出半导体晶片10的基材。
接着，如图5（c）所示，从第二主面P2侧沿镀覆层50的非形成部切断半导体晶片10，对半导体装置进行切单（步骤S6）。在本工序中，半导体晶片10在表面平坦的第一主面P1粘贴有切割胶带而被支承，设置在切割装置（未图示）。切割装置所具备的切割刀300从第二主面P2侧***到半导体晶片10。切割装置对半导体晶片10的第二主面P2上的镀覆层50的图案进行图像识别，沿镀覆层50的非形成部使切割刀300进行扫掠。由此，沿在半导体晶片10的第一主面P1中划定的切割线20切断半导体晶片10，切出半导体装置的各单片（半导体芯片）。因为在切割刀300的扫掠线上未形成镀覆种子层30及镀覆层50，所以能防止切割刀300的阻塞。通过经过以上的各工序，从而完成半导体装置。
图8（a）是在上述的切割工序中进行切单的半导体装置2的立体图。另外，在图8（a）中，半导体装置2以第二主面P2侧朝向上方的状态示出。通过半导体晶片10沿切割线20被切断，从而半导体装置2具有表露出的切断面E1～E4。
根据本实施方式的半导体装置的制造方法，在第二主面P2上，在切割线20上未形成镀覆层50，因此，在通过切割切出的半导体装置2的单片中，如图8（a）所示，镀覆层50在从各切断面E1～E4空开间隔d的内侧延伸。即，半导体装置2在沿各切断面E1～E4的外周部中具有镀覆层50的非形成部，镀覆层50设置在上述外周部的内侧。
图8（b）是示出本发明的实施方式的半导体装置2的结构的截面图。另外，在图8（b）中，例示了半导体装置2作为MOSFET构成的情况。半导体装置2包括：作为漏极区域发挥功能的高浓度的ｎ型扩散区域61；设置在ｎ型扩散区域61上的低浓度的ｎ型扩散区域62；设置在低浓度的ｎ型扩散区域62的表层部的形成通道（channel）区域的ｐ型扩散区域63；以及设置在ｐ型扩散区域63的表层部的作为源极区域发挥功能的ｎ型扩散区域64。这些各扩散区域61～64通过从半导体晶片10的第一主面P1注入规定的导电型的杂质离子而形成。
在设置于半导体晶片10的第二主面P2侧的漏极区域61的表面，形成有作为漏极电极发挥功能的上述的镀覆种子层30及镀覆层50。在半导体晶片10的第一主面P1侧设置有栅极氧化膜65、栅极电极66及源极电极67。在具有这样的结构的半导体装置2中，第二主面P2侧的镀覆层50被作为与未图示的安装基板等封装构件接合时的接合层。
像根据以上的说明所明确的那样，根据本实施方式的半导体装置的制造方法，因为在使半导体晶片10薄化的工序中只磨削半导体晶片10的内周部A2，而外周部A1维持半导体晶片10的初始的厚度，所以能减低半导体晶片10的翘曲，并且能维持半导体晶片10的强度。由此，能提高半导体晶片10的操作性。
此外，根据本实施方式的半导体装置的制造方法，在半导体晶片10的第二主面P2中，以避开在第一主面P1侧划定的切割线20上方的方式形成有镀覆层50。因此，通过对沿形成在镀覆层50的切割线20的格子状线图案进行图像识别，从而能从半导体晶片10的第二主面P2侧进行切割。
此外，根据本实施方式的半导体装置的制造方法，因为在切割线20上未形成镀覆种子层30及镀覆层50，所以切割刀不会切断金属膜。由此，能防止切割刀的阻塞，能延长切割刀的寿命。
此外，关于镀覆层50，考虑到将进行切单的半导体装置与安装基板等封装构件进行焊接时的焊料润湿性、导电性等，很多情况下使用金（Au）、银（Ag）、铂（Pt）、钯（Pd）等高价的稀有金属。根据本实施方式的半导体装置的制造方法，因为在切割线20上未形成镀覆种子层30及镀覆层50，所以能削减构成镀覆层50的稀有金属的生成量，由此能实现低成本化。
另外，在上述的实施方式中，虽然通过对形成在半导体晶片10的第二主面P2上的镀覆种子层30进行蚀刻而在镀覆种子层30形成与切割线20对应的格子状图案，但是，也可以通过以下说明的剥离（liftoff）法对镀覆种子层30进行构图。
图9（a）～图9（e）是示出使用剥离法的镀覆种子层30的构图工序的截面图。在结束了磨削工序的半导体晶片10的第二主面P2的整个区域形成感光性抗蚀剂40（图9（a））。
接着,通过使用了上述的双面校准器的照相平版印刷（photolithography）在感光性抗蚀剂40实施相对于第一主面P1侧的切割线20进行定位的格子状线的构图。即，在感光性抗蚀剂40中，留下与切割线20对应的格子状区域，除此以外的区域被除去（图9（b））。
接着，以留有如上所述地进行构图的感光性抗蚀剂40的状态在半导体晶片10的第二主面P2上形成镀覆种子层30。镀覆种子层30形成在感光性抗蚀剂40的表面及通过感光性抗蚀剂40被除去而露出的半导体晶片10的露出面（图9（c））。
接着，将感光性抗蚀剂40与沉积在其表面的镀覆种子层30一起除去。即，镀覆种子层30沿与切割线20重叠的格子状线被除去（图9（d））。
关于镀覆层50，与上述的实施方式同样地，在半导体晶片10的第二主面P2上只在镀覆种子层30的形成部分中选择性地形成（图9（e））。另外，也可以通过在形成镀覆层50之后除去感光性抗蚀剂40，从而同时剥离镀覆种子层30及镀覆层。
此外，在上述的实施方式中，虽然由Ni镀覆层及Au镀覆层这两层构成镀覆层50，但是也可以由单层构成镀覆层50。此外，构成镀覆层50的金属能考虑焊料润湿性、导电性等而适宜地选择，例如，能使用能通过无电解镀覆法进行成膜的Ag、Pt、Pd等金属。关于镀覆种子层30的材料，例如能适宜地选择离子化趋势比构成镀覆层50的金属大的金属。
此外，在上述的实施方式中，虽然例示了在半导体晶片10的第二主面P2上形成通过镀覆处理形成的镀覆层50的情况，但是也可以在半导体晶片10的第二主面P2上形成通过溅射法、蒸镀法等其它的方法形成的金属膜，通过蚀刻、剥离法等沿切割线20除去该金属膜。
此外，在上述的实施方式中，虽然通过使用双面校准器进行玻璃掩模100的定位，从而对在第一主面P1侧划定的切割线20与形成在第二主面P2上的感光性抗蚀剂40的图案进行了校准，但是，也可以在半导体晶片10的第二主面P2以相对于切割线20进行校准的方式形成定位标记，使用该定位标记进行玻璃掩模100的定位。
附图标记说明
10：半导体晶片；
12：元件形成区域；
20：切割线；
30：镀覆种子层（第一金属膜）；
50：镀覆层（第二金属膜）；
P1：第一主面；
P2：第二主面。

Claims (6)

1.一种半导体装置的制造方法，包括：
元件工序，在半导体晶片的第一主面的被假想的切割线所包围的多个元件区域的每一个形成半导体元件；
磨削工序，以使所述半导体晶片的与所述第一主面相反侧的第二主面的外周部比内周部厚的方式磨削所述第二主面；
金属膜形成工序，在所述磨削工序中被磨削的所述第二主面以避开与所述切割线对应的部分的方式形成金属膜；以及
切断工序，沿所述切割线上的所述金属膜的非形成部从所述第二主面侧切断所述半导体晶片，
所述金属膜形成工序包括：
在所述半导体晶片的所述第二主面形成第一金属膜的工序；
除去所述第一金属膜的与所述切割线重叠的部分的工序；以及
在所述第二主面上，在残存的所述第一金属膜上形成第二金属膜的工序，
除去所述第一金属膜的与所述切割线重叠的部分的工序包括：
在所述第一金属膜上形成具有沿所述切割线的开口部的抗蚀剂掩模的工序；以及
经由所述抗蚀剂掩模对所述第一金属膜进行蚀刻的工序，
所述抗蚀剂掩模使用基于形成在所述半导体晶片的所述第一主面的定位标记进行定位的玻璃掩模进行曝光处理，形成所述开口部。
2.根据权利要求1所述的制造方法，其中，
使所述第一金属膜作为镀覆种子层发挥功能，在所述第一金属膜上通过镀覆处理形成所述第二金属膜。
3.根据权利要求2所述的制造方法，其中，
所述第一金属膜由离子化趋势比所述第二金属膜大的金属构成。
4.根据权利要求3所述的制造方法，其中，
所述第一金属膜包括铝，所述第二金属膜包括金。
5.根据权利要求4所述的制造方法，其中，
所述第二金属膜包括镍镀覆层及金镀覆层。
6.一种半导体装置，通过权利要求1至5的任一项所述的制造方法制造，其中，
在所述半导体晶片的与所述第二主面对应的面，在沿所述切断工序中表露出的切断面的外周区域具有所述金属膜的非形成部。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6296899B2 (ja) * 2014-05-26 2018-03-20 三菱電機株式会社 レジスト除去装置及びレジスト除去方法
US11380585B2 (en) 2015-04-20 2022-07-05 Mitsubishi Electric Corporation Semiconductor device manufacturing method
FR3085575B1 (fr) 2018-09-03 2021-06-18 St Microelectronics Tours Sas Boitier de puce electronique
US10964596B2 (en) 2019-01-25 2021-03-30 Semiconductor Components Industries, Llc Backside metal patterning die singulation system and related methods
FR3093230B1 (fr) 2019-02-27 2023-01-06 St Microelectronics Tours Sas Boîtier de puce électronique
US10727216B1 (en) 2019-05-10 2020-07-28 Sandisk Technologies Llc Method for removing a bulk substrate from a bonded assembly of wafers
JP2022050231A (ja) * 2020-09-17 2022-03-30 株式会社東芝 半導体装置の製造方法
JP7346374B2 (ja) * 2020-09-23 2023-09-19 株式会社東芝 半導体基板及び半導体装置の製造方法
US20230282502A1 (en) * 2022-03-03 2023-09-07 Micron Technology, Inc. Wafer carrier with reticle template for marking reticle fields on a semiconductor wafer

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621234A (en) * 1991-10-07 1997-04-15 Niipondenso Co., Ltd. Vertical semiconductor device with breakdown voltage improvement region
CN1664991A (zh) * 2004-03-05 2005-09-07 三洋电机株式会社 半导体装置及其制造方法
CN1692495A (zh) * 2002-11-12 2005-11-02 三洋电机株式会社 半导体集成装置及其制造方法
CN101276740A (zh) * 2007-03-30 2008-10-01 万国半导体股份有限公司 一种形成极薄功率装置芯片的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH05166926A (ja) * 1991-12-12 1993-07-02 Hitachi Ltd 半導体基板ダイシング法
JPH10154670A (ja) * 1996-11-26 1998-06-09 Toshiba Corp 半導体装置の製造方法
JP2003059860A (ja) * 2001-08-13 2003-02-28 Mitsubishi Electric Corp 半導体装置
JP4749849B2 (ja) 2005-11-28 2011-08-17 株式会社ディスコ ウェーハの分割方法
JP2008098529A (ja) * 2006-10-13 2008-04-24 Toshiba Corp 半導体装置及びその製造方法
JP5168920B2 (ja) * 2007-01-31 2013-03-27 富士電機株式会社 半導体装置の製造方法およびマーキング装置
US8456002B2 (en) * 2007-12-14 2013-06-04 Stats Chippac Ltd. Semiconductor device and method of forming insulating layer disposed over the semiconductor die for stress relief
TWI443789B (zh) * 2008-07-04 2014-07-01 Unimicron Technology Corp 嵌埋有半導體晶片之電路板及其製法
JP5356890B2 (ja) * 2009-04-02 2013-12-04 株式会社ディスコ ウェーハの加工方法
US8785296B2 (en) * 2012-02-14 2014-07-22 Alpha & Omega Semiconductor, Inc. Packaging method with backside wafer dicing

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5621234A (en) * 1991-10-07 1997-04-15 Niipondenso Co., Ltd. Vertical semiconductor device with breakdown voltage improvement region
CN1692495A (zh) * 2002-11-12 2005-11-02 三洋电机株式会社 半导体集成装置及其制造方法
CN1664991A (zh) * 2004-03-05 2005-09-07 三洋电机株式会社 半导体装置及其制造方法
CN101276740A (zh) * 2007-03-30 2008-10-01 万国半导体股份有限公司 一种形成极薄功率装置芯片的方法

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