KR101411734B1 - 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 - Google Patents

관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스 Download PDF

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Abstract

본 발명의 일 실시예는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것으로, 해결하고자 하는 기술적 과제는 웨이퍼의 백그라인딩 이후 웨이퍼의 표면에 스트레스 보상층을 더 형성함으로써, 이후 공정에서의 웨이퍼 휨 현상을 방지할 수 있는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공하는 데 있다.
이를 위해 본 발명은 평평한 제1면과, 제1면의 반대면인 평평한 제2면을 갖는 반도체 다이와, 제1면에 형성된 다수의 제1도전 패턴으로 이루어진 웨이퍼를 제공하는 단계; 제1도전 패턴을 관통하여 반도체 다이의 제2면을 향하여 홀을 형성하는 단계; 홀의 내벽에 절연층 및 시드층을 형성하고, 시드층에 관통 전극을 형성하는 단계; 웨이퍼의 제1면을 임시 접착층을 개재하여 핸들링 캐리어에 접착하는 단계; 웨이퍼의 제2면을 그라인딩하여 관통 전극이 노출되도록 하는 단계; 그라인딩된 웨이퍼의 표면 및 관통 전극에 스트레스 보상층을 형성하는 단계; 스트레스 보상층에 보호층을 형성하는 단계; 및 관통 전극와 대응되는 스트레스 보상층 및 보호층을 제거하고, 관통 전극에 전기적으로 접속되도록 제2도전 패턴을 형성하는 단계로 이루어진 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 개시한다.

Description

관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스{Fabricating method of semiconductor device having through silicon via and semiconductor device therof}
본 발명의 일 실시예는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스에 관한 것이다.
반도체의 집적도는 최근의 반도체 개발 뉴스에서 보듯이 물리적인 한계에 다다르고 있다. 이와 더불어 반도체 회로의 지연 시간은 집적도 향상에 따라 줄어 들고 있지만 와이어에 의한 배선 지연 시간은 오히려 늘어나 전체적인 성능을 떨어뜨리는 현상을 보이고 있다. 이러한 배선 지연 시간을 줄이기 위해 필요한 것은 배선과 관련된 전기적 기생 성분을 줄이는 기술로 가장 대표적인 기술이 TSV(Through Silicon Via) 기술이다. TSV 기술은 본딩 와이어나 플립 칩 기술에 비해 가장 짧은 전기적 배선을 제공하므로 전기적 성능 향상에 가장 효과적인 해답을 제공해주는 것으로 최근 주목을 받고 있다.
공개특허 10-2011-0135075(공개일자 2011년12월16일)
본 발명의 일 실시예는 웨이퍼의 백그라인딩 이후 웨이퍼의 표면에 스트레스 보상층을 더 형성함으로써, 이후 공정에서의 웨이퍼 휨 현상을 방지할 수 있는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스을 제공한다.
본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법은 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖는 반도체 다이와, 상기 제1면에 형성된 다수의 제1도전 패턴으로 이루어진 웨이퍼를 제공하는 단계; 상기 제1도전 패턴을 관통하여 상기 반도체 다이의 제2면을 향하여 홀을 형성하는 단계; 상기 홀의 내벽에 절연층 및 시드층을 형성하고, 상기 시드층에 관통 전극을 형성하는 단계; 상기 웨이퍼의 제1면을 임시 접착층을 개재하여 핸들링 캐리어에 접착하는 단계; 상기 웨이퍼의 제2면을 그라인딩하여 상기 관통 전극이 노출되도록 하는 단계; 상기 그라인딩된 웨이퍼의 표면 및 상기 관통 전극에 스트레스 보상층을 형성하는 단계; 상기 스트레스 보상층에 보호층을 형성하는 단계; 및 상기 관통 전극과 대응되는 스트레스 보상층 및 보호층을 제거하고, 상기 관통 전극에 전기적으로 접속되도록 제2도전 패턴을 형성하는 단계를 포함한다.
상기 스트레스 보상층은 상기 임시 접착층의 용융 온도보다 낮은 온도에서 스퍼터링(sputtering), 이베포레이션(evaporation) 및 원자층 증착(atomic-layer deposition) 중 선택된 어느 하나의 방식에 의해 형성될 수 있다. 상기 스트레스 보상층은 140℃ 내지 170℃의 온도에서 형성될 수 있다.
상기 스트레스 보상층은 MgO, CaO, Al2O3, SiO2, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나일 수 있다.
상기 보호층은 PECVD(Plasma-enhanced chemical vapor deposition)에 의해 형성된 질화 실리콘(Si3N4)일 수 있다.
본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스는 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖고, 상기 제1면에 다수의 제1도전 패턴이 형성되며, 상기 제1도전 패턴 및 상기 제1,2면을 관통하여 관통홀이 형성된 반도체 다이; 상기 관통홀의 내벽에 절연층이 개재되어 형성되고, 상기 제2면으로부터 돌출된 관통 전극; 상기 관통 전극의 외측인 상기 반도체 다이의 제2면에 형성된 스트레스 보상층; 상기 관통 전극의 외측인 스트레스 보상에 형성된 보호층; 및, 상기 관통 전극에 전기적으로 접속된 제2도전 패턴을 포함한다.
상기 스트레스 보상층은 MgO, CaO, Al2O3, SiO2, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나일 수 있다.
상기 보호층은 질화 실리콘(Si3N4)일 수 있다.
본 발명의 일 실시예는 웨이퍼의 백그라인딩 이후 웨이퍼의 표면에 스트레스 보상층을 더 형성함으로써, 이후 공정에서의 웨이퍼 휨 현상을 방지할 수 있는 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 제공한다.
도 1은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
도 3은 본 발명에 따른 방법 및 구조를 적용하지 않았을 경우 나타나는 웨이퍼의 휨 현상을 도시한 것이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
또한, 이하의 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는" 는 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및 /또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안 됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 1은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순서도이다.
본 발명에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법은 제1도전 패턴을 갖는 웨이퍼를 제공하는 단계(S1)와, 웨이퍼에 홀을 형성하는 단계(S2)와, 홀에 관통 전극을 형성하는 단계(S3)와, 웨이퍼를 핸들링 캐리어에 마운팅하여 그라인딩하는 단계(S4)와, 스트레스 보상층을 형성하는 단계(S5)와, 보호층을 형성하는 단계(S6)와, 제2도전 패턴을 형성하는 단계(S7)를 포함한다.
이를 도 2a 내지 도 2l을 참조하여 더욱 상세하게 설명한다.
도 2a 내지 도 2l은 본 발명의 일 실시예에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법을 도시한 순차 단면도이다.
제1도전 패턴을 갖는 웨이퍼를 제공하는 단계(S1)에서는, 도 2a에 도시된 바와 같이, 대략 평평한 제1면(111)과, 제1면(111)의 반대면인 대략 평평한 제2면(112)을 갖는 반도체 다이(110)와, 제1면(111)에 형성된 다수의 제1도전 패턴(113)으로 이루어진 웨이퍼(100)를 제공한다. 여기서, 제1도전 패턴(113)의 외측인 웨이퍼(100)의 표면에는 보호층(115)이 형성될 수 있다.
더불어, 제1도전 패턴(113)은 반도체 다이(110)에 형성된 본드 패드, 재배선층 및 그 등가물 중 선택된 어느 하나일 수 있으나, 본 발명에서 이를 한정하는 것은 아니다.
웨이퍼에 홀을 형성하는 단계(S2)에서는, 도 2b에 도시된 바와 같이, 제1도전 패턴(113)을 관통하여 반도체 다이(110)의 제1면(111)으로부터 제2면(112)을 향하여 일정 깊이의 홀(114)을 형성한다. 이러한 홀(114)은 레이저 빔을 이용한 천공 공정 또는 화학 용액을 이용한 천공 공정에 의해 형성된다. 정렬 및 부산물 처리의 문제로 인해 레이저 천공보다는 화학적 식각 방법이 바람직하며, 일례로, DRIE(Deep Reactive Ion Etching) 방식이 바람직하다.
홀에 관통 전극을 형성하는 단계(S3)에서는, 도 2c 내지 도 2e에 도시된 바와 같이, 홀(114)에 구리, 텅스텐 및 이의 등가물 중에서 선택된 어느 하나의 도전체를 도금하여 도전성 관통 전극(120)을 형성한다.
좀더 구체적으로 설명하면, 도 2c에 도시된 바와 같이, 홀(114)의 내벽에 관통 전극(120)과 반도체 다이(110)(실리콘) 사이의 절연을 위한 SiO2와 같은 절연층(121)을 형성하고, 절연층(121)의 표면에 구리 도금을 위한 구리 시드층(122)을 형성하며, 마지막으로 구리나 텅스텐으로 도금 공정을 진행하여 홀(114)의 내측에 관통 전극(120)을 형성한다. 더불어, 절연층(121)과 시드층(122)의 사이에는 반도체 다이(110)(실리콘)로 관통 전극(120)(구리)이 확산되지 않도록 하는 접착/확산 방지층을 더 형성할 수 있다.
이러한 공정에 의해 관통 전극(120)은 우선 제1도전 패턴(113)에 전기적으로 접속된다. 더불어, 관통 전극(120)과 제1도전 패턴(113) 사이의 전기적 접속성 향상을 위해, 관통 전극(120)의 상면에는 제1도전 패턴(113)을 대략 덮도록 하는 도전성 패드가 더 형성될 수 있다.
웨이퍼를 핸들링 캐리어에 마운팅하여 그라인딩하는 단계(S4)에서는, 도 2f 내지 도 2g에 도시된 바와 같이, 웨이퍼(100)를 뒤집어서 제1면(111)이 핸들링 캐리어(140)를 향하도록 하고, 또한 임시 접착층(130)을 개재하여 웨이퍼(100)를 핸들링 캐리어(140)에 접착한다. 또한, 웨이퍼(100)의 제2면(112)을 그라인딩하여 관통 전극(120)이 외부로 노출되도록 한다. 일례로, 그라인딩은 CMP(Chemical Mechainical Polishing) 방식을 사용함으로써, 관통 전극(120)의 상부 영역이 외부로 노출 및 돌출되도록 한다. 여기서, 웨이퍼(100)의 제2면(112)은 이제 관통 전극(120)의 외측인 표면이 된다.
스트레스 보상층을 형성하는 단계(S5)에서는, 도 2h에 도시된 바와 같이, 그라인딩된 웨이퍼(100)의 제2면(112) 및 관통 전극(120)의 표면에 일정 두께의 스트레스 보상층(150)을 형성한다.
일례로, 스트레스 보상층(150)은 임시 접착층(130)의 용융 온도보다 낮은 온도에서 스퍼터링(sputtering), 이베포레이션(evaporation) 및 원자층 증착(atomic-layer deposition) 및 그 등가 방법 중 선택된 어느 하나의 방식에 의해 형성될 수 있다.
여기서, 스트레스 보상층(150)은 대략 140℃ 내지 170℃의 온도에서 형성되며, 실질적으로 임시 접착층(130)의 용융 온도는 이보다 높다. 따라서, 이러한 스트레스 보상층(150)의 형성 공정 중 임시 접착층(130)은 용융되지 않고, 이에 웨이퍼(100)의 휨 현상은 발생하지 않는다.
더불어, 스트레스 보상층(150)은 MgO, CaO, Al2O3, SiO2, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 및 그 등가물 중 선택된 어느 하나로 형성될 수 있다.
이러한 스트레스 보상층(150)은 기본적으로 전기를 흘리지 않는 절연체이며, 추후의 고온 공정에서 웨이퍼(100)의 휨 스트레스를 흡수하여, 웨이퍼(100)가 휘지 않도록 한다.
보호층을 형성하는 단계(S6)에서는, 도 2i에 도시된 바와 같이, 스트레스 보상층(150)의 위에 PECVD(Plasma-enhanced chemical vapor deposition) 방식으로 질화 실리콘(Si3N4)을 형성한다. 통상적으로, 이러한 보호층(160)의 형성 시 공정 온도는 상술한 스트레스 보상층(150)의 형성 시 공정 온도보다 높다. 그러나, 상술한 스트레스 보상층(150)이 웨이퍼(100)의 휨 스트레스를 흡수함으로써, 보호층 형성 단계에서 웨이퍼(100)의 휨 현상은 발생하지 않는다.
제2도전 패턴을 형성하는 단계(S7)에서는, 도 2j 및 도 2k에 도시된 바와 같이, 관통 전극(120)과 대응되는 영역의 스트레스 보상층(150) 및 보호층(160)을 제거하고, 여기에 일정 크기의 제2도전 패턴(170)을 형성한다. 이러한 제2도전 패턴(170)은 통상의 구리, 알루미늄 및 그 등가물 중에서 선택된 어느 하나로 형성할 수 있다. 이에 따라, 제2도전 패턴(170)은 관통 전극(120), 스트레스 보상층(150) 및 보호층(160)에 접촉한 상태를 유지한다.
마찬가지로, 이러한 제2도전 패턴(170)의 형성 시 공정 온도는 상술한 스트레스 보상층(150)의 형성 시 공정 온도보다 높다. 그러나, 상술한 스트레스 보상층(150)이 웨이퍼(100)의 휨 스트레스를 흡수함으로써, 제2도전 패턴의 형성 단계에서 웨이퍼(100)의 휨 현상은 발생하지 않는다.
한편, 이러한 제2도전 패턴(170)의 형성 단계(S7) 이후 웨이퍼(100)와 핸들링 캐리어(140)를 접착시키고 있는 임시 접착층(130)을 제거함으로써, 웨이퍼(100)가 핸들링 캐리어(140)로부터 분리되도록 한다. 더불어, 이러한 분리 이후 웨이퍼(100)를 소잉함으로써, 다수의 반도체 다이(110)를 얻게 된다.
이와 같이 하여, 본 발명에 따른 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스는 웨이퍼(100)의 그라인딩 이후 웨이퍼(100)의 표면에 스트레스 보상층(150)을 더 형성함으로써, 이후 공정에서의 웨이퍼(100) 휨 현상을 방지할 수 있다. 즉, 웨이퍼(100)를 핸들링 캐리어(140)에 접착시키는 임시 접착층(130)의 용융 온도보다 낮은 온도에서 웨이퍼(100)의 표면에 스트레스 보상층(150)을 형성함으로써, 이후의 상대적으로 고온 공정인 보호층(160) 형성 공정 및 제2도전 패턴(170)의 형성 공정에서 발생하는 웨이퍼(100)의 휨 현상을 상술한 스트레스 보상층(150)이 흡수하도록 한다.
도 3은 본 발명에 따른 방법 및 구조를 적용하지 않았을 경우 나타나는 웨이퍼(100)의 휨 현상을 도시한 것이다.
도 3에 도시된 바와 같이, 본 발명에 따른 스트레스 보상층(150)을 웨이퍼(100')의 표면에 형성하지 않을 경우, 상대적으로 고온 공정인 보호층(160) 형성 공정 및 제2도전 패턴(170) 형성 공정 중 웨이퍼(100')는 대략 활 모양으로 휘어지게 된다. 특히, 웨이퍼(100')의 가장 자리 영역이 심하게 휨으로써, 웨이퍼(100')의 가장 자리 영역과 대응되는 접착제에 언더컷 (under cut) 현상이 발생하기도 한다.
이상에서 설명한 것은 본 발명에 따른 관통 전극을 갖는 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스를 실시하기 위한 하나의 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100; 웨이퍼 110; 반도체 다이
111; 제1면 112; 제2면
113; 제1도전 패턴 114; 홀
115; 보호층 120; 관통 전극
121; 절연층 122; 시드층
130; 임시 접착층 140; 핸들링 캐리어
150; 스트레스 보상층 160; 보호층
170; 제2도전 패턴

Claims (8)

  1. 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖는 반도체 다이와, 상기 제1면에 형성된 다수의 제1도전 패턴으로 이루어진 웨이퍼를 제공하는 단계;
    상기 제1도전 패턴을 관통하여 상기 반도체 다이의 제2면을 향하여 홀을 형성하는 단계;
    상기 홀의 내벽에 절연층 및 시드층을 형성하고, 상기 시드층에 관통 전극을 형성하는 단계;
    상기 웨이퍼의 제1면을 임시 접착층을 개재하여 핸들링 캐리어에 접착하는 단계;
    상기 웨이퍼의 제2면을 그라인딩하여 상기 관통 전극이 노출되도록 하는 단계;
    상기 그라인딩된 웨이퍼의 표면 및 상기 관통 전극에 스트레스 보상층을 형성하는 단계;
    상기 스트레스 보상층에 보호층을 형성하는 단계; 및
    상기 관통 전극과 대응되는 스트레스 보상층 및 보호층을 제거하고, 상기 관통 전극에 전기적으로 접속되도록 제2도전 패턴을 형성하는 단계를 포함하고,
    상기 스트레스 보상층은 MgO, CaO, Al2O3, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나이고,
    상기 보호층은 질화 실리콘(Si3N4)인 것을 특징으로 하는 관통 전극을 갖는 반도체 디바이스의 제조 방법.
  2. 제 1 항에 있어서,
    상기 스트레스 보상층은 상기 임시 접착층의 용융 온도보다 낮은 온도에서 스퍼터링(sputtering), 이베포레이션(evaporation) 및 원자층 증착(atomic-layer deposition) 중 선택된 어느 하나의 방식에 의해 형성됨을 특징으로 하는 관통 전극을 갖는 반도체 디바이스의 제조 방법.
  3. 제 2 항에 있어서,
    상기 스트레스 보상층은 140℃ 내지 170℃의 온도에서 형성됨을 특징으로 하는 관통 전극을 갖는 반도체 디바이스의 제조 방법.
  4. 삭제
  5. 삭제
  6. 평평한 제1면과, 상기 제1면의 반대면인 평평한 제2면을 갖고, 상기 제1면에 다수의 제1도전 패턴이 형성되며, 상기 제1도전 패턴 및 상기 제1,2면을 관통하여 관통홀이 형성된 반도체 다이;
    상기 관통홀의 내벽에 절연층이 개재되어 형성되고, 상기 제2면으로부터 돌출된 관통 전극;
    상기 관통 전극의 외측인 상기 반도체 다이의 제2면에 형성된 스트레스 보상층;
    상기 관통 전극의 외측인 스트레스 보상층에 형성된 보호층; 및,
    상기 관통 전극에 전기적으로 접속된 제2도전 패턴을 포함하고,
    상기 관통 전극은 상기 스트레스 보상층 및 상기 보호층을 관통하여 상기 제2도전 패턴에 전기적으로 접속하고,
    상기 스트레스 보상층은 MgO, CaO, Al2O3, TeO2, SrO, Y2O3, HfO2, ZrO2 , BaO, La2O3, CeO2, Ga2O3, TiO2, Nb2O5, Ta2O5, ZnO, In2O3, SnO2, V2O5, Cr2O3, WO3, NiO, Fe2O3, Co3O4, PdO, CuO, Sb2O3, Mn2O3, Ta2O5 중 선택된 어느 하나이며,
    상기 보호층은 질화 실리콘(Si3N4)인 것을 특징으로 하는 관통 전극을 갖는 반도체 디바이스.
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