CN103545325A - 固体拍摄装置 - Google Patents

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CN103545325A CN201310061412.1A CN201310061412A CN103545325A CN 103545325 A CN103545325 A CN 103545325A CN 201310061412 A CN201310061412 A CN 201310061412A CN 103545325 A CN103545325 A CN 103545325A
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Abstract

本发明的固体拍摄装置提高形成图像的画质。本实施方式的固体拍摄装置包含：被半导体基板150的元件分离区域9包围的像素区域；设置在半导体基板150的第1面侧，包含布线的层间绝缘膜92；设置在像素区域内，对来自半导体基板150的第2面侧的光进行光电变换的光电变换元件1；设置在元件分离区域9内，具有从半导体基板150的第2面突出的突出部99的元件分离层90A；设置在半导体基板150的第2面侧，具有设置在突出部99间的色素膜17的滤色器117。

Description

固体拍摄装置
技术领域
本发明的实施方式涉及固体拍摄装置。
背景技术
CCD图像传感器和/或CMOS图像传感器等的固体拍摄装置适用于数码相机、视频拍摄机或者监视拍摄机等多样的用途。通过单一的像素阵列取得多个色信息的单板式图像传感器成为主流。
近年，从半导体基板的背面侧取入来自被摄体的光的背面照射型图像传感器的开发取得进展。
发明内容
本发明解决的课题是提供可提高由图像传感器形成的图像的画质的固体拍摄装置。
本实施方式的固体拍摄装置，其特征在于，具备：像素区域，其被半导体基板的元件分离区域包围；层间绝缘膜，其设置在上述半导体基板的第1面侧，包含布线；光电变换元件，其设置在上述像素区域内，对来自上述半导体基板的与上述第1面相对向的第2面侧的光进行光电变换；元件分离层，其设置在上述元件分离区域内的从上述半导体基板的上述第2面侧向上述第1面侧延伸的沟槽内，具有从上述半导体基板的第2面突出的突出部；以及滤色器，其设置在上述半导体基板的上述第2面侧，具有设置在上述突出部间的色素膜，相对于上述半导体基板的上述第2面的垂直方向上的上述突出部的第1尺寸比相对于上述半导体基板的上述第2面的垂直方向上的上述色素膜的第2尺寸小，上述色素膜包含上述突出部间的下层部和设置在上述下层部上的上层部，相对于上述半导体基板的上述第2面的平行方向上的上述下层部的第3尺寸比相对于上述半导体基板的上述第2面的平行方向上的上述上层部的第4尺寸小。
其他实施方式的固体拍摄装置，其特征在于，具备：像素区域，其被半导体基板的元件分离区域包围；层间绝缘膜，其设置在上述半导体基板的第1面侧，包含布线；光电变换元件，其设置在上述像素区域内，对来自上述半导体基板的与上述第1面相对向的第2面侧的光进行光电变换；元件分离层，其设置在从上述元件分离区域内，具有从上述半导体基板的第2面突出的突出部；以及滤色器，其设置在上述半导体基板的上述第2面侧，具有设置在上述突出部间的色素膜。
根据上述构成的实施方式的固体拍摄装置，可以提高图像传感器形成的图像的画质。
附图说明
图1是固体拍摄装置的芯片的布局的一例俯视图。
图2是固体拍摄装置的构造的一例截面图。
图3是像素阵列及像素阵列附近的电路构成的等效电路图。
图4是第1实施方式的固体拍摄装置的构造的一例截面图。
图5是第1实施方式的固体拍摄装置的制造方法的一工序的说明图。
图6是第1实施方式的固体拍摄装置的制造方法的一工序的说明图。
图7是第1实施方式的固体拍摄装置的制造方法的一工序说明的图。
图8是第1实施方式的固体拍摄装置的制造方法的一工序的说明图。
图9是第2实施方式的固体拍摄装置的构造的一例截面图。
图10是实施方式的固体拍摄装置的变形例的说明图。
图11是实施方式的固体拍摄装置的变形例的说明图。
图12是实施方式的固体拍摄装置的适用例的说明图。
标号说明：
120：像素阵列，UC：单位单元，9：元件分离区域，1：光电二极管，2：晶体管(传输门)，6：浮置扩散层，117：滤色器，17：色素膜，90A，90B，90C：元件分离层，99：突出部。
具体实施方式
[实施方式]
以下，参照附图，详细说明本实施方式。以下的说明中，对于具有同一的功能及构成的要素，附上同一符号，重复的说明根据需要进行。
(1)第1实施方式
参照图1至图8，说明第1实施方式的固体拍摄装置及其制造方法。
(a)构造
用图1至图4，说明第1实施方式的固体拍摄装置的构造。
图1是本实施方式的固体拍摄装置(以下，称为图像传感器)的芯片的布局例的示意图。图2是本实施方式的图像传感器的构造的示意截面图。
如图1及图2，本实施方式的图像传感器100中，在一个半导体基板(芯片)150内设置像素阵列120以及形成有用于控制像素阵列120的模拟(Analog)电路或逻辑(Logic)电路的***电路区域125。
半导体基板150采用Si的单晶基板(体基板)，或，SOI基板的外延层。
像素阵列120包含多个单位单元UC。单位单元(单位单元区域UC)在像素阵列120内矩阵状排列。
各单位单元UC包含用于将来自被摄体的光(来自外部的光)变换为电气信号的光电变换元件。一个单位单元UC包含至少一个光电变换元件。用光电变换元件，形成像素。单位单元区域内形成像素的区域称为像素区域。各像素区域包含一个光电变换元件。
相邻的单位单元UC、相邻的像素区域及相邻的光电变换元件由元件分离区域9分离。各单位单元UC及各光电变换元件的形成区域被元件分离区域9包围。
光电变换元件1例如用光电二极管形成。如图2，光电二极管(PD)1用半导体基板150内的至少一个杂质层10形成。光电二极管1将来自被摄体的光光电变换为与该光量相应的电气信号(电荷、电压)。光电二极管1可以蓄积在杂质层10内产生的电荷。
半导体基板150内，设置作为浮置扩散层(FD)(浮置扩散层、检测部)6的杂质层60。作为浮置扩散层6的杂质层60暂时地保持经由后述的场效应晶体管(例如，MOS晶体管)2从光电二极管1输出的电荷。
在光电二极管1和浮置扩散层6之间，场效应晶体管2设置在半导体基板150上。场效应晶体管2的栅极电极21夹着栅极绝缘膜22，设置在半导体基板150内的沟道区域上。
用单位单元UC(像素)，构成图像传感器。单位单元UC根据图像传感器的电路构成，除了至少一个光电二极管1、浮置扩散层6及称为传输门(复位晶体管)的场效应晶体管2，还可以包含其他构成要素。例如，单位单元UC包含称为放大晶体管和/或复位晶体管的场效应晶体管，作为构成要素。
图3是像素阵列120及其附近的电路的电路构成例的示图。
像素阵列120内矩阵状配置的单位单元UC设置在读出控制线TRF和垂直信号线VSL的交叉位置。
沿像素阵列120的行方向排列的多个单位单元UC与共同的读出控制线TRF连接。沿像素阵列120的列方向排列的多个单位单元UC与共同的垂直信号线VSL连接。
例如，各单位单元UC为了控制单位单元UC及光电二极管1的工作，包含4个场效应晶体管2、3、4、5。图3的例中，单位单元UC所包含的4个场效应晶体管2、3、4、5是传输门(读出晶体管)2、放大晶体管3、复位晶体管4及地址晶体管5。各场效应晶体管2、3、4、5例如是N沟道型MOS晶体管。
单位单元UC内的各元件，例如光电二极管1及场效应晶体管2、3、4、5如下连接。
光电二极管1的阳极例如接地。光电二极管1的阴极经由传输门2的电流路径(通路)与浮置扩散层6连接。
传输门2控制由光电二极管1光电变换的信号电荷的蓄积及传输。传输门2的栅极与读出控制线TRF连接。传输门2的电流路径的一端与光电二极管1的阴极连接，传输门2的电流路径的另一端与浮置扩散层6连接。
放大晶体管3检测及放大浮置扩散层6的信号(电位)。放大晶体管3的栅极与浮置扩散层6连接。放大晶体管3的电流路径的一端与垂直信号线VSL连接，放大晶体管3的电流路径的另一端与地址晶体管5的电流路径的一端连接。放大晶体管3放大的信号向垂直信号线VSL输出。放大晶体管3起到源极跟随器的功能。
复位晶体管4使浮置扩散层6的电位(信号电荷的保持状态)复位。复位晶体管4的栅极与复位控制线RST连接。复位晶体管4的电流路径的一端与浮置扩散层6连接，复位晶体管4的电流路径的另一端与电源端子135连接。
地址晶体管5控制单位单元UC的活性。地址晶体管5的栅极与地址控制线ADR连接。地址晶体管5的电流路径的一端与放大晶体管3的电流路径的另一端连接，地址晶体管5的电流路径的另一端与电源端子135连接。
电源端子135与漏极电源，或接地电源，或光暗(optical black)区域内的单位单元(基准电位单元)连接。
本实施方式中，一个单位单元UC包含形成一个像素的一个光电二极管1的构成称为1像素1单元构造。
垂直移位寄存器133与读出控制线TRF、地址控制线ADR及复位控制线RST连接。垂直移位寄存器133控制读出控制线TRF、地址控制线ADR及复位控制线RST的电位，以行单位控制及选择像素阵列120内的多个单位单元UC及像素。垂直移位寄存器133向各控制线TRF、ADR、RST输出用于控制各晶体管2、4、5的导通(on)及截止(off)的控制信号(电压脉冲)。
AD变换电路131与垂直信号线VSL连接。AD变换电路131包含用于将来自单位单元UC的模拟信号变换为数字信号，和/或对来自单位单元UC的信号进行CDS(Corrected Double Sampling：相关双采样)处理的处理单元(PU)132。
负载晶体管134用作垂直信号线VSL的电流源。负载晶体管134的栅极与选择线SF连接。负载晶体管134的电流路径的一端经由垂直信号线VSL，与放大晶体管3的电流路径的一端连接。负载晶体管134的电流路径的另一端与控制线DC连接。
另外，各单位单元UC也可以不包含地址晶体管5。该场合，单位单元UC中，复位晶体管4的电流路径的另一端与放大晶体管3的电流路径的另一端连接。单位单元UC不包含地址晶体管5的场合，地址信号线ADR也不设置。
如2像素1单元构造、4像素1单元构造或者8像素1单元构造那样，单位单元UC也可以是一个单位单元包含2个以上的像素(光电二极管)的电路构成(多像素1单元构造)。包含多个像素的单位单元内，2个以上的光电二极管共有一个浮置扩散层6及复位晶体管3、放大晶体管4及地址晶体管5。包含多个像素的单位单元中，分别对一个光电二极管设置一个传输门。另外，由一个像素形成的单位单元包含一个像素区域，由多个像素形成的单位单元包含多个像素区域。多像素1单元构造的单位单元中，各像素区域由元件分离区域相互分离。
如图1及图2，***电路区域125夹着元件分离区域，以与像素阵列120相邻的方式设置在半导体基板150内。
***电路区域125内，设有上述的垂直移位寄存器133那样的控制像素阵列120的工作的电路和/或AD变换电路131那样的处理来自像素阵列120的信号的电路。
***电路区域125通过元件分离区域从像素阵列120电气分离。在用于区分***电路区域125的元件分离区域内，例如埋入STI构造的元件分离绝缘膜91。
***电路区域125内的电路用场效应晶体管7、电阻元件、电容元件等的多个元件形成。图2中，为了图示的简化，仅仅表示了场效应晶体管7。图2中，仅仅图示一个场效应晶体管，但是在半导体基板150上，设有用于形成***电路的多个晶体管。
例如，***电路区域125内，场效应晶体管(例如，MOS晶体管)7设置在半导体基板150内的阱区域159内。阱区域(Well)159内，设有2个扩散层(杂质层)73。这些2个扩散层73起到晶体管7的源极/漏极的功能。在2个扩散层73间的阱区域(沟道区域)表面，隔着栅极绝缘膜72设置有栅极电极71。从而，在阱区域159内形成场效应晶体管7。
另外，场效应晶体管7是P沟道型还是N沟道型由设置该晶体管7的阱区域159的导电型及成为源极/漏极的扩散层73的导电型决定。
为了覆盖晶体管2、7的栅极电极21、71及光电二极管1的顶面，多个层间绝缘膜92在半导体基板150上层叠。层间绝缘膜92例如采用氧化硅。
本实施方式的图像传感器100采用多层布线技术。即，在层叠的层间绝缘膜92内，根据各布线级(以基板表面为基准的高度)设置多个布线80。各布线80通过在层间绝缘膜92内分别埋入的插头(plug)，例如通路插头(viaplug)81、接触插头CP1、CP2，与位于不同布线级的其他布线电气连接。另外，布线80包含不与元件及电路连接的虚设(dummy)层(例如，遮光膜)。
晶体管2、7的栅极电极21、71和/或源极/漏极73、半导体基板150上形成的元件的端子，经由接触插头CP1、CP2与层间绝缘膜92内的布线80连接。下层的布线80和上层的布线80经由在层间绝缘膜92内埋入的通路插头81，与设置在半导体基板150上的多个元件连接。这样，由多层布线技术形成图像传感器内的多个电路。
本实施方式中，形成元件的面，更具体地说，设有晶体管2、7的栅极电极21、71的半导体基板150的面称为半导体基板150的表面(第1面)。半导体基板150的表面上，设有由多层布线技术形成的层间绝缘膜92及布线80。以下，相对于半导体基板150的表面的垂直方向上，半导体基板150的与表面相对向的面(表面的相反侧的面)称为背面(第2面)。本实施方式中，不区别半导体基板150的表面及背面的场合，将半导体基板150的表面/背面称为半导体基板150的主面。
例如，通过TSV(Through Substrate Via，穿基板通路)技术在半导体基板150内形成通路(via)(以下，称为贯通通路或贯通电极)88A，以从半导体基板150的表面侧向背面侧贯通半导体基板150。贯通通路88A埋入在半导体基板150内形成的贯通孔(开口部)内。在贯通孔的内侧面上设置绝缘层98A，贯通通路88A通过绝缘层98A与半导体基板150电气分离。
贯通通路88A经由接触插头CP2与层间绝缘膜92内的布线80连接。贯通通路88A经由通过插头88B，与设置在半导体基板150的背面侧的衬垫(pad)(电极)89连接。衬垫89设置在半导体基板150的背面上的绝缘层(平坦化层或保护膜)95上。衬垫89通过绝缘层95与半导体基板150电气分离。
本实施方式中，如图2，在半导体基板150的背面侧，例如隔着保护层(未图示)和/或粘接层(未图示)设置滤色器117。滤色器117设置在半导体基板150的背面侧中与像素阵列120对应的位置。例如，本实施方式的图像传感器100是单板式的图像传感器100。单板式的图像传感器通过单一的像素阵列120取得多个色信息。因此，单板式的图像传感器中采用的滤色器117具有与来自被摄体的光所包含的多个色(色信息)对应的多个色素膜。
本实施方式的图像传感器100中，滤色器117设置在晶体管2、7的栅极电极21、71及层间绝缘膜92设置面(表面)的相反侧的半导体基板150的面(背面)侧。
来自被摄体的光经由滤色器117，从半导体基板150的背面侧照射像素阵列120，取入光电二极管1。
支撑基板119设置在层间绝缘膜92上。支撑基板119例如隔着保护层(未图示)及粘接层(未图示)在层间绝缘膜92上层叠。支撑基板119采用例如硅基板和/或绝缘性基板。形成有元件的半导体基板150被支撑基板119和滤色器117夹持。
本实施方式中，来自被摄体的光的受光面是安装有滤色器117的半导体基板150的背面。
如本实施方式的图像传感器100，来自半导体基板150的背面侧的光向光电二极管1照射的构造的图像传感器称为背面照射型图像传感器。
图4是本实施方式的背面照射型图像传感器100的像素阵列120的截面构造的一例。
图4中，为了使图示的明确化，作为单位单元UC的构成要素，仅仅图示了光电二极管1、传输门2及浮置扩散层6。以下，将单位单元区域内形成光电二极管1、传输门2及浮置扩散层6的区域也称为像素区域。
图4中，简化表示了半导体基板150的表面侧的层间绝缘膜、布线及支撑基板。
如图4，光电二极管1、传输门2及浮置扩散层6设置在由元件分离层90A区分的元件形成区域(有源区域)内。
光电二极管1的杂质层10在P型的半导体基板(半导体层)150内形成的场合，光电二极管1的杂质层10是N型的杂质层10。
图4中，为了图示的简单化，作为光电二极管1的构成要素，仅仅图示了一个N型杂质层10，而为了提高光电二极管1的特性(例如，敏感度及光电变换效率)，半导体基板150的深度方向上杂质浓度不同的多个N型及P型杂质层也可以设置在光电二极管1的形成区域(称为光电二极管形成区域)内。
浮置扩散层6以夹着传输门2与光电二极管1相对向的方式，设置在半导体基板150内。光电二极管1和浮置扩散层6在传输门2的沟道长度方向排列。
浮置扩散层6是在半导体基板150内形成的N型的杂质层60。例如，作为浮置扩散层6的N型杂质层60的杂质浓度比光电二极管1的N型杂质层10的杂质浓度高。
传输门2在光电二极管1和浮置扩散层6之间，配置在半导体基板150上。
传输门2的栅极电极21隔着栅极绝缘膜22设置在半导体基板150上。作为光电二极管1的构成要素的N型杂质层10及作为浮置扩散层6的N型杂质层60分别起到传输门132的源极及漏极的功能。半导体基板150内，2个N型杂质层10、60间的半导体区域成为传输门2的沟道区域。
半导体基板150的表面侧中，表面屏蔽层18设置在光电二极管1的N型杂质层10内。表面屏蔽层18例如是P型杂质层。表面屏蔽层18以从传输门132的沟道区域离开的方式，在N型杂质层10的表层内形成。表面屏蔽层18的顶面与层间绝缘膜92接触。
半导体基板150的背面侧中，背面屏蔽层19设置在半导体基板150内。背面屏蔽层19例如也可以与N型杂质层10相接。背面屏蔽层19例如是P型杂质层。
通过表面/背面屏蔽层18、19，可以抑制在光电二极管1产生的暗电流。
本实施方式的图像传感器100中，像素阵列120内的元件分离层90A设置在形成于半导体基板150内的沟槽(沟、开口部、贯通孔)内。元件分离层90A具有DTI(Deep Trench Isolation，深沟槽隔离)构造，贯通半导体基板150的表面和背面之间。例如，半导体基板150的表面侧中，元件分离层90A的端部与层间绝缘膜92接触。
元件分离层90A在单位单元区域内及像素区域内，包围至少光电二极管的形成区域的周围。
元件分离层90A例如具有层叠构造，包含第1部分901和覆盖第1部分901的侧面及层间绝缘膜92侧的面的第2部分909。第2部分909设置在第1部分901的侧面和半导体基板150之间及第1部分901和层间绝缘膜92之间。
第2部分909沿在半导体基板内形成的沟槽的侧面及底面而形成。以下，为了说明的明确化，第1部分称为埋入部901，第2部分909称为侧壁部。
例如，层叠构造的元件分离层90A中，埋入部901包括钨等的金属(导电体)，侧壁部909包括氮化钛。作为侧壁部909的氮化钛起到金属阻挡层的功能。元件分离层90A包含导电体的场合，根据图像传感器的特性，可以向元件分离层90A施加一定的电压(0V、正/负的固定电压)，也可以不施加电压。
以下，为了说明的明确化，DTI构造的元件分离层90A中，将半导体基板150的表面(层间绝缘膜)侧的元件分离层90A的端部(面)称为元件分离层90A的下端或底部，半导体基板150的背面侧的元件分离层90A的端部(面)称为元件分离层90B的上端或上部。
另外，半导体基板150的表面侧的元件分离层90A的底部(下端)可以不与层间绝缘膜92接触，在半导体基板150的表面侧的元件分离层90A的底部和层间绝缘膜92之间，也可以设置其他部件(例如，杂质层或绝缘体)。另外，半导体基板150的表面侧的元件分离层90A的端部也可以从半导体基板150的表面突出，设置在形成于层间绝缘膜92的沟内。
本实施方式的图像传感器100中，半导体基板150的背面侧的元件分离绝缘层90的端部(上部，上端)99在相对于半导体基板150的主面的垂直方向上，从半导体基板150的背面突出。
相对于半导体基板150的主面的垂直方向上，从半导体基板150的背面突出的元件分离层90A的部分99称为突出部99。
相对于半导体基板的主面的垂直方向上的元件分离层90A的尺寸比在半导体基板150内形成的沟槽DT的深度大。相对于半导体基板的主面的垂直方向上的元件分离层90A的尺寸比半导体基板150的厚度大。
本实施方式的图像传感器100中，滤色器117设置在从半导体基板150突出的元件分离层90A之间。
本实施方式中，滤色器117包含的各色素膜17通过元件分离层90A的突出部99按每个光电二极管分割。在相邻的色素膜17间，设置元件分离层90A。
单板式的图像传感器中，滤色器117例如包含红、蓝及绿的色素膜17。各色素膜17中，1色的色素膜为了与一个光电二极管1对应，设置在滤色器117内。各色C1、C2、C3的色素膜17以例如具有拜耳图形的布局的方式在滤色器117内排列。另外，滤色器117除了红、绿及蓝，也可以具有黄和/或白的滤色器。
相邻的2个光电二极管1中，对各光电二极管1设置的色素膜17的色C1、C2、C3不同。与相邻的2个光电二极管对应的色素膜17的色若不同，夹着某色C1的色素膜17而排列的2个色素膜17的色C2、C3根据滤色器117的排列图形，可能相同，也可能不同。
色素膜17可以是通过涂敷法(旋涂)等形成的有机膜，也可以是通过CVD法等形成的无机膜。
在色素膜17和半导体基板150之间，设置反射防止膜115。反射防止膜115对可见光具有透过性。
反射防止膜115介于色素膜17和元件分离层90A的侧面(突出部99的侧面)之间。另外，反射防止膜115设置在半导体基板150的背面侧的元件分离层90A的上端上。反射防止膜115覆盖元件分离层90A的突出部99。
反射防止膜115视为具有均一膜厚时或忽略反射防止膜115的膜厚时，相对于半导体基板150的主面的垂直方向上的色素膜17的尺寸(色素膜17的膜厚)T1与相对于半导体基板150的主面的垂直方向上的元件分离层90A的突出部99的尺寸(高度)H1具有实质相同的大小。
反射防止膜15设置在元件分离层的突出部99的侧面上，从而，相对于半导体基板150的主面的平行方向上的色素膜17的尺寸(色素膜17的宽度或长度)WA，具有相对于半导体基板150的主面的平行方向上的突起部99间的间隔WX以下的大小。例如，色素膜17的尺寸WA比突起部99间的间隔WX小了反射防止膜115的膜厚的2倍的尺寸。
另外，相对于半导体基板150的表面的垂直方向上的突出部99的尺寸H1是从半导体基板150的背面的位置到突出部99(元件分离层)的上端的尺寸。
半导体基板150侧和相反侧(受光面侧)中的各色素膜17的面(顶面)与元件分离层90的上端或元件分离层90A的上端上的反射防止膜115相比，也可以向半导体基板150侧后退。该场合，各色素膜17的膜厚T1比突出部99的尺寸H1小。各色素膜17的膜厚T1也可以例如按色而互异。
单板式的图像传感器中，包含多个色素膜的滤色器设置在像素阵列上。以1色的色素膜与一个光电二极管对应的方式，各色的色素膜在滤色器内排列。
在色素膜和光电二极管之间产生错位的场合，对一个光电二极管，可能设置异色的2个色素膜(重叠)。另外，由于滤色器的错位，对一个光电二极管，可能产生设有色素膜的区域和不设色素膜的区域。
这些滤色器的色素膜与光电二极管的错位不仅在1组的色素膜及其对应的光电二极管产生，还可能对像素阵列内排列的色素膜及光电二极管的组连续产生。
作为该色素膜及光电二极管的错位的结果，在某光电二极管及像素阵列内的某区域内，产生光学的串扰(混色)。
如本实施方式的图像传感器100及后述的图像传感器的制造方法那样，滤色器117包含的各色素膜17自对准地形成在由元件分离层90A的突起部99和半导体基板150的背面形成的凹部(沟)内。
从而，各色素膜17以收纳在由元件分离层90A区分的单位单元区域/像素区域内的方式形成。因此，可以防止作为光电变换元件的光电二极管1和色素膜17的错位。
如本实施方式，由于可防止色素膜和光电二极管的错位，可以降低图像传感器的光学的串扰的恶劣影响，抑制形成的图像的混色。
另外，如本实施方式，只要是光电二极管1和色素膜17的错位不实质产生的构造，则与各光电二极管1对应的微透镜也可以不设置在滤色器117上。
从而，可以降低微透镜和光电二极管1的错位或者微透镜间的形状/特性的偏差引起的像素阵列内的光电二极管的特性及输出的偏差。
结果，本实施方式中，可以抑制微透镜可能引起的画质的劣化。
以上，根据本实施方式的图像传感器，可以提高图像传感器形成的图像的画质。
(b)制造方法
用图5至图8，说明第1实施方式的固体拍摄装置(例如，图像传感器)的制造方法。
图5至图8表示本实施方式的图像传感器的制造方法的各工序中的像素阵列120的截面工序图。这里，除了图5至图8，还适当采用图2及图4说明本实施方式的图像传感器的制造方法的各工序。
另外，本实施方式的图像传感器的制造方法中，后述的各构成要素的形成顺序只要确保过程的匹配性，就可以适宜变更。
如图2，采用由光刻法及RIE(Reactive Ion Etching，反应离子蚀刻)形成的掩模(未图示)，在半导体基板150内的预定区域(例如，***电路区域)内形成元件分离区域及元件分离层91。
例如，如图2，根据掩模，在半导体基板150内形成STI(Shallow TrenchIsolation，浅沟槽隔离)构造的元件分离沟，将绝缘体通过CVD(ChemicalVapor Deposition，化学气相沉积)法或涂敷法，埋入元件分离沟内。从而，STI构造的元件分离绝缘膜91在半导体基板150内的预定位置形成。
从而，像素阵列120、像素阵列120内的单位单元区域UC及***电路区域125在半导体基板150内被区分。
采用与用于形成元件分离层的掩模不同的掩模，在半导体基板150内的预定区域形成N型或P型的阱区域159。
如图2及图5，在像素阵列120的单位单元区域UC内，形成单位单元(像素)的构成元件。另外，如图2，在***电路区域125的阱区域159内，形成***电路的构成元件(例如，晶体管)。
晶体管2、7的栅极绝缘膜22、72通过例如对半导体基板150的热氧化处理，在半导体基板150的露出面(表面)上形成。
在形成的栅极绝缘膜22、72上，通过CVD法沉积多晶硅层。然后，通过光刻法及RIE法，加工多晶硅层，使具有预定的栅极长度及预定的栅极宽度的栅极电极21、71夹着栅极绝缘膜22、72在半导体基板150的表面(第1面)上形成。
如图2及图5，像素阵列120内，将形成的栅极电极22及抗蚀剂膜(未图示)用作掩模，通过离子注入法在单位单元区域UC内的光电二极管形成区域内形成光电二极管1的N型杂质层10。
在单位单元区域UC的浮置扩散层形成区域内，通过离子注入，在半导体基板150内形成作为浮置扩散层6的杂质层60。
另外，作为放大晶体管这样的像素阵列120内的各晶体管的源极/漏极的杂质层(未图示)通过离子注入分别形成。
在光电二极管1的N型杂质层10的表层(露出面)中，通过离子注入在N型杂质层10内形成作为表面屏蔽层18的P型杂质层18。
例如，在用于在像素阵列120内形成光电二极管1及浮置扩散层6的离子注入执行期间中，***电路区域125被抗蚀剂膜(未图示)覆盖。
图2的***电路区域125内的晶体管7的形成区域(N型或P型阱区域)159中，通过以栅极电极72为掩模的离子注入，在半导体基板150内形成作为晶体管7的源极/漏极的P型或N型的杂质层73。另外，***电路区域125内的晶体管7的形成工序也可以与像素阵列120内的晶体管的形成工序共同化。
如图2及图5，在形成了晶体管2的栅极电极21的半导体基板150的表面上，通过多层布线技术，形成包含多个层间绝缘膜92及多个布线80的多层布线构造。层间绝缘膜92覆盖半导体基板150的表面侧，例如，覆盖晶体管2的栅极电极21。
多层布线构造的各布线级的形成工序中，如图2，例如，用CVD法沉积硅氧化膜的层间绝缘膜92。各布线级中，对层间绝缘膜92实施CMP法的平坦化处理后，如图2，在层间绝缘膜92内通过光刻法及RIE法形成的接触孔内，埋入接触插头CP1或通路插头81。
例如，包含以铝和/或铜等为主成分的导电层通过溅射法在层间绝缘膜92上及插头CP1、81上沉积。沉积的导电层通过光刻法及RIE法加工为预定的形状，以与插头CP1、81连接。从而，形成作为布线的导电层80。作为布线的导电层80的形成的同时，相同材料组成的遮光膜及虚设层在层间绝缘膜92上形成。采用镶嵌（damascene）法，铜或铜合金组成的布线也可以自对准地形成在形成于层间绝缘膜内的沟(镶嵌沟)内。
这样，半导体基板150的多个元件1、2、7通过多层布线技术的布线连接，形成图像传感器的各电路。
如图2及图5，对半导体基板150的表面侧的最上层的层间绝缘膜92(及导电层)实施平坦化处理后，在最上层的层间绝缘膜92的平坦化面上，形成粘接层(未图示)。然后，支撑基板119贴附在层间绝缘膜92上的粘接层。从而，支撑基板119与覆盖半导体基板的表面的层间绝缘膜92接合。
例如，在支撑基板119贴附层间绝缘膜92前，基于重新布线技术的重新布线也可以以与层间绝缘膜92内的布线连接的方式，在最上层的层间绝缘膜92上形成。
在支撑基板119贴附层间绝缘膜92后，半导体基板150的背面通过采用CMP法、HF溶液的湿蚀刻等，选择性地蚀刻。从而，半导体基板150的厚度变薄。
如图5，半导体基板150变薄后，半导体基板150的背面侧中，作为背面屏蔽层19的P型杂质层19通过离子注入，在像素阵列120内的半导体基板150内形成。
半导体基板150的背面上，硬掩模300例如用CVD法形成。硬掩模300通过光刻法图形化。以与像素阵列120内的元件分离区域9的形成位置对应的方式，开口部在硬掩模300内形成。硬掩模300的膜厚根据滤色器的色素膜的膜厚调节。例如，硬掩模的膜厚设定成0.2μm程度到0.8μm程度的范围。
根据图形化的硬掩模300，例如通过RIE蚀刻半导体基板150。通过该蚀刻，像素阵列120内的元件分离区域9内，沟槽DT在半导体基板150内形成。例如，沟槽DT根据变薄的半导体基板150的厚度，形成具有1.5μm～3μm程度的深度(相对于半导体基板的主面的垂直方向的尺寸)。沟槽DT例如从半导体基板150的背面向表面贯通，经由沟槽DT，半导体基板150的侧面(内侧面)及半导体基板150侧的层间绝缘膜92的面露出。
另外，通过对半导体基板150的蚀刻，层间绝缘膜92也被蚀刻，可能在沟槽DT的形成位置中的层间绝缘膜92形成凹陷(沟)。沟槽DT的形成位置中，层间绝缘膜92也可能不露出。另外，根据沟槽DT的深度，沟槽DT的截面形状也可能形成锥体状。
如图6，用于形成元件分离层的部件(以下，称为元件分离部件)901Z、909Z用CVD法或溅射法等，沉积在半导体基板150上及硬掩模300上。
例如，形成的元件分离层90A包含2个部件901Z、909Z的场合，第1元件分离部件(侧壁膜)909Z以不充满沟槽DT内部的方式，在露出的半导体基板150的侧面上形成。形成的第1元件分离部件909Z的膜厚比例如相对于半导体基板150的主面的平行方向上的沟槽DT的尺寸(宽度)的二分之一小。元件分离部件909Z可以通过对半导体基板150的氧化处理而形成，也可以通过CVD法/溅射法等的膜沉积技术形成。
第2元件分离部件(埋入部件)901Z以充满沟槽DT内部的方式，在第1元件分离部件909Z上形成。例如，在第2元件分离部件的沉积时，第1元件分离部件909Z起到阻挡膜的功能。
在沟槽DT到达层间绝缘膜92的场合，第2元件分离部件901Z和层间绝缘膜92之间，介有在沟槽DT的底部形成的第1元件分离部件909Z。
以硬掩模300作为阻挡层，对形成的元件分离部件901Z、909Z实施CMP。
如图7，研磨元件分离部件直到硬掩模300露出。从而，DTI构造的元件分离层90A在像素阵列120内形成。
例如，层间绝缘膜92侧的相反侧的元件分离层90A的面(顶面)与硬掩模的面形成为平坦。
相对于半导体基板的主面的垂直方向上的元件分离层90A的尺寸比形成的沟槽DT的深度大。
元件分离层90A形成为具有从半导体基板150的背面突出的突起部99。
通过以硬掩模300为阻挡层的CMP加工元件分离部件的场合，相对于半导体基板150的主面的垂直方向上的元件分离层90A的突出部99的尺寸H1设定为与硬掩模300的膜厚具有实质相同的大小。即，通过调节硬掩模300的膜厚，可以控制元件分离层90A的突出部99的尺寸H1。
这样，具有突出部99的元件分离层90A在像素阵列120的元件分离区域9内形成。
DTI构造的元件分离层90A形成后，选择性地除去硬掩模300。
如图8，硬掩模除去后，反射防止膜115在半导体基板150的背面上及元件分离层90A上形成。
根据在滤色器117设定的排列图形，滤色器117包含的各色C1、C2、C3的色素膜17依次形成。
例如，绿的色素膜17在像素阵列120的全体中，例如，通过涂敷法和/或CVD法在半导体基板150的背面上沉积。色素膜17通过CMP或回蚀刻进行加工，在元件分离层90A的突起部99之间充满。
在绿的色素膜17上，形成具有与滤色器117包含的色的排列图形对应的图形的掩模309。
将掩模309图形化为与元件分离层90A的突起部的顶面重叠(overlap)。
根据与该滤色器的色的排列图形相应的掩模309，加工像素阵列120内的色素膜，使得绿的色素膜17在被元件分离层90A包围的预定的单位单元区域(像素区域)内残存，且，从与红及蓝的色素膜对应的单位单元区域内及像素区域内除去。
元件分离层90A包围的区域内，色素膜在元件分离层90A的突出部99间自对准地形成。其结果，光电二极管和色素膜的错位几乎不发生。
在与滤色器的预定的排列图形对应的位置形成绿的色素膜17后，红及蓝的色素膜17在与滤色器117的排列图形对应的预定的单位单元区域(像素区域)的位置依次形成。根据拜耳图形等的滤色器设定的排列图形，以互异色的色素膜17相邻的方式，形成滤色器117。
另外，色素膜17加工时，元件分离层90A的上端上的反射防止膜可能通过对色素膜17的CMP或蚀刻而除去。该场合，元件分离层90A的上端露出，反射防止膜115在色素膜17和元件分离层90A之间及色素膜17和半导体基板150之间残存。
如图2及图4，在形成的滤色器117上，形成作为保护膜的绝缘膜(未图示)。
滤色器117形成前或形成后，也可以形成半导体基板150的背面侧的布线、衬垫或金属的遮光层。例如，金属膜通过溅射法在绝缘膜95上沉积。沉积的金属膜通过光刻法及RIE法加工为预定的形状。通过加工的金属膜，形成半导体基板150的背面侧的布线、衬垫89及金属的遮光层。
例如，滤色器117形成后，如图2，贯通通路88A埋入在半导体基板150内形成的贯通孔内。
滤色器117形成前，也可以形成贯通通路88A。埋入贯通通路88A的贯通孔也可以在埋入像素阵列120内的元件分离层90A的沟槽DT的形成的同时，在半导体基板150内形成。元件分离层90A是导电体的场合，采用与元件分离层90A相同的材料，形成贯通通路88A。
本实施方式中，微透镜阵列不在滤色器117上形成，而执行图像传感器的封装化及模块化。
通过以上的工序，形成本实施方式的图像传感器。
本实施方式的图像传感器的制造方法中，像素阵列120的元件分离区域9内，DTI构造的元件分离层90A以区分单位单元区域(及像素区域)的方式形成。
本实施方式中，在半导体基板150内形成具有从半导体基板150的背面突出的突出部99A的元件分离层90A。
滤色器117包含的各色C1、C2、C3的色素膜17以具有预定的排列图形的方式依次埋入元件分离层90的突起部99A间。
因此，光电二极管1和滤色器117的色素膜17的错位的发生基本被防止。其结果，可以抑制像素(单位单元)和色素膜17的错位引起的混色的发生。
本实施方式中，微透镜阵列不在滤色器117上形成。因此，可降低各微透镜的形状/特性偏差引起的画质的劣化。
以上，根据第1实施方式的固体拍摄装置及其制造方法，可以提供可提高画质的图像传感器。
(2)第2实施方式
参照图9，说明第2实施方式的固体拍摄装置(例如，图像传感器)。另外，本实施方式中，与第1实施方式所述的构成实质相同的构成的说明根据需要进行。
图9是本实施方式的图像传感器的截面构造的示意截面图。另外，图9中，与图4同样，半导体基板的表面侧的层间绝缘膜、布线及支撑基板的图示简化。
本实施方式的图像传感器100中，滤色器117的各色素膜17具有：元件分离层90A的突起部99间的部分(第3部分))171；来自被摄体的光的照射侧(半导体基板150侧的相反侧)中，设置在部分171上的部分(第4部分)179。
以下，为了说明的明确化，各色素膜17包含的2个部分171、179中，将设置在元件分离层90A的突起部99间的半导体基板150侧的第3部分171称为下层部171，设置在半导体基板150侧的相反侧的第4部分179称为上层部179。
元件分离层90A的上端部(顶面、半导体基板侧的相反侧的面)上，设置色素膜17的上层部179。例如，不同色的2个色素膜17设置在元件分离层90A的上端部上，2个色素膜17在元件分离层90A上接触。
本实施方式中，元件分离层90A的突起部99的尺寸(高度)H1比色素膜17的膜厚T2小。例如，色素膜的膜厚T2为0.6μm～0.7μm程度的场合，突起部99的尺寸H1比0.6μm～0.7μm小。例如，突起部90A的尺寸是0.2μm程度。
相对于半导体基板150的主面的平行方向上的色素膜17的上层部179的尺寸(宽度或长度)DA比相对于半导体基板150的主面的平行方向上的色素膜17的下层部171的尺寸DB大。下层部171的尺寸DB具有元件分离层90A的突起部99的侧面间的间隔DX以下的大小。但是，下层部171和突起部99之间，设置了反射防止膜115的场合，根据反射防止膜115的膜厚，下层部171的尺寸DB变得比突起部99的侧面间的间隔DX小。
本实施方式中，各色素膜17具有对半导体基板150侧突出的凸型的截面形状。
本实施方式的图像传感器中，例如，微透镜阵列118隔着保护层(未图示)及粘接层(未图示)在滤色器117上安装。微透镜阵列118隔着滤色器117，设置在相对于半导体基板150的主面的垂直方向上与像素阵列120重叠的位置。微透镜阵列117由多个微透镜2维排列而形成。
微透镜ML以与各单位单元UC的光电二极管1对应的方式设置，一个微透镜ML，设置在一个色素膜17上。微透镜将来自被摄体的光向光电二极管1会聚。
通过按单位单元(像素)设置的微透镜ML，改善会聚特性。因此，如图9，各色素膜17具有未被元件分离层90A分割的部分(上层部)179，各色素膜17的部分179还相互接触，色素膜17间的光的泄漏也可以降低。
例如，本实施方式的图像传感器的制造方法中，图8的制造工序中，不执行用于使色素膜17自对准地埋入元件分离层90A间的针对色素膜17的CMP，而根据色素膜上形成的掩模309，加工色素膜。从而，如图9，形成具有下层部171及上层部179的色素膜173。
与第1实施方式同样，本实施方式的图像传感器中，形成滤色器117的各色素膜17中，区分各单位单元区域(像素区域)的元件分离层90A的突起部99间由1色的色素膜17充满，因此，可以防止被分配互异色C1、C2、C3的单位单元及像素间的光的泄漏引起的混色。
本实施方式的图像传感器100中，相对于来自被摄体的光的照射方向(相对于半导体基板150的主面的垂直方向)，色素膜17的上层部179侧的面积(长度及宽度)比元件分离层90A包围的色素膜17的下层部171侧的面积大。
因而，有利于各色光的取得的光电二极管1(单位单元及像素)的受光面侧的开口面积变大。其结果，对来自被摄体的光的受光有效的区域(例如，元件分离层的上方的区域)扩张，因此，可以增大从各色素膜17对光电二极管1入射的光量。因此，基于图像传感器取得的光的图像的色调提高。
以上，第2实施方式的图像传感器与第1实施方式的图像传感器同样，可以提高图像传感器形成的图像的画质。
(3)变形例
参照图10及图11，说明实施方式的固体拍摄装置的变形例。
另外，本变形例中，第1及第2实施方式所述构成实质相同的构成的说明根据需要进行。另外，图10及图11中，半导体基板的表面侧的层间绝缘膜、布线及支撑基板的图示简化。
图10表示实施方式的图像传感器的一个变形例。
如图10，与第1实施方式同样，光的受光面侧中，色素膜17的面和元件分离绝缘层90B的上端的面成为平坦。
受光面侧的面平坦(没有台阶)的色素膜17及元件分离层90B上，也可以设置微透镜118。微透镜阵列118内的微透镜ML间的特性偏差若小，则微透镜ML对各单位单元UC及光电二极管1的会聚特性提高，可以增大入射光电二极管1的光量。
也可以在埋入DTI构造的元件分离层90B的沟槽DT形成前，在半导体基板150的背面上形成反射防止膜。
该场合，如图10，反射防止膜115A设置在各色素膜17和半导体基板150的背面之间，不在元件分离层90B的突起部99上形成。反射防止膜115在像素阵列120内不连续，由元件分离层90B按单位单元区域(或，像素区域)分离。
如图10，具有突起部99的元件分离层90B也可以是包括一个部件的单层构造。单层构造的元件分离层90B例如采用SiO2或HfO等的氧化物形成。单层构造的元件分离层90B也可以采用导电体(例如，金属)或氮化物形成。
另外，如上述，DTI构造的元件分离层90B不贯通半导体基板150的场合，如图10，半导体基板99的表面侧中，在元件分离层90B和层间绝缘膜92之间设置元件分离层90Z。元件分离层90Z例如由杂质半导体区域或绝缘体形成。元件分离层90Z也可以是与半导体基板150相同导电型及相同杂质浓度的半导体区域。由绝缘体形成的元件分离层90Z也可以具有STI构造。元件分离层90Z也可以由与DTI构造的元件分离层90B相同的材料形成。相对于半导体基板150的主面的垂直方向上的元件分离层90Z的尺寸，比相对于半导体基板150的主面的垂直方向上的元件分离层90B的尺寸小。
图11表示不同于图10的实施方式的图像传感器的变形例。
如图11，具有突起部99的元件分离层90C的内部也可以是空洞903。
沟槽90C的内部中，在半导体基板150的露出面(沟的内侧面)上设置元件分离层90C的侧壁膜909。侧壁膜909可以是SiO2这样的绝缘体，也可以是TiN这样的导电体。具有空洞903的元件分离层90C的上端(被摄体的光的照射面侧)由部分(闭塞部)905封闭。闭塞部905可以是与侧壁膜909连续的部件，也可以是不同于侧壁膜909的部件。闭塞部905采用不同于侧壁膜909的部件的场合，优选采用埋入性或覆盖性(coverage)差的(粘性高的)部件。
例如，元件分离层90C的空洞903由氩(Ar)这样的惰性气体和/或包含氧、氮或碳等的气体充满。元件分离层90C的空洞903也可以是真空状态。
如图11，色素膜17的顶面与90C的上端相比，也可以向半导体基板150侧后退。该场合中，色素膜17的膜厚T3比元件分离层90C的突起部99的尺寸(高度)H1小。
图10及图11的变形例中，也可以获得与第1及第2实施方式实质同样的效果。
(4)适用例
参照图12，说明各实施方式的固体拍摄装置的适用例。
实施方式的固体拍摄装置(图像传感器)被模块化，适用于数码相机和/或附拍摄机的便携电话。
图12是本实施方式的图像传感器的适用例的方框图。
包含本实施方式的图像传感器100的拍摄机(或附拍摄机的便携电话)900除了图像传感器100，例如，还包含光学透镜部(透镜单元)101、信号处理部(例如，DSP：Digital Signal Processor，数字信号处理器)102、存储部(存储器)103、显示部(显示器)104及控制部(控制器)105。
图像传感器100如上述，将来自被摄体的光变换为电气信号。
透镜单元101将来自被摄体的光向图像传感器100会聚，使与来自被摄体的光对应的像在图像传感器100上成像。透镜单元101包含多个透镜，通过各透镜可以机械或电气地控制透镜单元101的光学特性(例如，焦距)。
DSP102处理从图像传感器100输出的信号。DSP102根据来自图像传感器100的信号，形成与被摄体对应的图像(图像数据)。
存储器103存储来自DSP102的图像数据。存储器103也可以存储从外部提供的信号及数据和/或从图像传感器直接供给的信号及数据。存储器103可以是在拍摄机900内搭载的DRAM和/或闪速存储器等的存储器芯片，也可以是可从拍摄机900本体拆卸的存储卡和/或USB存储器。
显示器104显示来自DSP102或者存储器103的图像数据。来自DSP102或存储器103的数据是静止图像数据或运动图像数据。
控制器(控制部)105控制拍摄机900内的各构成100～104的工作。
如第1实施方式的图像传感器100，不包含滤色器117上的微透镜阵列(导通芯片透镜)的场合，用实施方式的图像传感器100形成的拍摄机模块在透镜单元101和图像传感器100的芯片上的滤色器之间，不设置微透镜阵列。
例如，如图12示，拍摄机(及拍摄机模块)900包含第1实施方式的图像传感器的场合，来自透镜单元101的光直接照射图像传感器100的滤色器117。
第2实施方式及变形例所述的图像传感器也适用于拍摄机。
如上所述，本实施方式的图像传感器可以适用于拍摄机900。
包含本实施方式的图像传感器100的拍摄机900可以改善形成图像的画质。
虽然说明了本发明的几个实施方式，但是这些实施方式只是例示，而不是限定发明的范围。这些新实施方式可以各种形态实施，在不脱离发明的要旨的范围，可以进行各种省略、置换、变更。这些实施方式及其变形是发明的范围和要旨所包含的，也是权利要求的范围记载的发明及其均等的范围所包含的。

Claims (5)

1.一种固体拍摄装置，其特征在于，具备：
像素区域，其被半导体基板的元件分离区域包围；
层间绝缘膜，其设置在上述半导体基板的第1面侧，包含布线；
光电变换元件，其设置在上述像素区域内，对来自上述半导体基板的与上述第1面相对向的第2面侧的光进行光电变换；
元件分离层，其设置在上述元件分离区域内的从上述半导体基板的上述第2面侧向上述第1面侧延伸的沟槽内，具有从上述半导体基板的第2面突出的突出部；以及
滤色器，其设置在上述半导体基板的上述第2面侧，具有设置在上述突出部间的色素膜；
相对于上述半导体基板的上述第2面的垂直方向上的上述突出部的第1尺寸，比相对于上述半导体基板的上述第2面的垂直方向上的上述色素膜的第2尺寸小，
上述色素膜包含上述突出部间的下层部和设置在上述下层部上的上层部，
相对于上述半导体基板的上述第2面的平行方向上的上述下层部的第3尺寸，比相对于上述半导体基板的上述第2面的平行方向上的上述上层部的第4尺寸小。
2.一种固体拍摄装置，其特征在于，具备：
像素区域，其被半导体基板的元件分离区域包围；
层间绝缘膜，其设置在上述半导体基板的第1面侧，包含布线；
光电变换元件，其设置在上述像素区域内，对来自上述半导体基板的与上述第1面相对向的第2面侧的光进行光电变换；
元件分离层，其设置在上述元件分离区域内，具有从上述半导体基板的上述第2面突出的突出部；以及
滤色器，其设置在上述半导体基板的上述第2面侧，具有设置在上述突出部间的色素膜。
3.根据权利要求2所述的固体拍摄装置，其特征在于，
相对于上述半导体基板的上述第2面的垂直方向上的上述突出部的第1尺寸，比相对于上述半导体基板的上述第2面的垂直方向上的上述色素膜的第2尺寸小。
4.根据权利要求2或3所述的固体拍摄装置，其特征在于，
上述色素膜包含：
设置在上述突出部间的下层部；和
在上述半导体基板侧的相反侧中设置在上述下层部上的上层部；
相对于上述半导体基板的上述第2面的平行方向上的上述下层部的第3尺寸，比相对于上述半导体基板的上述第2面的平行方向上的上述上层部的第4尺寸小。
5.根据权利要求2或3所述的固体拍摄装置，其特征在于，
上述元件分离层设置在从上述半导体基板的上述第2面向上述第1面延伸的沟槽内。
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