CN103531477A - 具有位于下方的嵌入式抗穿通层的FinFET方法和结构 - Google Patents

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Abstract

提供了形成具有优越的重复性和可靠性的半导体FinFET器件的方法和结构，所述方法和结构包括提供精确形成在半导体鳍下方的APT(抗穿通)层。在形成半导体鳍的材料形成之前，形成n型APT层和p型APT层。在一些实施例中，在精确设定位置的APT层和半导体鳍之间加入阻挡层。采用离子注入方法和外延生长方法在半导体衬底表面中形成适当掺杂的APT层。采用外延生长/沉积方法在APT层上方形成鳍材料。本发明提供了具有位于下方的嵌入式抗穿通层的FinFET方法和结构。

Description

具有位于下方的嵌入式抗穿通层的FinFET方法和结构
技术领域
一般而言，本发明涉及半导体器件及用于制造半导体器件的方法。更具体而言，本发明涉及用于具有位于下方的嵌入式抗穿通层的FinFET结构的方法和结构。
背景技术
随着对成本和可靠性的更多考虑，对具有更高集成度(即晶体管和其他器件的更高的封装密度)的半导体器件具有持续的需求。为了提高集成度，FinFET(鳍式场效应晶体管)器件在各种应用中的半导体集成电路和其他半导体器件中越来越普遍。FinFET器件是利用在衬底表面上方延伸的半导体鳍作为晶体管的沟道区域的晶体管。这种沟道区域相对于具有平面沟道的晶体管具有增大的面积。然而，在许多情况下，努力降低部件比例和尺寸导致操作特性发生改变，并且不能在总体上降低部件比例和尺寸。
对更高集成度的需求包括推进减小晶体管沟道长度。但是，晶体管沟道长度的减小限于一定程度。如果沟道长度减小到小于操作限值，将产生不期望的结果，诸如短沟道效应和穿通。利用位于FinFET晶体管的鳍下方的抗穿通层来减少亚阈值源漏泄漏和漏致势垒降低(DIBL)。通过穿过鳍的离子注入形成抗穿通(APT)层，而控制APT层相对于鳍的位置是困难的并富有挑战性。当实施穿过鳍的离子注入操作时，可能产生APT层的随机掺杂波动，并且这种随机掺杂波动使得鳍之间不匹配。FinFET晶体管的性能还与APT相对于鳍的位置密切相关。如果在衬底中形成的APT位于鳍下面太深的位置，产生不期望的短沟道效应。穿过鳍的注入还会破坏鳍自身。当APT层在衬底中形成得不够深时，APT层的掺杂物杂质占据鳍的下部，尤其是在半导体制造中使用高热处理之后。这些高热处理导致从APT层反向扩散至鳍内。
因而，期望产生FinFET器件，该FinFET器件包括在整个器件中具有一致特性、未受损伤、并且在适当的位置中包括不扩散至鳍中的APT层的鳍。
发明内容
为了克服上述技术问题，一方面，本发明提供了一种用于形成半导体器件的方法，包括：在衬底表面上方或在衬底表面中分别形成n型抗穿通(APT)层和p型抗穿通层，所述n型APT层和所述p型APT层相互不重叠；通过外延生长未掺杂的硅来在所述n型APT层和所述p型APT层上方形成鳍材料；在所述鳍材料上方形成掩蔽图案，所述掩蔽图案限定覆盖部分和露出部分；蚀刻所述露出部分，以去除所述鳍材料、所述n型APT层和所述p型APT层并延伸到所述衬底内，从而由所述鳍材料形成分立的鳍；以及在所述分立的鳍之间形成浅沟槽隔离(STI)结构。
在所述的方法中，通过离子注入在所述衬底表面中形成所述n型APT层和所述p型APT层。
在所述的方法中，通过离子注入在所述衬底表面中形成所述n型APT层和所述p型APT层，其中，所述n型APT层包含Si以及B、BF2和In中的至少一种，而所述p型APT层包含Si以及P和As中的至少一种。
在所述的方法中，所述衬底是硅，并且采用外延生长在所述衬底表面上方形成所述n型APT层和所述p型APT层。
在所述的方法中，所述衬底是硅，并且采用外延生长在所述衬底表面上方形成所述n型APT层和所述p型APT层，其中，所述n型APT层包含Si以及B、BF2和In中的至少一种，而所述p型APT层包含Si以及P和As中的至少一种。
所述的方法还包括：在所述n型APT层和所述鳍材料之间以及在所述p型APT层和所述鳍材料之间形成阻挡层，其中，所述蚀刻还包括去除位于所述露出部分中的所述阻挡层。
所述的方法还包括：在所述n型APT层和所述鳍材料之间以及在所述p型APT层和所述鳍材料之间形成阻挡层，其中，所述蚀刻还包括去除位于所述露出部分中的所述阻挡层，并且形成所述阻挡层包括外延生长。
所述的方法还包括：在所述n型APT层和所述鳍材料之间以及在所述p型APT层和所述鳍材料之间形成阻挡层，其中，所述蚀刻还包括去除位于所述露出部分中的所述阻挡层，其中，所述阻挡层是由SiC和SiGe中的一种形成的反向扩散阻挡层。
在所述的方法中，所述n型APT层包含B、BF2和In中的至少一种，而所述p型APT层包含P和As中的至少一种。
所述的方法还包括：在所述分立的鳍中的每一个鳍上方形成栅极材料。
另一方面，本发明还提供了一种用于形成半导体鳍器件的方法，所述方法包括：通过外延生长形成第一抗穿通(APT)层，所述第一APT层是n型材料和p型材料中的一种；在所述第一APT层上方形成阻挡层；采用外延生长在所述阻挡层上方形成鳍材料；通过图案化和蚀刻而由所述鳍材料形成分立的鳍；在所述分立的鳍之间形成浅沟槽隔离(STI)结构；去除所述分立的鳍中的一些鳍以及位于其下方的所述第一APT层和所述阻挡层的相应部分，从而暴露所述衬底的一部分；通过在所述衬底的所述一部分上外延生长形成第二APT层，所述第二APT层是所述n型材料和所述p型材料中的另一种；以及在该区域中，在所述第二外延APT层上方形成阻挡层以及在所述阻挡层上方形成鳍材料，从而在所述第二APT层上方形成另一些分立的鳍。
在所述的方法中，所述鳍材料包括未掺杂的Si和SiGe中的一种，所述阻挡层包括通过外延生长形成的反向扩散阻挡层，并且所述阻挡层由SiC和SiGe中的至少一种形成。
在所述的方法中，在所述分立的鳍之间形成STI结构包括：在所述分立的鳍上方沉积氧化物层并进行平坦化，使得所述STI结构和所述分立的鳍具有共面的上表面，并且所述方法还包括：在形成所述另一些分立的鳍之后进行氧化物蚀刻，从而使所述STI结构的上表面凹陷，使得所述分立的鳍和所述另一些分立的鳍在所述STI结构的上表面上方延伸；以及所述方法还包括：在所述分立的鳍上方以及在所述另一些分立的鳍上方形成栅极电介质和栅电极。
在所述的方法中，通过外延生长形成第一APT层包括在硅衬底上外延生长，并且所述第一APT层包含Si以及B、BF2和In中的至少一种。
在所述的方法中，通过外延生长形成第一APT层包括在硅衬底上外延生长，并且所述第一APT层包含Si以及P和As中的至少一种，所述方法还包括在所述分立的鳍上方以及在所述另一些分立的鳍上方形成栅极电介质和栅电极。
又一方面，本发明提供了一种用于形成半导体鳍器件的方法，所述方法包括：在硅衬底中形成浅沟槽隔离(STI)器件；使所述硅衬底的位于所述STI器件之间的部分凹陷以形成凹陷的Si表面，使得所述STI器件在所述凹陷的Si表面上方延伸，每一个所述凹陷的Si表面均形成由相对的STI器件界定的沟槽的底部；在一些所述沟槽中，在相应的所述凹陷的Si表面上形成n型APT层，在所述n型APT层上方形成阻挡层以及在所述阻挡层上方形成硅鳍材料，从而形成第一Si鳍；以及在其他所述沟槽中，在相应的所述凹陷的Si表面上形成p型APT层，在所述p型APT层上方形成阻挡层以及在所述阻挡层上方形成硅鳍材料，从而形成第二Si鳍。
在所述的方法中，所述凹陷的Si表面位于所述STI器件的最低表面的上方，并且形成所述n型APT层和形成所述p型APT层都包含上表面位于所述STI器件的上表面之上的硅鳍材料。
在所述的方法中，形成所述n型APT层采用离子注入实施并且包括在所述其他所述沟槽上方形成掩蔽材料，以及形成所述p型APT层采用离子注入实施并且包括在所述一些所述沟槽上方形成掩蔽材料。
所述的方法还包括：在所述第一硅鳍和所述第二硅鳍中的每一个的上方形成栅极电介质和栅电极。
所述的方法还包括：在所述第一硅鳍和所述第二硅鳍中的每一个的上方形成栅极电介质和栅电极，其中，形成所述n型APT层和形成所述p型APT层都包括外延生长，所述n型APT层包含Si以及B、BF2和In中的至少一种，而所述p型APT层包含Si以及P和As中的至少一种，所述方法还包括采用所述第一硅鳍和所述第二硅鳍形成FinFET器件。
附图说明
当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明。应该强调的是，根据惯例，附图的各种部件不必按比例绘出。相反，为了清楚，各种部件的尺寸可以被任意增大或减小。在整个说明书和附图中，相似的标号表示相似的部件。
图1A至图1E是示出根据本发明的实施例用于形成鳍式半导体器件的一系列加工操作的截面图；
图2A至图2D是示出根据本发明的另一实施例用于形成鳍式半导体器件的另一系列加工操作的截面图；
图3A至图3D是示出根据本发明的实施例用于形成鳍式半导体器件的另一系列加工操作的截面图；以及
图4A至图4F是示出根据本发明的实施例用于形成鳍式半导体器件的又一系列加工操作的截面图。
具体实施方式
图1A示出衬底3。在一些实施例中，衬底3是硅，而在其他实施例中，衬底3由其他合适的半导体材料形成。衬底3被分成nFET部分和pFET部分。在图1A示出的实施例中，虚线5将nFET部分与pFET部分分开。图1A的衬底3代表位于半导体衬底上且相对于彼此呈现各种空间布置的众多nFET和pFET部分。nFET和pFET部分不重叠。在衬底3的nFET部分中设置n型抗穿通(APT)层7，而在衬底3的pFET部分中设置p型APT层9。在各个实施例中，在衬底3的上表面中或上表面上形成n型APT层7和p型APT层9。在一个实施例中，通过离子注入形成n型APT层7和p型APT层9，而在另一实施例中，通过外延生长形成n型APT层7和p型APT层9。虽然外延工艺涉及在具有相同晶体取向的下层上生长结晶层，并在本文中被称为外延生长，但是在一些实施例中，通过化学汽相沉积，即通过气相化学反应来实施外延生长，其产物是外延沉积在暴露表面上的固体。在其他实施例中使用其他方法。
在其他实施例中，n型APT层7是掺杂有B、BF2、In或其他合适的n型掺杂物的硅材料。用于n型APT层7的材料阻止下面的衬底和使用n型APT层7上方的鳍作为沟道的半导体器件之间的穿通。在其他实施例中，p型APT层9是掺杂有P、As或其他合适的p型掺杂物的硅材料。用于p型APT层9的材料阻止下面的衬底和将使用p型APT层9上方的鳍作为晶体管沟道形成的半导体器件之间的穿通。根据通过外延生长形成n型APT层7和p型APT层9的实施例，在外延生长操作期间，相应的层用上述杂质进行掺杂。
在各个实施例中，n型APT层7和p型APT层9每一层的厚度13均介于10-60nm的范围内，但是在其他实施例中使用其他厚度。在离子注入和外延生长实施例中的每一个实施例中，n型APT层7和p型APT层9选择性地形成在衬底3上的不同空间位置并且不重叠。可以使用各种掩蔽技术并且这些掩蔽技术用于阻止衬底的一部分进行离子注入或外延生长而同时在衬底3的期望部分中实施该操作。
根据通过离子注入形成n型APT层7和p型APT层9的实施例，光掩模和硬掩模代表适用于隔离和阻挡一部分不被注入的阻挡材料(blockingmaterial)的实施例。根据通过外延生长形成n型APT层7和p型APT层9的实施例，在一个实施例中使用硬掩模来隔开相应的区域并且防止不期望的区域采用所需杂质进行外延生长。
图1B示出在图1A的结构上方形成鳍材料15之后的图1A的结构。在一个实施例中，鳍材料15通过外延生长形成并且是未掺杂的Si，然而在其他实施例中，使用其他合适的半导体材料，诸如SiGe和各种III-V族材料。在各个实施例中，鳍材料15的厚度17约介于20至80nm的范围内，而在其他实施例中使用其他厚度。
采用光刻技术形成图案化的硬掩模19，以及采用处于适当位置的图案化的硬掩模19，实施蚀刻操作，在未被图案化的硬掩模19覆盖的部分中蚀刻穿过鳍材料15、n型APT层7和p型APT层9。在一个实施例中，蚀刻操作还向下蚀刻至衬底3内并且使衬底3凹陷(recede)了深度21，其可以约是1200-1700nm，但是在其他实施例中使用其他深度。分别在nFET和pFET区域中由鳍材料15形成鳍23n和23p。
如图1D所示，形成浅沟槽隔离(STI)结构25。在去除图案化的硬掩模19之后，在该结构上方形成氧化物并且其覆盖鳍23n和23p。在一个实施例中，实施抛光操作(诸如CMP)以使氧化物材料平坦化至鳍23n和23p的顶面，然后进行选择性氧化物蚀刻操作，使氧化物凹陷以形成图1D中示出的STI结构25。在一个实施例中，鳍厚度29约为20-60nm的量级，但在其他实施例中使用其他高度。图1E示出在该结构上方形成栅极材料33之后的图1D的结构。在一个实施例中，栅极材料33是掺杂的或未掺杂的多晶硅，但在其他实施例中使用其他材料。在栅极材料33和相应的鳍23n和23p之间形成栅极电介质。在一些实施例中，栅极材料33表示伪栅极，诸如在一些实施例中将被去除并用高k栅极介电材料和金属栅极替换的伪栅极。将对栅极材料33或随后的最终栅极进行图案化操作以在具有鳍23n的nFET器件上方以及在具有鳍23p的pFET器件上方形成分离栅极。
图2A至图2D示出与图1B至图1E中示出的一系列加工操作相当的一系列加工操作，但表示在鳍材料15和APT层(n型APT层7和p型APT层9)之间加入阻挡层的实施例。
现参照图2A，在一个实施例中，通过覆盖式外延生长(blanket epitaxialgrowth)形成阻挡层37，而在其他实施例中，采用沉积方法形成阻挡层37。在一个实施例中，阻挡层37的厚度约介于1-10nm范围内，而在其他实施例中使用其他厚度。在其他实施例中，阻挡层37由SiC、SiGe或其他合适的重掺杂的硅材料中的至少一种形成。在另一实施例中，通过离子注入形成阻挡层37。根据通过覆盖式外延生长操作形成阻挡层37的实施例，可以在原位实施形成鳍材料15的后续外延生长操作。图2B示出实施蚀刻操作或一系列蚀刻操作以蚀刻鳍材料15、n型APT层7和p型APT层9的露出部分从而由鳍材料15形成分立的鳍23n和23p之后的图2A的结构。蚀刻操作或一系列蚀刻操作还蚀刻穿过阻挡层37。
图2C和图2D分别基本上示出加入阻挡层37的图1D和图1E的结构，并如上所述。
图3A至图3D示出采用替换鳍技术用于形成半导体鳍器件的一系列加工操作的另一实施例。图3A示出在阻挡层37和鳍材料15下方具有延伸通过nFET和pFET区域的n型APT层7的衬底3。在一个实施例中，通过选择性外延生长形成n型APT层7，而在其他实施例中使用其他技术，诸如离子注入。在另一实施例中，在阻挡层37和鳍材料15下方形成延伸通过nFET和pFET区域的p型APT层。图3B示出通过图案化和蚀刻形成鳍23n和45以及在鳍之间形成STI结构41之后的图3A的结构。通过首先图案化图3A的结构，然后蚀刻暴露部分穿过鳍材料15、阻挡层37、n型APT层7至衬底3内来形成图3B的结构。然后沉积氧化物材料并进行平坦化以形成STI结构41。图3B示出位于nFET区域中的鳍23n和在pFET区域中形成的伪鳍45。
然后采用图案化和选择性蚀刻操作从pFET区域去除伪栅极45、阻挡层37和n型APT层7，形成图3C中示出的结构。然后在图3C所示的结构的一部分的上方形成硬掩模或其他掩蔽膜，从而隔离pFET开口49。然后使用一系列外延生长操作在图3C的暴露表面57上相继形成p型APT层53、阻挡层37和鳍材料。在开49内形成膜之后，采用随后的氧化物深蚀刻工艺使STI结构41凹陷以形成图3D中示出的结构。图3D中示出的结构包括含有位于nFET区域中的n型鳍23n和位于pFET区域中的p型鳍23p的分立的鳍。分立的鳍被凹陷的STI部分59隔开。然后实施进一步的加工操作以利用图3D中示出的结构。进一步的加工操作在一些实施例中包括形成伪栅极，而在其他实施例中包括在鳍23n和23p上方形成合适的栅极电介质和栅极材料。
图4A至图4F示出根据另一实施例用于形成n型鳍和p型鳍的另一系列加工操作。图4A示出采用掩模67作为蚀刻掩模图案化的衬底3。在各个实施例中，掩模67是图案化的硬掩模或光掩模。在一些实施例中，衬底3是硅，而在其他实施例中，衬底3由其他合适的半导体材料形成。在衬底3的被掩模67覆盖的部分之间形成沟槽69。图4B示出去除图案化的掩模67并在先前的沟槽69中形成STI结构71之后的图4A的结构。在各个实施例中，采用氧化物沉积和平坦化方法，诸如CMP、化学机械抛光或其他抛光操作形成STI结构71。图4C示出在STI结构71之间形成开口73之后的图4B的结构。采用选择性蚀刻操作选择性地蚀刻衬底3材料而不蚀刻STI结构71来形成开口73。
然后采用图案化操作将nFET区域与pFET区域隔离开并且采用先前描述的外延生长操作分别在nFET区域中形成n型APT层7和阻挡层37以及在pFET区域中形成p型APT层9和阻挡层37，诸如图4D所示的。采用选择性外延生长或其他技术形成图4E中示出的鳍23n和23p。图4F示出使STI结构71凹陷至STI部分77并形成栅极材料33之后的图4E的结构。
在一个实施例中，提供了一种用于形成半导体器件的方法。该方法包括：在衬底表面上方或者在衬底表面中分别形成n型和p型抗穿通(APT)层，n型APT层和p型APT层相互不重叠；通过外延生长未掺杂的硅在n型APT层和p型APT层上方形成鳍材料；在鳍材料上方形成掩蔽图案，掩蔽图案限定覆盖部分和露出部分；蚀刻露出部分，以去除鳍材料、n型APT层和p型APT层并延伸到衬底内，从而由鳍材料形成分立的鳍；以及在分立的鳍之间形成浅沟槽隔离(STI)结构。
在另一实施例中，提供了一种用于形成半导体器件的方法。该方法包括：通过外延生长形成第一抗穿通(APT)层，第一APT层是n型材料和p型材料中的一种；在第一APT层上方形成阻挡层；采用外延生长在阻挡层上方形成鳍材料；通过图案化和蚀刻而由鳍材料形成分立的鳍；在分立的鳍之间形成浅沟槽隔离(STI)结构；去除分立的鳍中的一些鳍以及位于其下方的第一APT层和阻挡层的相应部分，从而暴露衬底的一部分；通过在衬底的所述一部分上外延生长形成第二APT层，第二APT层是n型和p型材料中的另一种；以及在该区域中在第二外延APT层上方形成阻挡层以及在阻挡层上方形成鳍材料，从而在第二APT层上方形成另一些分立的鳍。
在另一实施例中，提供了一种用于形成半导体器件的方法。该方法包括：在硅衬底中形成浅沟槽隔离(STI)器件；使硅衬底位于STI器件之间的部分凹陷以形成凹陷的Si表面，使得STI器件在凹陷的Si表面上方延伸，每一个凹陷的Si表面均形成由相对的STI器件界定的沟槽的底部。该方法还提供：在一些沟槽中，在相应的凹陷的Si表面上形成n型APT层，在n型APT层上方形成阻挡层以及在阻挡层上方形成硅鳍材料，从而形成第一Si鳍；以及在其他沟槽中，在相应的凹陷的Si表面上形成p型APT层，在p型APT层上方形成阻挡层以及在阻挡层上方形成硅鳍材料，从而形成第二Si鳍。
前面仅示出了本发明的原理。因此，应该理解，本领域普通技术人员能够设计出尽管在本文中没有明确描述或示出的但体现了本发明的原理并包括在其精神和范围内的各种布置。此外，本文引用的所有实例和条件语言都主要明确预期仅是为了教导的目的且旨在帮助理解本发明的原理和为促进本领域所贡献的构思，并且被解释为不限于这些具体引用的实例和条件。而且，本文中引用本发明的原理、方面和实施例以及其具体实例的所有声明都预期包涵其结构和功能两种等效物。此外，预期这些等效物包括当前已知的等效物以及将来开发的等效物，即，不管其结构如何，开发的执行相同功能的任何元件。
预期结合附图一起阅读实施例的这种描述，所述附图被认为是整个书面说明书的一部分。在说明书中，相对术语诸如“下”、“上”、“水平的”、“垂直的”、“上方”、“下方”、“向上”、“向下”、“顶部”和“底部”及其派生词(例如，“水平地”、“向下地”、“向上地”等)应该被解释为是指如随后所述的或者如论述中的附图所示的方位。这些相对术语是为了便于描述，并不要求在具体方位上构造或操作装置。除非另有明确描述，关于接合、连接等的术语(诸如“连接”和“互连”)是指其中一个结构直接或通过***结构间接地固定或接合至另一结构的关系以及两者都是可移动的或刚性的接合或关系。
尽管通过实施例描述了本发明，但其不限于此。相反，所附权利要求应按广义进行解释，以包括由本领域技术人员在不背离本发明的等效物的精神和范围的情况下可以做出的本发明的其他变体和实施例。

Claims (10)

1.一种用于形成半导体器件的方法，包括：
在衬底表面上方或在衬底表面中分别形成n型抗穿通(APT)层和p型抗穿通层，所述n型APT层和所述p型APT层相互不重叠；
通过外延生长未掺杂的硅来在所述n型APT层和所述p型APT层上方形成鳍材料；
在所述鳍材料上方形成掩蔽图案，所述掩蔽图案限定覆盖部分和露出部分；
蚀刻所述露出部分，以去除所述鳍材料、所述n型APT层和所述p型APT层并延伸到所述衬底内，从而由所述鳍材料形成分立的鳍；以及
在所述分立的鳍之间形成浅沟槽隔离(STI)结构。
2.根据权利要求1所述的方法，其中，通过离子注入在所述衬底表面中形成所述n型APT层和所述p型APT层。
3.根据权利要求2所述的方法，其中，所述n型APT层包含Si以及B、BF2和In中的至少一种，而所述p型APT层包含Si以及P和As中的至少一种。
4.根据权利要求1所述的方法，还包括：在所述n型APT层和所述鳍材料之间以及在所述p型APT层和所述鳍材料之间形成阻挡层，其中，所述蚀刻还包括去除位于所述露出部分中的所述阻挡层。
5.根据权利要求4所述的方法，其中，所述阻挡层是由SiC和SiGe中的一种形成的反向扩散阻挡层。
6.根据权利要求1所述的方法，其中，所述n型APT层包含B、BF2和In中的至少一种，而所述p型APT层包含P和As中的至少一种。
7.一种用于形成半导体鳍器件的方法，所述方法包括：
通过外延生长形成第一抗穿通(APT)层，所述第一APT层是n型材料和p型材料中的一种；
在所述第一APT层上方形成阻挡层；
采用外延生长在所述阻挡层上方形成鳍材料；
通过图案化和蚀刻而由所述鳍材料形成分立的鳍；
在所述分立的鳍之间形成浅沟槽隔离(STI)结构；
去除所述分立的鳍中的一些鳍以及位于其下方的所述第一APT层和所述阻挡层的相应部分，从而暴露所述衬底的一部分；
通过在所述衬底的所述一部分上外延生长形成第二APT层，所述第二APT层是所述n型材料和所述p型材料中的另一种；以及
在该区域中，在所述第二外延APT层上方形成阻挡层以及在所述阻挡层上方形成鳍材料，
从而在所述第二APT层上方形成另一些分立的鳍。
8.根据权利要求7所述的方法，其中，在所述分立的鳍之间形成STI结构包括：在所述分立的鳍上方沉积氧化物层并进行平坦化，使得所述STI结构和所述分立的鳍具有共面的上表面，并且所述方法还包括：在形成所述另一些分立的鳍之后进行氧化物蚀刻，从而使所述STI结构的上表面凹陷，使得所述分立的鳍和所述另一些分立的鳍在所述STI结构的上表面上方延伸；以及
所述方法还包括：在所述分立的鳍上方以及在所述另一些分立的鳍上方形成栅极电介质和栅电极。
9.根据权利要求7所述的方法，其中，通过外延生长形成第一APT层包括在硅衬底上外延生长，并且所述第一APT层包含Si以及P和As中的至少一种，所述方法还包括在所述分立的鳍上方以及在所述另一些分立的鳍上方形成栅极电介质和栅电极。
10.一种用于形成半导体鳍器件的方法，所述方法包括：
在硅衬底中形成浅沟槽隔离(STI)器件；
使所述硅衬底的位于所述STI器件之间的部分凹陷以形成凹陷的Si表面，使得所述STI器件在所述凹陷的Si表面上方延伸，每一个所述凹陷的Si表面均形成由相对的STI器件界定的沟槽的底部；
在一些所述沟槽中，在相应的所述凹陷的Si表面上形成n型APT层，在所述n型APT层上方形成阻挡层以及在所述阻挡层上方形成硅鳍材料，从而形成第一Si鳍；以及
在其他所述沟槽中，在相应的所述凹陷的Si表面上形成p型APT层，在所述p型APT层上方形成阻挡层以及在所述阻挡层上方形成硅鳍材料，从而形成第二Si鳍。
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