CN108369925A - 基于鳍的iii-v/si或ge cmos sage集成 - Google Patents

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Abstract

本发明的实施例包括一种半导体结构和一种制造此类结构的方法。在一个实施例中，该半导体结构包括形成在衬底之上的第一鳍和第二鳍。该第一鳍可以包括第一半导体材料并且第二鳍可以包括第二半导体材料。在一个实施例中，与第一鳍邻近地形成第一保持架结构，并且与第二鳍邻近地形成第二保持架结构。另外，实施例可以包括：形成在第一鳍之上的第一栅极电极，在这里该第一保持架结构直接接触第一栅极电极；以及形成在第二鳍之上的第二栅极电极，在这里该第二保持架结构直接接触第二栅极电极。

Description

基于鳍的III-V/SI或GE CMOS SAGE集成
技术领域
本发明的实施例处于半导体器件以及处理的领域，并且特别地处于自对准栅极边缘结构在CMOS器件中的集成的领域，所述CMOS器件包括具有用于其沟道区的不同半导体材料的非平面N型和P型晶体管。
背景技术
在过去的几十年里，集成电路中的特征的缩放已经成为不断发展的半导体产业后面的驱动力。缩放到越来越小的特征实现在半导体芯片的有限基板面上的增加的功能单元密度。例如，使晶体管大小收缩允许在芯片上合并增加的数目的存储器或逻辑器件，从而导致具有增加的容量的产品的制造。然而，对日益更大的容量的驱动并不是没有问题的。优化每个器件的性能的必要性变得越来越重要。
在集成电路器件的制造中，随着器件尺寸持续按比例缩小，多栅极晶体管（诸如三栅极晶体管）已经变得更加普遍。在常规工艺中，通常在体硅衬底或绝缘体上硅衬底上制造三栅极晶体管。在某些情况下，三栅极晶体管可以电耦合以形成互补金属氧化物半导体（CMOS）器件。CMOS器件包括可耦合在一起以执行逻辑运算的互补的N型和P型晶体管对。
为了优化CMOS的性能，常常有必要用不同半导体材料形成N型和P型晶体管。通常，这通过在第一半导体衬底中形成第二半导体材料的岛来完成。例如，在图1A中，向硅衬底105中蚀刻开口110。此后，如图1B中图示的，在开口110中外延生长第二半导体材料以形成岛区112。然后，如图1C中图示的，可以利用干法蚀刻工艺将多个鳍120图案化到衬底105和岛区112中。然而，随着鳍的关键尺寸继续减小，干法蚀刻工艺开始产生问题。
各向异性的干法蚀刻工艺（诸如用来形成高高宽比鳍的那些工艺）通常包括离子轰击和钝化的结合。钝化层形成在所暴露的表面上，并且离子轰击去除了钝化层和被从所暴露的平面表面蚀刻的材料。照此，干法蚀刻工艺使半导体材料暴露于钝化物种并被离子轰击。相应地，干法蚀刻工艺可以引入杂质并且在被蚀刻的鳍中生成表面缺陷，其负面地影响制造有鳍120的三栅极晶体管器件的性能。已经发现，当将Ⅲ-V半导体材料暴露于干法蚀刻工艺时，它特别易形成表面缺陷。因此，当利用Ⅲ-V半导体材料来形成岛区时，与在半导体衬底的其他部分中形成的鳍相比，利用干法蚀刻工艺形成的结果得到的鳍可能具有差的性能特性。
附图说明
图1A是具有蚀刻到表面中的开口的半导体衬底的横截面图示。
图1B是在半导体衬底的开口中外延生长第二半导体材料之后的半导体衬底的横截面图示。
图1C是在利用干法蚀刻工艺形成多个鳍之后的半导体衬底的横截面图示。
图2A是根据本发明的一个实施例的包括帽（cap）层的半导体衬底的横截面图示。
图2B是根据本发明的一个实施例的在形成鳍并且在各鳍之间形成浅沟槽隔离（STI）层之后的半导体衬底的横截面图示。
图2C是根据本发明的一个实施例的在衬底的N型区中的鳍被去除之后的半导体衬底的横截面图示。
图2D是根据本发明的一个实施例的在衬底的N型区中的鳍开口中生长替换鳍之后的半导体衬底的横截面图示。
图2E是根据本发明的一个实施例的在STI层凹进在鳍的顶表面下方之后的半导体衬底的横截面图示。
图2F是根据本发明的一个实施例的在鳍的暴露表面之上形成保持架间隔件之后的半导体衬底的横截面图示。
图2G是根据本发明的一个实施例的在保持架间隔件之间以及在保持架间隔件上方设置保持架填充材料之后的半导体衬底的横截面图示。
图2H是根据本发明的一个实施例的在使保持架填充材料和保持架间隔件层凹进且使鳍的顶表面暴露之后的半导体衬底的横截面图示。
图2I是根据本发明的一个实施例的在去除帽层和帽层之后的半导体衬底的横截面图示。
图2J是根据本发明的一个实施例的在去除保持架间隔件之后的半导体衬底的横截面图示。
图2K是根据本发明的一个实施例的在鳍之上沉积虚设栅极电极之后的半导体衬底的横截面图示。
图2L是根据本发明的一个实施例的在用金属栅极电极替换虚设栅极电极之后的半导体衬底的横截面图示。
图3是实施本发明的一个或多个实施例的***器的横截面图示。
图4是包括根据本发明的实施例构建的一个或多个晶体管的计算设备的示意图。
具体实施方式
本文中描述的是包括半导体封装的***和形成此类半导体封装的方法。在下面的描述中，将使用本领域技术人员通常采用的术语来描述说明性实施方式的各种方面以将他们的工作的实质传达给本领域中的其他技术人员。然而，对本领域技术人员将显而易见的是，可以仅利用描述的方面中的一些来实践本发明。为了解释的目的，阐述具体数字、材料和配置以便提供对说明性实施方式的透彻理解。然而，对本领域技术人员将显而易见的是，可以在没有该具体细节的情况下实践本发明。在其他实例中，公知的特征被省略或简化以便不使说明性实施方式模糊。
将作为多个分立的操作，继而以最有助于理解本发明的方式来描述各种操作，然而，描述的顺序不应被解释为暗示这些操作必然是顺序相关的。特别地，这些操作不需要按照呈现的顺序来执行。
本发明的一个或多个实施例针对具有一个或多个自对准栅极边缘（SAGE）结构的半导体结构或器件，该一个或多个自对准栅极边缘（SAGE）结构形成在至少由第一半导体材料形成的第一类型的鳍和由第二半导体材料形成的第二类型的鳍周围。根据一个实施例，该第二半导体材料是III-V半导体，并且利用第二类型的半导体材料形成的鳍不被暴露于干法蚀刻工艺。
如上面描述的，通常通过在第一半导体材料的半导体衬底内外延生长第二半导体材料的岛来完成具有不同半导体材料的鳍的集成。在岛被形成之后，利用干法蚀刻工艺来对两种半导体材料图案化。相比之下，本发明的实施例包括在外延生长第二半导体材料之前利用干法蚀刻工艺使鳍图案化。然后可以在第一鳍周围形成浅沟槽隔离（STI）层。然后可以通过去除第一鳍中的一个或多个以在STI层中形成替换鳍开口来形成第二类型的鳍。替换鳍开口的侧壁限制第二半导体材料的外延生长以使得替换鳍具有与被图案化的第一鳍基本上相同的形状。相应地，第二半导体材料可以在不被暴露于干法蚀刻工艺的情况下被形成为高高宽比鳍。因此，本发明的实施例允许利用基本没有表面缺陷的III-V半导体材料来形成第二类型的鳍，否则情况将是这样，如果使III-V半导体材料暴露于干法蚀刻工艺的话。
现在参考图2A，根据本发明的一个实施例，示出半导体衬底205的横截面图示。根据一个实施例，用来形成半导体衬底205的材料可以被称为第一半导体材料。该第一半导体材料可以是能够利用干法蚀刻工艺蚀刻而不对半导体材料的其余部分造成显著的表面损伤的任何适当的半导体材料。例如，该半导体衬底205可以是使用体硅或绝缘体上硅下部结构形成的结晶衬底。
根据本发明的实施例，帽层230可以形成在半导体衬底205的顶表面之上。该帽层230可以是能够相对于半导体衬底205被选择性地蚀刻的半导体材料。例如，当半导体衬底205是硅衬底时，该帽层230可以是硅锗（SiGe）。根据一个实施例，该帽层230是外延生长的。可以选取帽层230的厚度T来在完成的晶体管器件中的沟道上方提供期望的栅极厚度，如将在下面更详细地描述的那样。
现在参考图2B，示出在鳍220已经被图案化之后的半导体衬底205的横截面图示。根据本发明的实施例，该鳍220可以是高高宽比鳍，诸如具有2:1或更大的高度与宽度比的鳍。本发明的实施例包括鳍220，其具有在大约20nm和150 nm之间的高度，并且具有在大约5nm和30nm之间的宽度。可以利用任何公知的技术诸如掩蔽和蚀刻来形成鳍220。本发明的实施例包括利用干法蚀刻工艺来形成鳍220。相应地，可以利用单个干法蚀刻工艺来形成在N型区域（图2B的左侧）和P型区域（图2B的右侧）中形成的鳍220。
根据一个实施例，可以在鳍220的每一个之间形成STI层240。在一个实施例中，形成在鳍220的顶表面上方的任何覆盖层（overburden）可以被往回抛光以确保每个鳍的帽层230的顶表面被暴露。根据一个实施例，STI层240可以是任何适当的氧化物、氮化物或任何其他绝缘材料、或者两个或多个介电材料的组合。例如，STI层240可以是二氧化硅或氮氧化物。
如上所述，CMOS器件常常需要针对N型和P型晶体管使用不同的半导体材料。然而，代替在N型区中形成第二半导体材料的岛区，本发明的实施例可以包括形成替换鳍。如在图2C中图示的，去除N型区中的鳍 220。根据一个实施例，可以在该器件的P型区之上沉积蚀刻掩模232以便防止使P型区中的鳍220凹进。此后，N型区中的鳍220可被蚀刻掉以形成替换鳍开口221。为了去除帽层230和鳍220二者，由于材料之间的蚀刻选择性，一些实施例可以包括多种蚀刻化学物质。
替换鳍开口221提供了一种在其中利用第二半导体材料形成的替换鳍可以外延生长的结构。根据一个实施例，替换鳍开口221可以是与原始鳍220基本上相同的形状。相应地，第二半导体材料的外延生长被侧壁223所限制，并且允许替换鳍成为高高宽比鳍而不需要利用干法蚀刻工艺来图案化。在另一个实施例中，可以在去除鳍220之后去除衬底205的一部分。例如，可以沿着半导体晶体的小面（从其形成衬底205）来蚀刻衬底205的一部分以便提供带有小面的表面，在其上可以发生后续外延生长。
现在参考图2D，根据本发明的一个实施例，示出在替换鳍开口221中形成替换鳍228之后的半导体衬底205的横截面图示。根据一个实施例，替换鳍228可以外延生长。由于蚀刻掩模232仍然形成在P型区的顶表面之上，所以外延生长将被限制到N型区。外延生长被替换鳍开口221的侧壁223限制。照此，外延生长的替换鳍228能够是适用于在非平面晶体管（诸如三栅极晶体管）中使用的高高宽比鳍。
替换鳍228可以包括半导体材料的一个或多个不同层。例如，图3D中的说明性实施例包括三层外延生长的半导体材料。在一个实施例中，替换鳍228的不同层可以包括缓冲层222、有源区224和帽区226。在本发明的实施例中，替换鳍228可以包括一个或多个不同的Ⅲ-V半导体材料（例如，砷化铝（AlAs）、锑化铝（AlSb）、氮化镓（GaN）、磷化镓（GaP）、砷化镓（GaAs）、磷化铟（InP）、砷化铟镓（InGaAs）等等）。虽然可能期望使用III-V半导体材料来提高N型晶体管的性能特性，但应当认识到，依据器件的具体需要，可以在替换鳍开口221中外延生长任何半导体材料。
本发明的实施例可以包括降低替换鳍228的有源区224中缺陷密度的特征。例如，一个或多个缓冲层222可以被用来使晶格间距从用来形成衬底205的第一半导体材料的第一晶格间距过渡到用来形成有源区224的第二半导体材料的第二晶格间距。利用一个或多个缓冲层222使晶格间距过渡允许有源区224的外延生长具有较少的归因于晶格失配的缺陷。在一些实施例中，缓冲层222可以被称为渐变缓冲层。渐变缓冲层可以包括具有与缓冲层222的顶表面的晶格间距不同的晶格间距的底表面。另外，替换鳍开口221的高高宽比还可以通过高宽比俘获（ART）来降低位错密度。ART允许晶格中的位错朝向侧壁223传播。一旦位错到达侧壁，位错就终止并且因此替换鳍228在有源区224中将具有降低的位错密度。
除了降低位错密度外，缓冲层224还可以提高完成的晶体管的电性能。在包括具有与用于有源区224的半导体材料的导带偏移的缓冲层224的实施例中，可以产生半绝缘效应。在该器件的操作期间，半绝缘效应限制了载流子从有源区224到衬底205中的流动。例如，当有源区224为InGaAs并且缓冲层222为GaAs时，可产生提供半绝缘效应的导带偏移。
本发明的附加实施例还可以包括在有源区224的顶表面之上形成帽层226。根据一个实施例，该帽层226可以是能够相对于有源区224被选择性地蚀刻的材料。相应地，类似于帽层230，帽层226可以允许形成在有源区224之上的栅极的厚度被控制。通过示例的方式，当有源区224是InGaAs时，帽层226可以是GaAs。如在图2D中图示的，替换鳍228的外延生长可以延伸到STI 240的顶表面上方。由于外延生长不再受限，所以帽层226的部分可以沿着STI 240的顶表面横向延伸。在此类实施例中，可以利用抛光操作来去除覆盖层，以使得帽层226的顶表面与STI 240的顶表面基本上共面。
根据一个实施例，可以控制替换鳍228的每一层的厚度以向完成的晶体管提供所期望的电性质。例如，有源区224的厚度可以是直到原始鳍220的高度的任何期望厚度。在一个实施例中，有源区域224的厚度可以大于或小于将在P型区中的晶体管中形成的有源沟道区的厚度。调整替换鳍228中的沟道的厚度的能力允许修改N型区和P型区中的晶体管之间的性能上的差异以考虑到性能上的差异，从而在CMOS器件的两个区中产生平衡的晶体管。
本发明的附加实施例还可以包括在P型区中也形成替换鳍。例如，N型区中的鳍可以被掩蔽掉，并且P型区中的原始鳍220可以以与上面关于N型区中的鳍所描述的基本上相同的方式被回蚀。然后可以在P型区中外延生长替换鳍（未示出）。本发明的实施例可以包括利用任何适当的P型半导体材料或半导体材料的堆叠（例如，缓冲层、沟道层等等）生长P型替换鳍。在一个实施例中，该P型替换鳍可以包括Ge沟道区。通过示例的方式，可以利用诸如SiGe/Ge/SiGe堆叠的半导体堆叠来形成适当的外延生长的Ge沟道区。
现在参考图2E，根据本发明的一个实施例，示出在STI 240被凹进之后的半导体衬底205的横截面图示。使STI 240凹进为三栅极晶体管器件中的沟道提供期望的尺寸。例如，鳍220中的有源沟道区的厚度可以由STI 240凹进的量来限定。在图示的实施例中，使STI240凹进以使得STI 240的顶表面与替换鳍228中的有源区224的底表面基本上共面。然而，实施例不限于这样的配置，并且根据不同的实施例，STI 240的顶表面可以位于有源区224的底面的上方或下方。
在STI 240凹进之后，处理继续进行以形成栅极结构。如上面提到的，缩放继续收缩晶体管尺寸，并且图案化特征的对准变得越来越关键。通常，栅极端帽（即，栅极电极的沿鳍的侧壁形成的部分）的尺寸必须包括针对掩模配准误差的容限，其用以确保针对最坏情况的配准不良的鲁棒晶体管操作。掩模配准误差所需的附加容限增加了形成在相邻的鳍上的栅极端帽之间所需的端对端间距。因此，将晶体管缩放到更小尺寸受到用于定义栅极电极的光刻图案化工艺的限制。为了消除考虑到掩模配准不良所需的栅极端帽之间的额外间距，本发明的实施例包括自对准栅极端帽。自对准特征的使用去除了掩模配准误差的可能性，因为不再存在需要掩模来定义栅极端帽的图案化操作。相应地，本发明的实施例允许非平面晶体管器件的缩放超出光刻图案化可用的能力。
现在参考图2F，根据本发明的一个实施例，示出在鳍220和228的暴露部分之上形成保持架间隔件250之后的半导体衬底205的横截面图示。保持架间隔件250是牺牲层，其允许在随后的处理操作中沿鳍的侧壁形成的栅极端帽的宽度是受控宽度并且与鳍自对准。通过自对准特征获得的改进对准允许相邻鳍220或228之间的间距被减小。
根据一个实施例，保持架间隔件250可以是可在鳍220和228之上共形沉积的任何适当的材料，并且可以用各向异性蚀刻工艺来蚀刻。例如，可以利用保持架间隔件材料250的共形毯式沉积来形成保持架间隔件250。在一个实施例中，可以利用原子层沉积（AlD）、化学气相沉积（CVD）等等来沉积保持架间隔件材料。例如，保持架间隔件材料可以是氧化硅、氮化硅等等。在保持架间隔件材料已沉积之后，可以使用选择性地蚀刻平面表面的各向异性蚀刻工艺 （例如，等离子体蚀刻工艺等等）来去除沿平面表面形成的保持架间隔件材料的部分。照此，留下沿着鳍的侧壁形成的保持架间隔件250。在图示的实施例中，保持架间隔件250的部分可以保留在鳍220和228的顶部部分之上，尽管在其他实施例中保持架间隔件蚀刻工艺也可以从鳍的顶表面大体上去除保持架间隔件材料。
现在参考图2G，根据发明的一个实施例，示出在沉积保持架填充材料252之后的半导体衬底205的横截面图示。根据一个实施例，保持架填充材料252是一种对用于形成保持架间隔件250的材料有蚀刻选择性的材料。例如，保持架填充材料252可以是SiC。可以利用共形沉积工艺来沉积保持架填充材料252，其使得保持架填充材料252能够填充保持架间隔件250之间的开口。本发明的实施例可以包括利用ALD、CVD、回流工艺等等来沉积保持架填充材料252。
现在参考图2H，根据本发明的一个实施例，示出在使保持架填充材料252关于鳍220和228的顶表面而平坦化之后的半导体衬底205的横截面图示。在一个实施例中，平坦化工艺可以是抛光操作。在鳍220和228的顶部部分之上包括保持架间隔件250的部分的实施例中，抛光操作还可以去除保持架间隔件250的部分。因此，本发明的实施例可以包括使鳍220和228的顶表面暴露的抛光操作。
现在参考图2I，根据本发明的一个实施例，示出在从鳍220和228去除帽层230和帽层226之后的半导体衬底205的横截面图示。帽层226和230的去除暴露鳍220和228的顶表面。根据一个实施例，可以利用一个或多个蚀刻工艺来去除帽层226和228。例如，可以利用第一蚀刻工艺来去除帽层230，该第一蚀刻工艺相对于形成鳍220的剩余部分的第一半导体材料而选择性地蚀刻帽层230，并且可以利用第二蚀刻工艺来去除帽层226，该第二蚀刻工艺相对于形成有源区224的第二半导体材料而选择性地蚀刻帽层226。在其中帽层230为SiGe且第一半导体材料为Si的一个特定实施例中，可以利用柠檬酸或硝酸来选择性地蚀刻SiGe。在其中帽层226为GaAs且有源区224为InGaAs的一个特定实施例中，可以利用碱性溶液（诸如四甲基氢氧化铵（TMAH））来选择性地蚀刻GaAs。针对每个鳍/帽对被选择性地蚀刻的材料的使用允许在不去除下层鳍的部分的情况下完全去除帽226或230，即使当鳍具有小的关键尺寸（例如，小于20 nm的关键尺寸）时。要认识到，使用选择性蚀刻来从有源区上方去除帽226允许形成有源区224的原子级光滑的顶表面。相比之下，如果使用非选择性蚀刻来去除帽226，则有源区224的顶表面将不是原子级光滑的。
现在参考图2J，根据发明的一个实施例，示出在已去除保持架间隔件250之后的半导体衬底205的横截面图示。如图示的，保持架间隔件250的去除提供了暴露鳍220和替换鳍228的侧壁的部分的栅极电极开口261。由于保持架间隔件250防止沿着鳍的侧壁来形成保持架填充材料，所以在鳍220和228的侧壁与保持架252的侧壁之间形成具有宽度W的受控间距。照此，本发明的实施例包括与鳍220和228自对准的保持架252（即保持架结构252中的栅极电极开口261以鳍220和228为中心）。
现在参考图2K，根据本发明的一个实施例，示出在向栅极电极开口261中沉积虚设栅极电极262之后的半导体衬底205的横截面图示。在图示的实施例中，将虚设栅极电极262直接施加在鳍220和228之上。然而，要认识到，也可以在沉积虚设栅极电极262之前在鳍220和228之上形成虚设栅极电介质（未示出）。在一个实施例中，虚设栅极电介质可以是共形材料，诸如氧化硅等等，并且虚设栅极电极262可以是非晶或多晶硅。在备选实施例中，例如如果要采用“栅极首先”工艺，则栅极电极262可以是最终的栅极电极结构而不是虚设栅极。
根据一个实施例，可以利用抛光操作来去除来自于沉积虚设栅极电极262的覆盖层。如图示的，虚设栅极电极262的顶表面可以被凹进以使得它与保持架252的顶表面在同一平面内。照此，虚设栅极电极262被形成具有在鳍220和228的顶部之上的限定的栅极厚度，其基本上分别类似于帽层230和帽层226的厚度。相应地，当帽层226是与帽层230不同的厚度时，本发明的实施例可以允许鳍之上的栅极厚度不同。
在鳍220和228之上形成虚设栅极电极262之后，本发明的实施例可以继续进行处理操作，其通常用于形成非平面晶体管。例如，图2L是在用永久栅极电极264替换虚设栅极电极262之后的半导体衬底205的横截面图示。根据一个实施例，可以在用来形成晶体管器件的一个或多个工艺之后用永久栅极电极264来替换虚设栅极电极262，该一个或多个工艺诸如例如在鳍中形成源极和漏极区（未示出）、或其他掺杂、退火或扩散工艺、或可能需要高温的任何其他工艺。
在去除虚设栅极电极262和虚设栅极电介质之后，本发明的实施例可以包括在暴露的鳍220和228之上沉积永久栅极介电层266。该栅极介电层266可以包括一个层或层的堆叠。该一个或多个层可以包括氧化硅、二氧化硅（SiO2）和/或高k介电材料。该高k介电材料可以包括诸如铪、硅、氧、钛、钽、镧、铝、锆、钡、锶、钇、铅、钪、铌和锌之类的元素。可以用在栅极介电层中的高k材料的示例包含但不限于氧化铪、硅酸铪氧化物、氧化镧、氧化铝镧、氧化锆、硅酸锆氧化物、氧化钽、氧化钛、钛酸锶钡、钛酸钡、钛酸锶、氧化钇、氧化铝、铅钪钽氧化物和铌锌酸铅。在一些实施例中，当使用高k材料时，可以对栅极介电层266执行退火工艺以提高其质量。
根据一个实施例，在栅极介电层266上形成栅极电极264，并且该栅极电极264可以由至少P型功函数金属或N型功函数金属组成，这取决于晶体管是位于该器件的P型区还是N型区上。相应地，替换栅极工艺可以被称为双金属栅极替换工艺以便允许形成具有期望的功函数的栅极电极264。在一些实施方式中，该栅极电极264可以由两个或更多金属层的堆叠组成，在这里一个或多个金属层是功函数金属层并且至少一个金属层是填充金属层。
对于形成在器件的P型区中的晶体管，可被用于栅极电极264P的金属包括但不限于：钌、钯、铂、钴、镍和导电金属氧化物（例如氧化钌）。P型金属层将使得能够形成具有在约4.9eV和约5.2eV之间的功函数的PMOS栅极电极。对于形成在器件的N型区中的晶体管，可被用于栅极电极264N的金属包括但不限于：铪、锆、钛、钽、铝、这些金属的合金、以及这些金属的碳化物（诸如碳化铪、碳化锆、碳化钛、碳化钽和碳化铝）。N型金属层将使得能够形成具有在约3.9eV和约4.2eV之间的功函数的NMOS栅极电极。在图示的实施例中，该栅极电极264可以由“U”形结构组成，该“U”形结构包括基本上平行于衬底205的表面的顶部部分和基本上垂直于衬底205的顶表面的两个侧壁部分（其也可以被称为栅极端帽）。因为栅极电极264填充保持架结构252中的栅极电极开口，所以栅极电极264也基本上以鳍220和228为中心。根据一个实施例，该保持架结构252可以保留在最终结构中以隔离每个栅极电极264。在图示的实施例中，可以形成局部互连267来接触N型栅极电极264N和P型栅极电极264P以在两个区之间在保持架结构252之上提供导电路径。
此外，要认识到，虽然在图2L中示出鳍220，但是本发明的实施例还可以包括包含替换鳍的P型区，如上面关于图2D描述的。在此类实施例中，P型区中的鳍可以包括与衬底205不同的半导体材料。例如，P型区中的鳍可以包括适用于形成P型晶体管的III-V半导体材料的堆叠。在一个实施例中，可以通过在半导体衬底205之上形成SiGe/Ge/SiGe堆叠来在P型区中形成Ge沟道P型晶体管。
图3图示包括本发明的一个或多个实施例的***器300。该***器300是用来将第一衬底302桥接至第二衬底304的中间衬底。该第一衬底302可以是例如集成电路管芯。该第二衬底304可以是例如存储器模块、计算机母板、或另一集成电路管芯。一般来说，***器300的目的是将连接扩展至更宽的间距或者将连接重新路由至不同的连接。例如，***器300可以将集成电路管芯耦合至球栅阵列（BGA）306，该球栅阵列（BGA）306随后可以耦合至第二衬底304。在一些实施例中，该第一和第二衬底302/304附接至***器300的相对侧。在其他实施例中，该第一和第二衬底302/304附接至***器300的相同侧。并且在另外的实施例中，通过***器300将三个或更多衬底互连。
该***器300可以由环氧树脂、纤维玻璃-增强的环氧树脂、陶瓷材料或聚合物材料（诸如聚酰亚胺）形成。在另外的实施方式中，该***器可以由备选刚性或柔性材料形成，所述备选刚性或柔性材料可以包括上面描述的用于在半导体衬底中使用的相同材料，诸如硅、锗和其他III-V族和IV族材料。
该***器可以包括金属互连308和过孔310，其包括但不限于硅通孔（TSV）312。该***器300可以进一步包括嵌入式器件314，包括无源和有源器件二者。此类器件包括但不限于电容器、去耦电容器、电阻器、电感器、熔丝、二极管、变换器、传感器和静电放电（ESD）器件。还可以在***器300上形成诸如射频（RF）器件、功率放大器、功率管理器件、天线、阵列、传感器和MEMS器件之类的更复杂器件。
根据本发明的实施例，可以在***器300的制造中使用本文中公开的包括至少在由第一半导体材料形成的第一类型的鳍和由第二半导体材料形成的第二类型的鳍周围形成的一个或多个SAGE结构的装置、或用于形成此类晶体管的工艺。
图4图示根据本发明的一个实施例的计算设备400。该计算设备400可以包括许多部件。在一个实施例中，这些部件被附接至一个或多个母板。在备选实施例中，将这些部件制造到单个片上***（SoC）管芯上而不是母板上。计算设备400中的部件包括但不限于集成电路管芯402和至少一个通信芯片408。在一些实施方式中，通信芯片408被制造作为集成电路管芯402的一部分。该集成电路管芯402可以包括CPU 404以及管芯上存储器406（常常被用作高速缓冲存储器，其能够通过诸如嵌入式DRAM（eDRAM）或自旋转移力矩存储器（STTM或STTM-RAM）之类的技术来提供。
计算设备400可以包括其他部件，它们可以或可以不物理且电耦合至母板或者制造在SoC管芯内。这些其他部件包括但不限于易失性存储器410（例如DRAM）、非易失性存储器412（例如ROM或闪速存储器）、图形处理单元414（GPU）、数字信号处理器416、密码处理器442（在硬件内执行密码算法的专用处理器）、芯片集420、天线422、显示器或触摸屏显示器424、触摸屏控制器426、电池428或其他功率源、功率放大器（未示出）、全球定位***（GPS）设备444、指南针430、运动协处理器或传感器432（其可以包括加速度计、陀螺仪和罗盘）、扬声器434、相机436、用户输入设备438（诸如键盘、鼠标、触笔、和触摸板）、以及大容量存储设备440（诸如硬盘驱动器、压缩盘（CD）、数字多功能盘（DVD）等等）。
该通信芯片408使得无线通信能够用于数据去到和来自计算设备400的传送。术语“无线”以及其派生词可以被用来描述可通过使用调制电磁辐射通过非固态介质来传送数据的电路、设备、***、方法、技术、通信通道等等。该术语并不暗示相关联的设备不包含任何导线，尽管在某些实施例中它们可能不包含。通信芯片408可以实施许多无线标准或协议中的任何，包括但不限于Wi-Fi（IEEE 802.11家族）、WiMAX （IEEE 802.16家族）、IEEE802.20、长期演进（LTE）、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其派生物，以及被指定为3G、4G、5G及以上的任何其他无线协议。该计算设备400可以包括多个通信芯片408。例如，第一通信芯片408可以专用于较短程无线通信，诸如WiFi和蓝牙，并且第二通信芯片408可以专用于较长程无线通信，诸如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO、以及其他。
该计算设备400的处理器404包括根据本发明的一个实施例的一个或多个器件，诸如包括至少在由第一半导体材料形成的第一类型的鳍和由第二半导体材料形成的第二类型的鳍周围形成的一个或多个SAGE结构的CMOS器件。术语“处理器”可以指代处理来自寄存器和/或存储器的电子数据以将该电子数据变换成可存储在寄存器和/或存储器中的其他电子数据的任何设备或设备的一部分。
该通信芯片408还可以包括根据本发明的一个实施例的一个或多个器件，诸如至少在由第一半导体材料形成的第一类型的鳍和由第二半导体材料形成的第二类型的鳍周围形成的一个或多个SAGE结构。
在另外的实施例中，容纳在计算设备400内的另一部件可以包含根据本发明的一个实施例的一个或多个器件，诸如至少在由第一半导体材料形成的第一类型的鳍和由第二半导体材料形成的第二类型的鳍周围形成的一个或多个SAGE结构。
在各个实施例中，该计算设备400可以是膝上型计算机、上网本计算机、笔记本计算机、超级本计算机、智能电话、平板电脑、个人数字助理（PDA）、超移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数码相机、便携式音乐播放器或数字视频记录仪。在另外的实施方式中，计算装置400可以是处理数据的任何其他电子设备。
本发明的所说明的实施方式的以上描述，包含在摘要中描述的内容，不意图是详尽的或将本发明限制到所公开的确切形式。虽然出于说明的目的而在本文中描述了本发明的具体实施方式及示例，但是各种等同修改在本发明的范围内是可能的，如相关领域中的技术人员将认识到的。
可以鉴于以上详细描述而对本发明做出这些修改。在随附权利要求中使用的术语不应当被解释成将本发明限制到在说明书和权利要求中公开的具体实施方式。而是，本发明的范围要完全由随附权利要求确定，所述随附权利要求要根据权利要求解释的已建立原则来解释。
本发明的实施例包括一种半导体结构，包括：衬底；形成在衬底之上的第一鳍，其中该第一鳍包括第一半导体材料；与第一鳍邻近形成的第一保持架结构，其中该第一鳍的每个侧壁都以第一间距与第一保持架的最近侧壁间隔开；形成在第一鳍之上的第一栅极电极，其中该第一保持架结构直接接触第一栅极电极；形成在衬底之上的第二鳍，其中该第二鳍包括第二半导体材料；与第二鳍邻近形成的第二保持架结构，其中该第二鳍的每个侧壁都以第二间距与第二保持架的最近侧壁间隔开；以及形成在第二鳍之上的第二栅极电极，其中该第二保持架结构直接接触第二栅极电极。
本发明的附加实施例包括半导体结构，其中该第二半导体材料是III-V半导体材料。
本发明的附加实施例包括半导体结构，其中该第二鳍包括：与衬底接触的缓存层；以及形成在缓冲层之上的沟道区，其中该沟道区由第二半导体材料来形成。
本发明的附加实施例包括半导体结构，其中该沟道区的顶表面是原子级光滑的。
本发明的附加实施例包括半导体结构，其中该缓冲层是渐变缓冲层。
本发明的附加实施例包括半导体结构，其中该缓冲层是GaAs并且沟道区是InGaAs。
本发明的附加实施例包括半导体结构，其中该第一半导体材料是与第二半导体材料不同的III-V半导体材料，并且其中该第一半导体材料是与衬底不同的材料。
本发明的附加实施例包括半导体结构，其中该第一鳍进一步包括半导体材料的堆叠。
本发明的附加实施例包括半导体结构，其中该第一鳍中的半导体材料的堆叠是SiGe/Ge/SiGe堆叠，其中Ge部分形成第一鳍中的沟道区。
本发明的附加实施例包括半导体结构，其中该第一鳍是与第二鳍不同的高度。
本发明的附加实施例包括半导体结构，进一步包括将第一栅极电极电耦合至第二栅极电极的互连。
本发明的附加实施例包括半导体结构，其中该半导体结构形成互补金属氧化物半导体（CMOS）器件。
本发明的附加实施例包括半导体结构，其中该第一鳍是P型晶体管的部件并且第二鳍是N型晶体管的部件。
本发明的附加实施例包括半导体结构，其中该第一栅极电极是与第二栅极电极不同的材料。
本发明的实施例包括一种形成半导体结构的方法，包括：在利用第一半导体材料形成的衬底之上形成帽层，其中该帽层相对于第一半导体材料具有蚀刻选择性；在衬底中形成第一鳍和第二鳍；在衬底之上并且在第一鳍和第二鳍周围形成浅沟槽隔离（STI）层；去除第二鳍以在STI层中形成开口；在开口中外延生长第二半导体材料以形成替换鳍；使STI层凹进；形成与第一鳍和替换鳍中的每一个的侧壁相邻的间隔件；形成与该间隔件相邻的保持架结构；去除该间隔件以在至少一个保持架结构和第一鳍之间形成开口并且在至少一个保持架结构和替换鳍之间形成开口；在第一鳍之上形成第一栅极电极；以及在替换鳍之上形成第二栅极电极。
本发明的附加实施例包括形成半导体结构的方法，其中该第二替换鳍进一步包括形成在第二半导体材料之上的帽层，其中该帽层相对于第二半导体材料具有蚀刻选择性。
本发明的附加实施例包括形成半导体结构的方法，进一步包括：在去除保持架间隔件之前从第一鳍去除帽层以及从替换鳍去除帽层。
本发明的附加实施例包括形成半导体结构的方法，其中在帽被去除之后该替换鳍的顶表面是原子级光滑的。
本发明的附加实施例包括形成半导体结构的方法，其中该第二半导体材料是III-V半导体材料。
本发明的附加实施例包括形成半导体结构的方法，进一步包括：形成将第一栅极电极电耦合至第二栅极电极的互连。
本发明的附加实施例包括形成半导体结构的方法，其中该半导体结构是CMOS器件。
本发明的附加实施例包括形成半导体结构的方法，其中该第一栅极电极具有P型功函数并且第二栅极电极具有N型功函数。
本发明的附加实施例包括形成半导体结构的方法，其中该第一鳍具有与替换鳍的厚度不同的厚度。
本发明的附加实施例包括形成半导体结构的方法，其中形成替换鳍进一步包括：在衬底之上外延生长缓冲层；在缓冲层之上外延生长替换沟道层；以及在替换沟道层之上外延生长帽层。
本发明的附加实施例包括形成半导体结构的方法，其中该缓冲层是渐变层，其中该缓冲层的顶表面具有与缓冲层的底表面不同的晶格间距。
本发明的实施例包括一种半导体结构，包括：衬底；形成在衬底之上的第一鳍，其中该第一鳍包括第一半导体材料；与第一鳍邻近形成的第一保持架结构，其中该第一鳍的每个侧壁都以第一间距与第一保持架的最近侧壁间隔开；形成在第一鳍之上的第一栅极电极，其中该第一保持架结构直接接触第一栅极电极；形成在衬底之上的第二鳍，其中该第二鳍包括与衬底接触的缓冲层和形成在该缓冲层之上的沟道区，其中该沟道区利用III-V半导体材料来形成；与第二鳍邻近形成的第二保持架结构，其中该第二鳍的每个侧壁都以第二间距与第二保持架的最近侧壁间隔开；以及形成在第二鳍之上的第二栅极电极，其中该第二保持架结构直接接触第二栅极电极。
本发明的实施例包括半导体结构，其中该第一半导体材料是硅并且第二鳍中的沟道区是InGaAs。
本发明的实施例包括半导体结构，其中该半导体结构形成CMOS器件，并且进一步包括：将第一栅极电极电耦合至第二栅极电极的互连，并且其中该第一鳍是P型晶体管的部件并且第二鳍是N型晶体管的部件。

Claims (25)

1.一种半导体结构，包括：
衬底；
形成在衬底之上的第一鳍，其中该第一鳍包括第一半导体材料；
与第一鳍邻近形成的第一保持架结构，其中该第一鳍的每个侧壁都以第一间距与第一保持架的最近侧壁间隔开；
形成在第一鳍之上的第一栅极电极，其中该第一保持架结构直接接触第一栅极电极；
形成在衬底之上的第二鳍，其中该第二鳍包括第二半导体材料；
与第二鳍邻近形成的第二保持架结构，其中该第二鳍的每个侧壁都以第二间距与第二保持架的最近侧壁间隔开；以及
形成在第二鳍之上的第二栅极电极，其中该第二保持架结构直接接触第二栅极电极。
2.根据权利要求1所述的半导体结构，其中该第二半导体材料是III-V半导体材料。
3.根据权利要求2所述的半导体结构，其中该第二鳍包括：
与衬底接触的缓存层；以及
形成在缓冲层之上的有源区，其中该有源区由第二半导体材料来形成。
4.根据权利要求3所述的半导体结构，其中该有源区的顶表面是原子级光滑的。
5.根据权利要求3所述的半导体结构，其中该缓冲层是渐变缓冲层。
6.根据权利要求3所述的半导体结构，其中该缓冲层是GaAs并且沟道区是InGaAs。
7.根据权利要求3所述的半导体结构，其中该第一半导体材料是与第二半导体材料不同的III-V半导体材料，并且其中该第一半导体材料是与衬底不同的材料。
8.根据权利要求7所述的半导体结构，其中该第一鳍进一步包括半导体材料的堆叠。
9.根据权利要求8所述的半导体结构，其中该第一鳍中的半导体材料的堆叠是SiGe/Ge/SiGe堆叠，其中Ge部分形成第一鳍中的沟道区。
10.根据权利要求1所述的半导体结构，其中该第一鳍是与第二鳍不同的高度。
11.根据权利要求1所述的半导体结构，进一步包括将第一栅极电极电耦合至第二栅极电极的互连。
12.根据权利要求11所述的半导体结构，其中该半导体结构形成互补金属氧化物半导体（CMOS）器件。
13.根据权利要求11所述的半导体结构，其中该第一鳍是P型晶体管的部件并且第二鳍是N型晶体管的部件。
14.一种形成半导体结构的方法，包括：
在利用第一半导体材料形成的衬底之上形成帽层，其中该帽层相对于第一半导体材料具有蚀刻选择性；
在衬底中形成第一鳍和第二鳍；
在衬底之上并且在第一鳍和第二鳍周围形成浅沟槽隔离（STI）层；
去除第二鳍以在STI层中形成开口；
在开口中外延生长第二半导体材料以形成替换鳍；
使STI层凹进；
形成与第一鳍和替换鳍中的每一个的侧壁相邻的间隔件；
形成与该间隔件相邻的保持架结构；
去除该间隔件以在至少一个保持架结构和第一鳍之间形成开口并且在至少一个保持架结构和替换鳍之间形成开口；
在第一鳍之上形成第一栅极电极；以及
在替换鳍之上形成第二栅极电极。
15.根据权利要求14所述的方法，其中该第二替换鳍进一步包括形成在第二半导体材料之上的帽层，其中该帽层相对于第二半导体材料具有蚀刻选择性。
16.根据权利要求15所述的方法，进一步包括：
在去除保持架间隔件之前从第一鳍去除帽层以及从替换鳍去除帽层。
17.根据权利要求16所述的方法，其中在帽被去除之后该替换鳍的顶表面是原子级光滑的。
18.根据权利要求14所述的方法，其中该第二半导体材料是III-V半导体材料。
19.根据权利要求14所述的方法，进一步包括：
形成将第一栅极电极电耦合至第二栅极电极的互连。
20.根据权利要求19所述的方法，其中该半导体结构是CMOS器件。
21.根据权利要求14所述的方法，其中该第一鳍具有与替换鳍的厚度不同的厚度。
22.根据权利要求14所述的方法，其中形成替换鳍进一步包括：
在衬底之上外延生长缓冲层；
在缓冲层之上外延生长替换沟道层；以及
在替换沟道层之上外延生长帽层。
23.根据权利要求22所述的方法，其中该缓冲层是渐变层，其中该缓冲层的顶表面具有与缓冲层的底表面不同的晶格间距。
24.一种半导体结构，包括：
衬底；
形成在衬底之上的第一鳍，其中该第一鳍包括第一半导体材料；
与第一鳍邻近形成的第一保持架结构，其中该第一鳍的每个侧壁都以第一间距与第一保持架的最近侧壁间隔开；
形成在第一鳍之上的第一栅极电极，其中该第一保持架结构直接接触第一栅极电极；
形成在衬底之上的第二鳍，其中该第二鳍包括与衬底接触的缓冲层和形成在该缓冲层之上的沟道区，其中该沟道区利用III-V半导体材料来形成；
与第二鳍邻近形成的第二保持架结构，其中该第二鳍的每个侧壁都以第二间距与第二保持架的最近侧壁间隔开；以及
形成在第二鳍之上的第二栅极电极，其中该第二保持架结构直接接触第二栅极电极。
25.根据权利要求24所述的半导体结构，其中该半导体结构形成CMOS器件，并且进一步包括：
将第一栅极电极电耦合至第二栅极电极的互连，并且其中该第一鳍是P型晶体管的部件并且第二鳍是N型晶体管的部件。
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