CN105097528A - 一种finfet制造方法 - Google Patents
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Abstract
本发明提供了一种FINFET的制造方法，包括：a.提供半导体衬底，在所述衬底上形成第一鳍片；b.在所述第一鳍片上覆盖掩膜层；c.在所述半导体衬底中形成穿通阻挡层；d.以第一鳍片和掩膜层为掩膜依次对所述通阻挡层和所述半导体衬底的一部分进行刻蚀，将所述第一鳍片扩展成第二鳍片，并去除掩膜；e.在所述半导体衬底上形成沟槽隔离结构，在第二鳍片上形成源漏区，在所述半导体衬底和第二鳍片上形成栅极叠层和层间介质层本发明采用侧向散射的方法形成穿通阻挡层，同时利用衬底材料作为散射杂质的载体，在形成穿通阻挡层之后形成隔离层，有效地解决了侧向散射时引入的杂质和损伤，极大地改善了器件性能。
Description
技术领域
本发明涉及一种半导体器件制造方法，具体地，涉及一种FINFET制造方法。
技术背景
随着半导体器件的尺寸按比例缩小，出现了阈值电压随沟道长度减小而下降的问题，也即，在半导体器件中产生了短沟道效应。为了应对来自半导体涉及和制造方面的挑战，导致了鳍片场效应晶体管，即FinFET的发展。
沟道穿通效应(Channelpunch-througheffect)是场效应晶体管的源结与漏结的耗尽区相连通的一种现象。当沟道穿通，就使源/漏间的势垒显著降低，则从源往沟道即注入大量载流子，并漂移通过源-漏间的空间电荷区、形成一股很大的电流；此电流的大小将受到空间电荷的限制，是所谓空间电荷限制电流。这种空间电荷限制电流是与栅压控制的沟道电流相并联的，因此沟道穿通将使得通过器件的总电流大大增加；并且在沟道穿通情况下，即使栅电压低于阈值电压，源-漏间也会有电流通过。这种效应是在小尺寸场效应晶体管中有可能发生的一种效应，且随着沟道宽度的进一步减小，其对器件特性的影响也越来越显著。
在FinFET中，通常采用对沟道下方的鳍片部分进行重掺杂来抑制沟道穿通效应。目前通用的掺杂方法是离子注入形成所需重掺杂区，然而，离子注入的深度难以精确控制，同时会对沟道表面造成损伤，为了消除损伤，通常会在沟道表面形成一层薄氧化层，增加了工艺复杂度。
另一种形成穿通阻挡层的方法是侧向散射，即不直接向沟道底部注入杂质，而是向鳍片两侧的隔离层注入所需杂质，通过侧向散射在沟道底部形成穿通阻挡层。这种方法有效的减小了直接离子注入在沟道中引入的缺陷和杂质，改善了器件的性能，然而，由于形成散射所需的离子注入能量和剂量都比较大，这种方法会不可避免的损伤形成隔离层的电介质特性。
发明内容
针对上述问题，本发明提供了一种FINFET制作方法，能有效的抑制穿通电流而不影响器件其他特性。具体地，本发明提供的制造方法包括以下步骤：
a.提供半导体衬底，在所述衬底上形成第一鳍片；
b.在所述第一鳍片上覆盖掩膜层；
c.在所述半导体衬底中形成穿通阻挡层；
d.以第一鳍片和掩膜层为掩膜依次对所述通阻挡层和所述半导体衬底的一部分进行刻蚀，将所述第一鳍片扩展成第二鳍片，并去除掩膜；
e.在所述半导体衬底上形成沟槽隔离结构，在第二鳍片上形成源漏区，在所述半导体衬底和第二鳍片上形成栅极叠层和层间介质层。
其中，在步骤a中，所述第一鳍片的高度取决于要形成的第二鳍片的预定高度与隔离层的高度差；所述第一鳍片的高度为30～50nm，厚度为10～30nm。
其中，在步骤b中，形成所述掩膜层的材料为氮化硅和/或氧化硅。其中，在步骤c中，所述穿通阻挡层位于第一鳍片底部，其靠近衬底的边界设定为位于要形成的第二鳍片之内。
其中，在步骤c中，形成穿通阻挡层的方法为侧向散射；形成所述穿通阻挡层的杂质类型与衬底相同；所述穿通阻挡层的杂质浓度为1e17cm-3～1e19cm-3。
根据本发明提供的FINFET制作方法，分两次刻蚀鳍片，第一次刻蚀使得鳍片高度等于沟道有效高度，保留其余部分的硅材料，以氮化硅为掩膜对其进行掺杂离子注入，并退火形成穿通阻挡层；第二次刻蚀使鳍片达到实际需要的高度，之后再形成隔离层、源漏区等部分。本发明采用掺杂离子的侧向散射的方法形成穿通阻挡层，同时利用衬底材料作为散射杂质的载体，并在形成穿通阻挡层之后去除该部分材料而形成隔离层，有效地解决了侧向散射时引入隔离层的杂质和损伤，极大地改善了器件性能。
附图说明
通过阅读参照以下附图所作的对非限制性实施例所作的详细描述，本发明的其它特征、目的和优点将会变得更明显：
图1～图6为根据本发明的一个具体实施方式的MOS器件各个制造阶段的剖面图；
图7为本发明的一个具体实施方式的FinFET的在制作完成后的三维立体图；
附图中相同或相似的附图标记代表相同或相似的部件。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明的实施例作详细描述。
下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。
本发明的实施例提供了一种FINFET制作方法，能有效的抑制穿通电流而不影响器件其他特性。具体地，该方法包括以下步骤：
a.提供半导体衬底100，在所述衬底上形成第一鳍片201；
b.在所述第一鳍片201上覆盖掩膜层202；
c.在所述半导体衬底100表中中形成穿通阻挡层300；
d.以第一鳍片201和掩膜层202为掩膜对所述半导体衬底100进行进一步刻蚀，形成第二鳍片200，并去除掩膜202；
e.在所述半导体衬底100和第二鳍片200上依次形成隔离层400、源漏区、层间介质层500和栅极叠层600。具体来说在所述半导体衬底上形成沟槽隔离结构，在第二鳍片上形成源漏区，在所述半导体衬底和第二鳍片上形成栅极叠层和层间介质层。
其中，在步骤a中，所述第一鳍片201的高度等于第二鳍片200与隔离层400的高度差；所述第一鳍片201的高度为30～50nm，厚度为10～30nm。
其中，在步骤b中，形成所述掩膜层202的材料为氮化硅和/或氧化硅。其中，在步骤c中，所述穿通阻挡层300位于第一鳍片201底部，其靠近衬底100的边界位于第二鳍片200之内。
其中，在步骤c中，形成穿通阻挡层300的方法为侧向散射；形成所述穿通阻挡层300的杂质类型与衬底相同；所述穿通阻挡层300的杂质浓度为1e17cm-3～1e19cm-3。
根据本发明提供的FINFET制造方法，分两次刻蚀鳍片，第一次刻蚀使得鳍片高度等于沟道有效高度，保留其余部分的硅材料，以氮化硅为掩膜对其进行离子注入，并退火形成穿通阻挡层；第二次刻蚀使鳍片达到实际需要的高度，之后再形成隔离层、源漏区等部分。有效地解决了侧向散射时引入隔离层的杂质和损伤，极大地改善了器件性能。
下面结合附图对本发明的制作方法进行详细说明，包括以下步骤。需要说明的是，本发明各个实施例的附图仅是为了示意的目的，因此没有必要按比例绘制。
参见图1，首先制作位于衬底100上方的第一鳍片201。仅仅作为示例，衬底100和第一鳍片201都由硅组成。通过在衬底100表面外延生长半导体层并刻蚀该半导体层而形成第一鳍片201，所述外延生长方法可以是分子束外延法(MBE)或其他方法，所述刻蚀方法可以是干法刻蚀或干法/湿法刻蚀。第一鳍片201高度为30～50nm，其底部位于穿通电流产生的位置。
接下来，在所述第一鳍片201表面覆盖掩膜层202，如图2所示。掩膜202的作用是在接下来的离子注入中保护第一鳍片201，避免在鳍片中引入杂质。作为示例，本实施例中形成所述掩膜202的材料为氮化硅，其厚度可根据粒子注入的离子和能量调节，为20～60nm。
接下来，如图3所示，进行离子注入，在未被第一鳍片201覆盖的半导体衬底100中注入杂质。由于FinFET的鳍片很薄，在离子注入的过程中，由于散射作用，射入第一鳍片两侧衬底中的杂质离子很容易的通过热运动到达鳍片下方的衬底中，形成所需要的掺杂分布，因此，不需要经过鳍片就可以在沟道底部穿通电流产生的地方形成穿通阻挡层。在本实施例中，对于N型器件，形成穿通阻挡层300的粒子为As；对于P型器件，程序穿通阻挡层300粒子为B；所述穿通阻挡层300的杂质浓度为1e17cm-3～1e19cm-3。形成的穿通阻挡层300均匀的分布在第一鳍片201下方，如图4所示。
接下来，如图5所示，以第一鳍片201和掩膜层202为掩膜，对第一鳍片201进行进一步刻蚀，形成最终的第二鳍片200。具体刻蚀方法与形成第一鳍片201的方法相同，直至达到实际需要的鳍片高度。在此步骤中，仅有位于第一鳍片201下方的衬底区域连同其中的穿通阻挡层300被保留了下来，与第一鳍片201一起形成了最终的第二鳍片200。经过上述步骤，完成刻蚀后，形成的第二鳍片200中依然包含穿通阻挡层，且其分布集中，位于沟道底部穿通电流产生的地方，有效的抑制了穿通电流；同时，采用侧向散射的方法形成穿通阻挡层，有效的避免了在沟道中引入杂质和缺陷，优化了器件性能。
接下来，如图6所示，在对所述半导体结构进上形成行隔离层400。优选地，首先在第二鳍片200上成氮化硅和缓冲二氧化硅图形，作为沟槽腐蚀的掩膜。接下来在衬底100上腐蚀出具有一定深度和侧墙角度的沟槽。然后生长一层薄二氧化硅，以圆滑沟槽的顶角并且去掉刻蚀过程中在硅表面引入的损伤。氧化之后进行沟槽填充，填充介质可以是二氧化硅。接下来使用CMP工艺对半导体衬底表面进行平坦化，露出第二鳍片200顶部的掩膜层202，并以其为掩膜进行各向异性刻蚀，露出第二鳍片200。
接下来，形成伪栅结构，所述伪栅结构与第二鳍片200垂直，其宽度等于所述半导体结构鳍片上的沟道长度。具体的，所述伪栅叠层可以是单层的，也可以是多层的。伪栅叠层可以包括聚合物材料、非晶硅、多晶硅或TiN，厚度可以为10-100nm。可以采用热氧化、化学气相沉积(CVD)、原子层沉积(ALD)等工艺来形成伪栅叠层。可选地，在栅极堆叠的侧壁上形成侧墙，用于将栅极隔开。侧墙可以由氮化硅、氧化硅、氮氧化硅、碳化硅及其组合，和/或其他合适的材料形成。侧墙可以具有多层结构。侧墙可以通过包括沉积刻蚀工艺形成，其厚度范围可以是10nm-100nm，如30nm、50nm或80nm。
接下来在伪栅叠层两侧形成源漏区。具体的，以伪栅结构作为掩膜，对所述半导体结构进行离子注入，隔离层400作为离子注入的保护层，避免杂质离子射入第二鳍片200时在鳍片表面形成损伤。由于硅和二氧化硅对离子注入时杂质入射深度的影响差别不大，因此，离子注入完成之后，会在未被伪栅结构所覆盖的第二鳍片200和隔离层400处形成重掺杂区。接下来，对所述半导体结构进行退火，具体的，退火温度为950℃，退火时间为15～30分钟，激活第二鳍片200，源漏区的杂质，形成均匀的源漏掺杂区。
接下来，淀积层间介质层500，并并行平坦化，露出伪栅叠层。具体的，层间介质层500可以通过CVD、高密度等离子体CVD、旋涂或其他合适的方法形成。层间介质层500的材料可以采用包括SiO2、碳掺杂SiO2、BPSG、PSG、UGS、氮氧化硅、低k材料或其组合。层间介质层500的厚度范围可以是40nm-150nm，如80nm、100nm或120nm。接下来，执行平坦化处理，使伪栅叠层暴露出来，并与层间介质层500齐平(本发明中的术语“齐平”指的是两者之间的高度差在工艺误差允许的范围内)。
接下来，去除伪栅叠层，以形成伪栅空位，暴露出伪栅叠层下方的隔离层400表面。具体的，伪栅结构可以采用干刻除去。接下来，去除伪栅空位下方的隔离层300，露出沟道部分。具体的，伪栅结构可以采用湿刻和/或干刻除去。在一个实施例中，采用等离子体刻蚀。接下来，在伪栅空位中形成栅极结构600，栅极结构600包括栅介质层、功函数调节层和栅极金属层栅极结构600形成之后，半导体结构如图7所示。
上述实施例采用的是后栅工艺制作FinFET，但不限于所述实施例，本发明同样可适用于先栅工艺中。
根据本发明提供的FINFET结构，在形成层间介质层之后刻蚀掉侧墙，在栅极与源漏区上方的层间介质层中形成空位，用空气取代之前的侧墙材料，有效地减小了外部边缘区域材料的介电常数，同时削弱了源漏区与栅极之间的电容耦合效应，从而有效地减小了寄生电容，优化了器件性能。
虽然关于示例实施例及其优点已经详细说明，应当理解在不脱离本发明的精神和所附权利要求限定的保护范围的情况下，可以对这些实施例进行各种变化、替换和修改。对于其他例子，本领域的普通技术人员应当容易理解在保持本发明保护范围内的同时，工艺步骤的次序可以变化。
此外，本发明的应用范围不局限于说明书中描述的特定实施例的工艺、结构、制造、物质组成、手段、方法及步骤。从本发明的公开内容，作为本领域的普通技术人员将容易理解，对于目前已存在或者以后即将开发出的工艺、结构、制造、物质组成、手段、方法或步骤，其中它们执行与本发明描述的对应实施例大体相同的功能或者获得大体相同的结果，依照本发明可以对它们进行应用。因此，本发明所附权利要求旨在将这些工艺、结构、制造、物质组成、手段、方法或步骤包含在其保护范围内。
Claims (8)
1.一种FINFET的制造方法，包括：
a.提供半导体衬底(100)，在所述衬底上形成第一鳍片(201)；
b.在所述第一鳍片(201)上覆盖掩膜层(202)；
c.在所述半导体衬底(100)中形成穿通阻挡层(300)；
d.以第一鳍片(201)和掩膜层(202)为掩膜依次对所述通阻挡层(300)和所述半导体衬底(100)的一部分进行刻蚀，将所述第一鳍片(201)扩展成第二鳍片(200)，并去除掩膜(202)；
e.在所述半导体衬底(100)上形成沟槽隔离结构(400)，在第二鳍片(200)上形成源漏区，在所述半导体衬底和第二鳍片上形成栅极叠层和层间介质层。
2.根据权利要求1所述的制造方法，其特征在于，在步骤a中，所述第一鳍片(201)的高度取决于要形成的第二鳍片(200)的预定高度与隔离层(400)的高度差。
3.根据权利要求2所述的制造方法，其特征在于，在步骤a中，所述第一鳍片(201)的高度为30～50nm，厚度为10～30nm。
4.根据权利要求1所述的制造方法，其特征在于，在步骤b中，形成所述掩膜层(202)的材料为氮化硅和/或氧化硅。
5.根据权利要求1所述的制造方法，其特征在于，在步骤c中形成的所述穿通阻挡层(300)位于第一鳍片(201)底部，其靠近衬底(100)的边界设定为位于要形成的第二鳍片(200)之内。
6.根据权利要求1所述的制造方法，其特征在于，在步骤c中，形成穿通阻挡层(300)的方法为掺杂离子的侧向散射。
7.根据权利要求1或6所述的制造方法，其特征在于，在步骤c中，形成所述穿通阻挡层(300)的杂质类型与衬底相同。
8.根据权利要求1或6所述的制造方法，其特征在于，在步骤c中，所述穿通阻挡层(300)的杂质浓度为1e17cm-3～1e19cm-3。
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