CN103489757A - 一种用于叠层绝缘薄膜的刻蚀方法 - Google Patents

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Abstract

本发明公开了一种用于叠层绝缘薄膜的刻蚀方法,该刻蚀方法包括:在最外层绝缘层的表面形成具有刻蚀窗口的掩膜层;以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀,形成过孔;去除所述掩膜层,并进行去静电处理。本发明所提供的刻蚀方法在进行叠层绝缘薄膜刻蚀时,以等离子体物理轰击刻蚀为主、化学刻蚀为辅,通过降低化学刻蚀作用,以减小各绝缘层横向刻蚀速率的差值,使得各绝缘层的横向刻蚀速率相近,从而避免了发生底切问题,保证了过孔的有效性。

Description

一种用于叠层绝缘薄膜的刻蚀方法
技术领域
本发明涉及半导体器件制作工艺技术领域,更具体地说,涉及一种用于叠层绝缘薄膜的刻蚀方法。
背景技术
在制备各种半导体器件工序中,有时需要采用干法刻蚀对具有多层绝缘层的叠层绝缘薄膜进行刻蚀,形成过孔。采用干法刻蚀时,由于不同的绝缘薄膜的刻蚀速率相差较大,对过孔刻蚀造成了很大的困扰。
以制备金属氧化物TFT结构(metal oxide TFT)中的叠层绝缘薄膜的过孔刻蚀为例,TFT结构的硅基板表面上设置有栅极绝缘层,栅极绝缘层上设置有钝化层。栅极绝缘层一般为氮化硅层,钝化层一般为二氧化硅层。采用现有刻蚀方法对所述钝化层以及栅极绝缘层进行刻蚀形成过孔时,氮化硅刻蚀速率大于二氧化硅的刻蚀速率,故由于位于二氧化硅层下方的氮化硅层刻蚀过快,会出现底切问题,导致过孔失效。
发明内容
为解决上述技术问题,本发明提供一种用于叠层绝缘薄膜的刻蚀方法,避免了刻蚀过程底切问题的发生,保证了过孔的有效性。
为实现上述目的,本发明提供如下技术方案:
一种用于叠层绝缘薄膜的刻蚀方法,该刻蚀方法包括:
在最外层绝缘层的表面形成具有刻蚀窗口的掩膜层;
以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀,形成过孔;
去除所述掩膜层,并进行去静电处理。
优选的,在上述刻蚀方法中,所述以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀为:
在预设压强及功率下,采用氟基气体以及氦气对所述刻蚀窗口进行刻蚀,形成过孔;
其中,氟基气体流量范围为100sccm-150sccm,包括端点值。
优选的,在上述刻蚀方法中,所述氦气的流量范围为250sccm-350sccm,包括端点值。
优选的,在上述刻蚀方法中,对所述刻蚀窗口刻蚀时通入氧气。
优选的,在上述刻蚀方法中,所述氦气与氧气的流量比大于4:1。
优选的,在上述刻蚀方法中,所述压强范围为3Pa-10Pa,包括端点值。
优选的,在上述刻蚀方法中,所述功率的范围为1000W-1600W,包括端点值。
优选的,在上述刻蚀方法中,所述掩膜层为光刻胶层。
优选的,在上述刻蚀方法中,所述氟基气体为SF6。
从上述技术方案可以看出,本发明所提供的刻蚀方法在进行叠层绝缘薄膜刻蚀时,以等离子体物理轰击刻蚀为主、化学刻蚀为辅,通过降低化学刻蚀作用,以减小各绝缘层横向刻蚀速率的差值,使得各绝缘层的横向刻蚀速率相近,从而避免了发生底切问题,保证了过孔的有效性。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案,下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍,显而易见地,下面描述中的附图仅仅是本发明的一些实施例,对于本领域普通技术人员来讲,在不付出创造性劳动的前提下,还可以根据这些附图获得其他的附图。
图1a-图1c为一种对TFT结构的叠层绝缘薄膜进行刻蚀的流程示意图;
图2为本发明实施例提供的一种刻蚀方法的流程示意图;
图3a-3c为本发明实施例提供的一种对TFT结构的叠层绝缘薄膜进行刻蚀的流程示意图。
具体实施方式
正如背景技术部分所述,采用现有刻蚀方法对所述钝化层以及栅极绝缘层进行刻蚀形成过孔时,氮化硅刻蚀速率大于二氧化硅的刻蚀速率,故由于位于二氧化硅层下方的氮化硅层刻蚀过快,会出现底切问题,导致过孔失效。
对TFT结构的叠层绝缘薄膜进行刻蚀形成过孔时,一种刻蚀方法是,首先,如图1a所示,在二氧化硅钝化层3的表面形成一层光刻胶层14,并在光刻胶层14上形成刻蚀窗口。
然后,如图1b所示,在设定压强以及功率下,通过由氟基气体、氦气以及氧气形成的等离子气体对刻蚀窗口处进行刻蚀,形成过孔。该刻蚀过程是等离子物理轰击刻蚀以及化学刻蚀同时进行,等离子物理轰击刻蚀以及化学刻蚀主共同作用促使绝缘层的纵向刻蚀,等离子化学刻蚀的另一个作用是促使绝缘层的横向刻蚀。但是,氮化硅栅极绝缘层12的刻蚀速率与二氧化硅钝化层13的刻蚀速率不同,横向上,氮化硅栅极绝缘层12的刻蚀速率要大于二氧化硅钝化层13的刻蚀速率,由于横向上氮化硅刻蚀较快,导致刻蚀通孔发生底切问题,形成无效的过孔。
如图1c所示,去除光刻胶层14后,在基板11上的过孔内形成金属电极层15时,由于底切问题,会导致金属层15发生跨断问题,无法实现过孔搭接。
发明人研究发现,对于干法刻蚀,可通过降低化学刻蚀作用,减小各绝缘层横向刻蚀速率差值,以使得各绝缘层的横向刻蚀速率相近,从而形成有效和实用性好的过孔,避免底切问题的发生。
基于上述研究,本发明提供了一种用于叠层绝缘薄膜的刻蚀方法,该方法包括:
在最外层绝缘层的表面形成具有刻蚀窗口的掩膜层;
以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀,形成过孔;
去除所述掩膜层,并进行去静电处理。
本发明所提供的刻蚀方法在进行叠层绝缘薄膜刻蚀时,以等离子体物理轰击刻蚀为主、化学刻蚀为辅,通过降低化学刻蚀作用,以减小各绝缘层横向刻蚀速率的差值,使得各绝缘层的横向刻蚀速率相近,从而避免了发生底切问题,保证了过孔的有效性。
需要说明的是,本申请所述刻蚀方法是均是指干法刻蚀,整个工艺过程可在现有的刻蚀设备中进行,本申请技术方案对刻蚀设备不做赘述。
以上是本申请的核心思想,下面将结合本发明实施例中的附图,对本发明实施例中的技术方案进行清楚、完整地描述,显然,所描述的实施例仅仅是本发明一部分实施例,而不是全部的实施例。基于本发明中的实施例,本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例,都属于本发明保护的范围。
在下面的描述中阐述了很多具体细节以便于充分理解本发明,但是本发明还可以采用其他不同于在此描述的其它方式来实施,本领域技术人员可以在不违背本发明内涵的情况下做类似推广,因此本发明不受下面公开的具体实施例的限制。
其次,本发明结合示意图进行详细描述,在详述本发明实施例时,为便于说明,表示装置件结构的示意图会不依一般比例作局部放大,而且所述示意图只是示例,其在此不应限制本发明保护的范围。此外,在实际制作中应包含长度、宽度及高度的三维空间尺寸。
基于上述思想,本实施例提供了一种用于叠层绝缘薄膜的刻蚀方法,参考图2,所述刻蚀方法包括:
步骤S11:在最外层绝缘层的表面形成具有刻蚀窗口的掩膜层。
参考图3,对TFT结构的叠层绝缘薄膜包括:位于基板21上的氮化硅栅极绝缘层22以及位于氮化硅栅极绝缘层22上的二氧化硅钝化层23。对该叠层结构进行刻蚀形成过孔时,首先,在二氧化硅钝化层23表面形成一层具有刻蚀窗口的掩膜层24。优选的,所述掩膜层可以为通过光刻工艺形成的光刻胶层。
需要说明的是,本实施例仅是以TFT结构的叠层绝缘薄膜的刻蚀为例进行说明,但所述技术方案的实施方式并不局限于TFT结构的叠层绝缘薄膜,可适用于任何叠层绝缘薄膜的刻蚀。
步骤S12:以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀,形成过孔。
如图3所示,在预设压强及功率下,采用氟基气体以及氦气对所述刻蚀窗口进行刻蚀,形成过孔,其中,氟基气体流量范围为100sccm-150sccm,包括端点值。在该流量范围内,化学刻蚀作用较弱,各绝缘层横向上刻蚀速率差异较小。
此时,采用高功率、低压强以及较大的He/O2流量比进一步增加等离子物理轰击刻蚀作用,减弱横向的化学刻蚀作用,从而进一步降低各绝缘层横向刻蚀速率的差值,实现以等离子体物理轰击刻蚀为主、化学刻蚀为辅的刻蚀。
由于采用高功率、低压强进行刻蚀,等离子体的能量较大,将会有更多的离子参与纵向,使得参与横向化学刻蚀的离子进一步减小,氮化硅栅极绝缘层22与二氧化硅钝化层23的横向刻蚀速率差值进一步小,所以刻蚀的过孔的坡度角好,过孔的有效性好。
本实施中,功率范围为1000W-1600W,压强范围为3Pa-10Pa。氦气的流量范围为250sccm-350sccm。氟基气体的流量为100sccm-150sccm。本实施例中,所述氟基气体优选的采用SF6。
由于加强了等立体物理轰击作用,所以,在本实施例所述技术方案中,通过较强的物理轰击刻蚀作用可以使得位于光刻胶层的刻蚀窗口逐渐扩大,以便使得刻蚀的过孔具有较好的坡度角。在刻蚀过程中可以通入氧气,进一步调刻蚀窗口的改变速率。氦气与氧气的流量比大于4:1,以避免刻蚀窗口处的光刻胶的后退速度过快。
在该步骤中一方面通过减弱化学刻蚀作用,避免底切问题的发生,保证待刻蚀过孔的有效性。
另一方面,现有的干法刻蚀技术在横向上的刻蚀主要是通过化学刻蚀作用,而本申请中,以等离子体物理刻蚀轰击为主,化学刻蚀为辅,通过较强的等离子体物理轰击作用控制待刻蚀过孔的坡度角,保证待刻蚀过孔的有效性。
本实施例,设置刻蚀窗口的小于待刻蚀过孔的开口,由于较强的等离子体物理轰击作用,光刻胶层的刻蚀窗口会逐渐扩大,这样,受到纵向上等离子体物理轰击刻蚀的绝缘层区域是随着刻蚀窗口逐渐扩大而扩大,被刻蚀的绝缘层区域在刻蚀时间上不同步,使得刻蚀深度形成梯度差,从而形成较好的坡度角,避免底切问题的发生。
步骤S13:进行光刻胶灰化处理以及去静电处理。
上述刻蚀过程完成后,进行光刻胶灰化处理以去除光刻胶层。本实施例中,所述灰化处理为:在功率为450W-650W、压强为10Pa-20Pa条件下通入氧气,氧气的流量为250sccm-350sccm。
在步骤S12中由于光刻胶受到了较大的离子轰击,刻蚀过程完成,反应冷却后,光刻胶表面会有离子注入并会附着一些刻蚀过程中生成的产物,从而导致光刻胶不易去除。而氧气生成的阳离子可以软化光刻胶、并可以和所述产物结合使其挥发,可以快速的去除光刻胶层。
通过去除静电处理,去除基板与刻蚀装置的装载平台之间的静电,防止由于二者之间的静电吸附作用导致的碎片问题的发生。本实施例所述去除静电处理为:在功率为150W-200W、压强为10Pa-20Pa条件下通入氧气,氧气的流量为250sccm-350sccm。
最后,参考图5,由于生成的过孔具有加好的坡度角,在过孔内生成金属层25时,避免了金属层25跨断,无法实现过孔搭接的问题。
另外,采用本实施例刻蚀方法与采用一般刻蚀方法做刻蚀实验对照,各参数取值如表1所示:
表1
Figure BDA0000396779680000071
其中,“新型”对应采用本实施例技术方案各参数值,“传统”对应一般刻蚀方法中各参数值。
实验结果表明,采用本实施例所述刻蚀方法形成的过孔没有底切问题,且过孔的坡度角好。通过上述描述可知,本实施例所述刻蚀方法能够有效的过孔,避免了底切问题的发生,从而在过孔内生成金属层25时,避免了金属层25跨断、无法实现过孔搭接的问题。
对所公开的实施例的上述说明,使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的,本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下,在其它实施例中实现。因此,本发明将不会被限制于本文所示的这些实施例,而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。

Claims (9)

1.一种用于叠层绝缘薄膜的刻蚀方法,其特征在于,包括:
在最外层绝缘层的表面形成具有刻蚀窗口的掩膜层;
以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀,形成过孔;
去除所述掩膜层,并进行去静电处理。
2.根据权利要求1所述的刻蚀方法,其特征在于,所述以等离子体物理轰击刻蚀为主、化学刻蚀为辅对所述刻蚀窗口进行刻蚀为:
在预设压强及功率下,采用氟基气体以及氦气对所述刻蚀窗口进行刻蚀,形成过孔;
其中,氟基气体流量范围为100sccm-150sccm,包括端点值。
3.根据权利要求2所述的刻蚀方法,其特征在于,所述氦气的流量范围为250sccm-350sccm,包括端点值。
4.根据权利要求1所述的刻蚀方法,其特征在于,对所述刻蚀窗口刻蚀时通入氧气。
5.根据权利要求4所述的刻蚀方法,其特征在于,所述氦气与氧气的流量比大于4:1。
6.根据权利要求1所述的刻蚀方法,其特征在于,所述压强范围为3Pa-10Pa,包括端点值。
7.根据权利要求1所述的刻蚀方法,其特征在于,所述功率的范围为1000W-1600W,包括端点值。
8.根据权利要求1所述的刻蚀方法,其特征在于,所述掩膜层为光刻胶层。
9.根据权利要求1所述的刻蚀方法,其特征在于,所述氟基气体为SF6。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106707649A (zh) * 2017-03-01 2017-05-24 合肥京东方光电科技有限公司 过孔的制备方法、阵列基板的制备方法及阵列基板
CN108346569A (zh) * 2018-01-24 2018-07-31 中芯集成电路(宁波)有限公司 半导体器件的制作方法
CN111696863A (zh) * 2019-03-15 2020-09-22 北京北方华创微电子装备有限公司 硅介质材料刻蚀方法

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710936A (en) * 1980-06-25 1982-01-20 Sanyo Electric Co Ltd Forming method for contact hole
JPS5916334A (ja) * 1982-07-19 1984-01-27 Matsushita Electronics Corp ドライエツチング方法
EP0590870B1 (en) * 1992-09-30 1997-07-23 AT&T Corp. Method of making a buried heterostructure laser
CN1873946A (zh) * 2006-06-20 2006-12-06 友达光电股份有限公司 形成显示装置的接触孔的方法及显示装置基板
CN101043004A (zh) * 2006-03-23 2007-09-26 东京毅力科创株式会社 等离子体蚀刻方法
CN101051610A (zh) * 2006-04-03 2007-10-10 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN103295894A (zh) * 2013-06-04 2013-09-11 上海华力微电子有限公司 改善半导体器件不同区域关键尺寸差异的方法

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5710936A (en) * 1980-06-25 1982-01-20 Sanyo Electric Co Ltd Forming method for contact hole
JPS5916334A (ja) * 1982-07-19 1984-01-27 Matsushita Electronics Corp ドライエツチング方法
EP0590870B1 (en) * 1992-09-30 1997-07-23 AT&T Corp. Method of making a buried heterostructure laser
CN101043004A (zh) * 2006-03-23 2007-09-26 东京毅力科创株式会社 等离子体蚀刻方法
CN101051610A (zh) * 2006-04-03 2007-10-10 中芯国际集成电路制造(上海)有限公司 半导体器件的制造方法
CN1873946A (zh) * 2006-06-20 2006-12-06 友达光电股份有限公司 形成显示装置的接触孔的方法及显示装置基板
CN103295894A (zh) * 2013-06-04 2013-09-11 上海华力微电子有限公司 改善半导体器件不同区域关键尺寸差异的方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
崔铮: "《微纳米加工技术及其应用》", 30 April 2013, 高等教育出版社 *

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106707649A (zh) * 2017-03-01 2017-05-24 合肥京东方光电科技有限公司 过孔的制备方法、阵列基板的制备方法及阵列基板
WO2018157601A1 (zh) * 2017-03-01 2018-09-07 京东方科技集团股份有限公司 过孔的制备方法、阵列基板的制备方法及阵列基板
CN106707649B (zh) * 2017-03-01 2019-09-03 合肥京东方光电科技有限公司 过孔的制备方法、阵列基板的制备方法及阵列基板
US11054707B2 (en) 2017-03-01 2021-07-06 Boe Technology Group Co., Ltd. Method of manufacturing via hole, method of manufacturing array substrate, and array substrate
CN108346569A (zh) * 2018-01-24 2018-07-31 中芯集成电路(宁波)有限公司 半导体器件的制作方法
CN108346569B (zh) * 2018-01-24 2020-10-02 中芯集成电路(宁波)有限公司 半导体器件的制作方法
CN111696863A (zh) * 2019-03-15 2020-09-22 北京北方华创微电子装备有限公司 硅介质材料刻蚀方法
CN111696863B (zh) * 2019-03-15 2024-04-12 北京北方华创微电子装备有限公司 硅介质材料刻蚀方法

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