CN103295894A - 改善半导体器件不同区域关键尺寸差异的方法 - Google Patents

改善半导体器件不同区域关键尺寸差异的方法 Download PDF

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Abstract

本发明涉及一种改善半导体器件不同区域关键尺寸差异的方法，应用于多晶硅的厚硬掩膜刻蚀工艺中，包括：提供一具有多晶硅层的衬底，且该多晶硅层的上表面覆盖有厚硬掩膜；其中，所述厚硬掩膜包括氮化硅层和氧化硅层，所述氮化硅层覆盖所述多晶硅层的上表面，所述氧化硅层覆盖所述氮化硅层的上表面；采用各向异性的等离子体对所述氧化硅层进行干法刻蚀，部分去除所述氧化硅层至所述氮化硅层的上表面；继续采用各向同性的等离子体对所述氮化硅层进行干法刻蚀，以去除暴露的氮化硅层至所述多晶硅层的上表面，于所述多晶硅层的上表面形成掩膜图案。本发明能够改善整个多晶硅厚硬掩膜的形貌，提高关键尺寸的均匀度，并最终提高器件的可靠性。

Description

改善半导体器件不同区域关键尺寸差异的方法
技术领域
本发明涉及一种半导体器件加工工艺中降低工艺缺陷的方法，尤其涉及一种改善半导体器件不同区域关键尺寸差异的方法。
背景技术
在CMOS半导体器件设计时，考虑到器件性能要求，往往需要对特定区域进行离子注入，使其满足各种器件具备不同功能要求的需要。
在多晶硅的刻蚀工艺中，多晶硅硬掩膜作为多晶硅刻蚀工艺中的保护层，其也常被用于后续的离子注入工艺中的阻挡层。如今，随着离子注入的剂量和能量的增加，对硬掩膜的厚度的要求也越来越高，厚度较薄的硬掩膜在高剂量和高能量的离子注入工艺中往往起不到很好的阻挡作用，从而较易形成对沟道（channel）的破坏。
在对多晶硅硬掩膜进行刻蚀工艺时，刻蚀的副产物会在气相中生成聚合物（polymer），并覆盖于线条的侧壁表面，在后续的刻蚀过程中，该聚合物会隔离刻蚀气体与被刻蚀材料。在半导体器件中的单线（ISO）区域和多线（dense）区域都会产生该聚合物，但是，由于位于ISO区域的聚合物相较于dense区域内的聚合物浓度更高，导致ISO区域硬掩膜的顶部关键尺寸（Critical Dimension，CD）和底部的关键尺寸之间的差值更大，因此ISO区域的硬掩膜和dense区域的硬掩膜在相同的顶部CD的情况下，在ISO区域的硬掩膜的底部CD大于在dense区域的硬掩膜的底部CD，从而形成ISO区域和dense区域的关键尺寸的差异（I/D loading）。而以具有该差异的硬掩膜为阻挡继续进行后续的对多晶硅的刻蚀工艺时，该关键尺寸的差异就会随之转移至多晶硅上，从而使得刻蚀后的多晶硅的关键尺寸也存在差异。这种情况会由于多晶硅硬掩膜的厚度的增大而变得越来越严重。
在现有技术中，一般通过增加修剪（trim）时间来改善I/D loading，以使得器件达到预定的关键尺寸。图1～图2绘示了传统工艺中对多晶硅厚硬掩膜进行修剪刻蚀工艺前后的器件结构示意图；如图1所示，该半导体器件包括一衬底101，一多晶硅层102覆盖于该衬底的上表面，一氧化层103覆盖于该多晶硅层的上表面，一经刻蚀后的硬掩膜104位于该氧化层103的上表面，该硬掩膜104包括上层的SiO2层1041和下层的Si3N4层1042，该硬掩膜104由于刻蚀过程中的聚合物的保护，因此，呈现出上小下大的形貌，导致该硬掩膜104顶部的关键尺寸与其底部的关键尺寸不符，在此，如图2所示，通过修剪工艺对该硬掩膜204继续进行刻蚀，使其底部的关键尺寸达到要求，在该修剪工艺的过程中，耗时约为35s-45s。可见，虽然能够通过修剪工艺使得硬掩膜的底部关键尺寸达到要求，但是这明显会延长工艺时间，进而导致半导体器件量产时的产能降低。
中国专利（公开号：CN1632921A）公开了一种可以减小身关键尺寸的两部削减刻蚀工艺。其第一步是对光刻胶和有机抗反射层进行削减，再通过各向异性刻蚀形成自对准硬掩膜，然后在光刻胶与有机抗反射层的保护下对硬掩膜进行各向同性的横向刻蚀，完成第二部削减，形成小于90纳米的硬掩膜。该专利方法虽然能减小关键尺寸，但是其并未解决I/D loading的问题。
可见，目前尚不存在一个既不额外增加工艺时间又能够解决I/Dloading的有效方法。
发明内容
鉴于上述问题，本发明提供一种改善半导体器件不同区域关键尺寸差异的方法。
本发明解决技术问题所采用的技术方案为：
一种改善半导体器件不同区域关键尺寸差异的方法，应用于多晶硅的厚硬掩膜刻蚀工艺中，其中，所述方法包括：
提供一具有多晶硅层的衬底，且该多晶硅层的上表面覆盖有厚硬掩膜；其中，所述厚硬掩膜包括氮化硅层和氧化硅层，所述氮化硅层覆盖所述多晶硅层的上表面，所述氧化硅层覆盖所述氮化硅层的上表面；
采用各向异性的等离子体对所述氧化硅层进行干法刻蚀，部分去除所述氧化硅层至所述氮化硅层的上表面；
继续采用各向同性的等离子体对所述氮化硅层进行干法刻蚀，以去除暴露的氮化硅层至所述多晶硅层的上表面，于所述多晶硅层的上表面形成掩膜图案。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述方法还包括：
于所述厚硬掩膜的上表面涂覆光刻胶，经曝光、显影工艺后，去除多余的光刻胶，形成光阻图案；
以上述的光阻图案为掩膜，采用各向异性的等离子体对所述氧化硅进行干法刻蚀，以部分去除所述氧化硅层至所述氮化硅层的上表面。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，采用含氟和碳的气体经等离子体化工艺后形成所述各向异性的等离子体。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述含氟和碳的气体为CH4或CH2F2。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述等离子体化工艺包括：采用等离子发生器，在偏压为500V～600V，压强为5mT～6mT的条件下制备所述各向异性的等离子体。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，采用高刻蚀选择比的气体经等离子体化工艺后形成所述各向同性的等离子体。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述高刻蚀选择比的气体为CH3F。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述等离子体化工艺包括：采用等离子发生器，在偏压为50V～60V，压强为20mT～30mT的条件下制备所述各向同性的等离子体。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，选用等离子源功率和偏压功率分离的等离子发生器进行所述等离子体化工艺。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述等离子发生器为去耦合的CCP等离子发生器、TCP等离子发生器、ICP等离子发生器中的任意一种。
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述氧化硅层的材质为SiO2，所述氮化硅的材质为Si3N4；
所述氧化硅层的厚度为不大于
Figure BDA00003302171800051
所述氮化硅层的厚度为不大于
Figure BDA00003302171800052
所述的改善半导体器件不同区域关键尺寸差异的方法，其中，所述厚硬掩膜的厚度为
Figure BDA00003302171800053
上述技术方案具有如下优点或有益效果：
本发明通过对较厚的双层硬掩膜中的上层SiO2部分和下层的Si3N4部分采用不同的刻蚀工艺分步进行刻蚀，并且对上层的SiO2部分采用各向异性的等离子体进行刻蚀，而对于下层的Si3N4部分则采用各向同性的等离子体进行刻蚀。经过上述两个刻蚀工艺之后的硬掩膜能够有效改善较厚硬掩膜的形貌，减少I/D loading，以提高半导体器件关键尺寸的均匀度，进而提高了半导体器件的可靠性和良率。
附图说明
参考所附附图，以更加充分的描述本发明的实施例。然而，所附附图仅用于说明和阐述，并不构成对本发明范围的限制。
图1是传统工艺中对多晶硅厚硬掩膜进行修剪刻蚀工艺前的器件结构示意图；
图2是传统工艺中对多晶硅厚硬掩膜进行修剪刻蚀工艺后的器件结构示意图；
图3是本发明实施例中对厚硬掩膜进行刻蚀工艺前的器件结构示意图；
图4是本发明实施例中形成光阻图案后的器件结构示意图；
图5是本发明实施例中对厚硬掩膜中的SiO2层进行刻蚀后的器件结构示意图；
图6是本发明实施例中对厚硬掩膜中的Si3N4层进行刻蚀后的器件结构示意图；
图7是本发明实施例中灰化去除光阻图案后的器件结构示意图；
图8是本发明实施例中刻蚀多晶硅层后的器件结构示意图。
具体实施方式
本发明提供一种改善半导体器件不同区域关键尺寸差异的方法。本发明可用于技术节点为65/55nm的工艺中；本发明可用于HV等技术平台中。
本发明应用于对多晶硅刻蚀工艺中的厚硬掩膜进行刻蚀的工艺中，针对如今的半导体制造工艺中越发常见的多晶硅刻蚀工艺中的厚硬掩膜，尤其针对一种采用SiO2/Si3N4为材料的厚硬掩膜，通过分步刻蚀工艺，解决其在刻蚀工艺中形貌不佳的问题，以避免形成I/Dloading（半导体器件的ISO区域和dense区域的关键尺寸差异）。
下面结合具体实施例和附图对本发明的方法进行详细解释。
如图3所示，本发明实施例中的厚硬掩膜304为包含SiO2和Si3N4的双层结构的厚硬掩膜，其上层为SiO2层3041，其下层为Si3N4层3042，在衬底301上覆盖有多晶硅层302，在该多晶硅层302上覆盖有氧化层303，在该氧化层303上覆盖有厚硬掩膜304中的Si3N4层3042，在该Si3N4层3042上覆盖有厚硬掩膜304中的SiO2层3041。
该厚硬掩膜的厚度一般为
Figure BDA00003302171800071
（如
Figure BDA00003302171800072
Figure BDA00003302171800073
Figure BDA00003302171800074
Figure BDA00003302171800075
Figure BDA00003302171800076
等）；相应的在该厚硬掩膜中的SiO2部分的厚度不超过
Figure BDA00003302171800077
（如
Figure BDA00003302171800079
Figure BDA000033021718000710
Figure BDA000033021718000711
等），Si3N4部分的厚度不超过
Figure BDA000033021718000713
Figure BDA000033021718000714
Figure BDA000033021718000716
Figure BDA000033021718000717
等）。
如图4所示，在厚硬掩膜404的顶部涂布光刻胶，经曝光和显影后形成光阻图案405。
如图5所示，以该光阻图案505为掩模对厚硬掩膜中的SiO2层5041进行刻蚀，刻蚀停止于下层Si3N4层5042的上表面。在该刻蚀过程中，采用等离子体刻蚀工艺进行干法刻蚀，其中，采用较高的偏压源，一般为500V～600V（如500V、510V、520V、550V、580V、600V等）；刻蚀过程中的压力采用交底的压力，该低压力环境一般为5mT～6mT（如5mT、5.5mT、6mT等）；采用含氟和碳元素（C-F）的气体（如CF4、CH2F2等），获得具有各向异性的等离子体，以使得刻蚀的过程在垂直的方向上获得很高的刻蚀速率，从而保证了厚硬掩膜中504的SiO2层5041经刻蚀之后具有较直的形貌，以减少I/Dloading。
在厚硬掩膜中，如图6所示，当上层的SiO2层6041刻蚀完毕，下层的Si3N4层6042暴露后，继续以上层经过刻蚀后的SiO2层6041为掩模对暴露出的该Si3N4层6042进行刻蚀，刻蚀停止于氧化层503的上表面，以形成包括SiO2层6041和Si3N4层6042的厚硬掩膜图案604。在刻蚀过程中，同样采用等离子体刻蚀工艺进行干法刻蚀，与步骤S1所不同的是，在该步骤中，采用较低的偏压源，一般为50V～60V（如50V、52V、55V、58V、60V等）；刻蚀过程中的压力采用较高的压力，一般为20mT～30mT（如20mT、22mT、25mT、28mT、30mT等）；采用CH3等对SiO2的刻蚀选择比较高的刻蚀气体，并在辅助气体O2和He的作用下，获得各向同性的高刻蚀选择比的等离子体，使得在该步骤的刻蚀过程中，对Si3N4层6042进行刻蚀，在此过程中，由于采用了各向同性的高刻蚀选择比等离子体进行刻蚀，进而减少了对已经过刻蚀的SiO2层6041的进一步刻蚀。
在形成了厚硬掩膜图案后，如图7所示，灰化去除位于厚硬掩膜704顶部的光阻图案。去除光阻图案后，可以以该厚硬掩膜图案为阻挡进行后续的多晶硅层刻蚀工艺。
后续的多晶硅刻蚀工艺包括：以前序工艺之后所形成的厚硬掩膜图案804为阻挡刻蚀多晶硅层802和位于该多晶硅层上方的氧化层803，该刻蚀停止于衬底801的表面，以形成符合关键尺寸要求的多晶硅栅极。
另外，在厚硬掩膜的刻蚀工艺中虽然采用本发明的方法可以是该厚硬掩膜的形貌区域竖直，但是由于实际工艺条件的制约，可能在刻蚀后，厚硬掩膜的关键尺寸和所需的关键尺寸相比还存在一些差异，因此，可根据实际情况增加对厚硬掩膜进行裁剪工艺，在现有技术中，采用一步刻蚀的工艺形成的多晶硅厚硬掩膜的关键尺寸一般需经过35s～45s的后续裁剪工艺，才能够使其关键尺寸达到标准；而采用本发明方法经过分步刻蚀工艺后形成的多晶硅厚硬掩膜的关键件尺寸在一般情况下只需经过5s～10s的后续裁剪工艺，就能够达到标准。
因此，经过上述的刻蚀步骤来进行多晶硅厚硬掩膜的刻蚀之后，多晶硅厚硬掩膜的形貌相比采用传统方法刻蚀后的形貌更为笔直，从而使其顶部的关键尺寸和其底部的关键尺寸误差减小，因此，当采用本发明的方法制备的多晶硅厚硬掩膜的顶部关键尺寸和采用传统方法制备的多晶硅厚硬掩膜的顶部关键尺寸相同时，采用本发明方法制备的多晶硅厚硬掩膜在后续的裁剪工艺中所需更短的时间就能够使厚硬掩膜的特征尺寸达到要求。
可见，本发明针对多晶硅厚硬掩膜层中的不同材质，通过分布刻蚀的手法，对不同材质的硬掩膜分别采用不同的刻蚀工艺，以确保每一层的硬掩膜都能够保持其较佳的形貌，减少I/D loading，最终在完成所有的刻蚀工艺步骤之后，整个多晶硅硬掩膜具有较为笔直的形貌，进而减少了后续裁剪工艺所需的时间，提高了工艺时间和工艺质量。
本发明方法中可采用等离子发生器来进行上述的干法刻蚀工艺。该等离子发生器需采用等离子源功率和偏压功率分离的等离子发生器，所有去耦合的电容耦合等离子体（Capacitively Coupled Plasma,简称CCP）发生器、电感耦合等离子体（Inductively Coupled Plasma，简称ICP）发生器和平面线圈感应耦合等离子体（TCP）发生器均可作为本发明的应用载体。需要指出的是，仅通过单路输入功率的反应离子刻蚀（Reactive Ion Etching，简称RIE）等离子发生器则不适用于本发明。
综上所述，本发明采用等离子源功率和偏压功率分离的等离子体发生器，通过对多晶硅厚硬掩膜进行分步刻蚀，使得位于硬掩膜中上层的SiO2部分和位于硬掩膜中下层的Si3N4部分能够在其各自的刻蚀工艺中保持其良好的形貌，进而改善整个多晶硅厚硬掩膜的形貌，提高关键尺寸的均匀度，从而减少I/D loading，并最终提高器件的可靠性。
对于本领域的技术人员而言，阅读上述说明后，各种变化和修正无疑将显而易见。因此，所附的权利要求书应看作是涵盖本发明的真实意图和范围的全部变化和修正。在权利要求书范围内任何和所有等价的范围与内容，都应认为仍属本发明的意图和范围内。

Claims (12)

1.一种改善半导体器件不同区域关键尺寸差异的方法，应用于多晶硅的厚硬掩膜刻蚀工艺中，其特征在于，所述方法包括：
提供一具有多晶硅层的衬底，且该多晶硅层的上表面覆盖有厚硬掩膜；其中，所述厚硬掩膜包括氮化硅层和氧化硅层，所述氮化硅层覆盖所述多晶硅层的上表面，所述氧化硅层覆盖所述氮化硅层的上表面；
采用各向异性的等离子体对所述氧化硅层进行干法刻蚀，部分去除所述氧化硅层至所述氮化硅层的上表面；
继续采用各向同性的等离子体对所述氮化硅层进行干法刻蚀，以去除暴露的氮化硅层至所述多晶硅层的上表面，于所述多晶硅层的上表面形成掩膜图案。
2.如权利要求1所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述方法还包括：
于所述厚硬掩膜的上表面涂覆光刻胶，经曝光、显影工艺后，去除多余的光刻胶，形成光阻图案；
以上述的光阻图案为掩膜，采用各向异性的等离子体对所述氧化硅进行干法刻蚀，以部分去除所述氧化硅层至所述氮化硅层的上表面。
3.如权利要求1所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，采用含氟和碳的气体经等离子体化工艺后形成所述各向异性的等离子体。
4.如权利要求3所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述含氟和碳的气体为CH4或CH2F2。
5.如权利要求3所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述等离子体化工艺包括：采用等离子发生器，在偏压为500V～600V，压强为5mT～6mT的条件下制备所述各向异性的等离子体。
6.如权利要求1所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，采用高刻蚀选择比的气体经等离子体化工艺后形成所述各向同性的等离子体。
7.如权利要求6所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述高刻蚀选择比的气体为CH3F。
8.如权利要求6所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述等离子体化工艺包括：采用等离子发生器，在偏压为50V～60V，压强为20mT～30mT的条件下制备所述各向同性的等离子体。
9.如权利要求5或8所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，选用等离子源功率和偏压功率分离的等离子发生器进行所述等离子体化工艺。
10.如权利要求9所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述等离子发生器为去耦合的CCP等离子发生器、TCP等离子发生器、ICP等离子发生器中的任意一种。
11.如权利要求1所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述氧化硅层的材质为SiO2，所述氮化硅的材质为Si3N4；
所述氧化硅层的厚度为不大于
Figure FDA00003302171700031
所述氮化硅层的厚度为不大于
12.如权利要求1所述的改善半导体器件不同区域关键尺寸差异的方法，其特征在于，所述厚硬掩膜的厚度为
Figure FDA00003302171700033
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