CN103415913A - 硅晶片的制造方法 - Google Patents

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Abstract

本发明是一种硅晶片的制造方法,其特征在于,具有对原料硅晶片进行双面研磨的工序,该进行双面研磨的工序是在根据化学气相生长法于原料硅晶片的一个面上生长出氧化膜后,以下述的研磨布进行研磨:对氧化膜表面侧,使用一种涂布胺基甲酸乙酯树脂后经过湿式凝固与发泡而成的仿麂皮系研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C橡胶硬度为50°以上且未满90°;而对研磨未生长氧化膜的表面的一侧,使用胺基甲酸乙酯树脂单发泡体研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C橡胶硬度为90°以上。由此,本发明提供了一种硅晶片的制造方法,该方法可一边抑制氧化膜的伤痕及研磨量而保持作为该掺杂物挥散防止用保护膜的品质,一边制造具有高平坦度的硅晶片。

Description

硅晶片的制造方法
技术领域
本发明涉及一种制造硅晶片(silicon wafer)的方法,所述硅晶片是用于制造外延硅晶片,且所述硅晶片在一表面上具有镜面研磨面,而在另一表面上具有掺杂物挥散防止用保护膜。
背景技术
由于半导体外延晶片的优秀特性,半导体外延晶片被广泛地作为用来制造离散半导体或双极型集成电路(IC)等的晶片。又,由于半导体外延晶片对于MOS LSI(金氧半导体大型积体电路)也有着优秀的软性错误或闩锁效应特性(即不易发生软性错误或闩锁效应),因此半导体外延晶片也被广泛地用于微处理器单元或快闪记忆体元件。
这种半导体外延晶片例如是根据以下方法所制造出来。
首先,根据一般的柴式(CZ,Czochralski)法或浮融带(FZ,floating zone)法等制造出单晶棒。此制造出的单晶棒,被切断成块状,并为了使直径一致而施加修圆加工(圆筒磨削工序)。然后,由此单晶棒切出多数片晶片(切片(slicing)加工工序),并为了除去所切出的晶片周边部的棱角(锐利边缘)而施加倒角处理(斜切(beveling)加工工序)。进而,为了消除此晶片表面的凹凸不平、提高平坦度、使切片加工时的加工变形降到最小,施加机械磨削处理(磨光加工工序)。然后,根据混酸蚀刻等来除去机械磨削时在晶片的表面层上所形成的加工变形层(蚀刻工序)。
继而,至少在晶片的背面侧形成用来防止自动掺杂的保护膜(掺杂物挥散防止用保护膜),然后,利用化学性且机械性研磨(CMP)来施加用来将半导体晶片的表面作成镜面状的镜面研磨处理(镜面抛光工序),再经过在镜面研磨后的晶片表面上形成外延膜的工序,而制造出半导体外延晶片。
此处补充关于自动掺杂的说明。在晶片上气相生长单晶薄膜(外延膜)的外延工序中,该晶片通常曝露于约1000~1200℃的高温中。此时,会发生所谓自动掺杂现象,也就是说,在外延膜的形成工序中,该晶片中所含的掺杂物挥散而被掺入外延膜中的现象。
特别是,先前在功率金氧半导体(POWER MOS)用半导体外延晶片的制造中,使用一种掺杂了高浓度不纯物的低电阻率的晶片来作为外延膜形成用的基板,而该晶片的导电型为P型或N型中的任一种,在此情况下,自动掺杂的发生变成显著。
即,加热像这种经过高浓度掺杂后的晶片时,若未在晶片上形成掺杂物挥散防止用保护膜,则会发生自动掺杂现象,已掺杂于晶片中的硼、磷、锑、砷等不纯物自晶片散出并进入外延膜,而无法得到所希望的电阻率的外延膜。结果,半导体外延晶片的电特性产生变化,使用此半导体外延晶片所制作出来的半导体元件,将无法表现出原先设计的特性,而成为不良品。
于是,如上述,为了防止自动掺杂,在晶片的背面上需要有掺杂物挥散防止保护膜。例如,在直径300mm等大直径晶片的情况下,特别会要求高平坦度,因此在进行双面研磨使晶片高平坦化之后,根据化学气相生长法(CVD)等,在晶片的背面侧形成作为掺杂物挥散防止用保护膜的氧化膜。
然后,在上述镜面抛光工序中,根据单面研磨来对硅晶片的表面侧,即气相生长外延膜的一侧,进行镜面研磨,但由于根据CVD而实行的氧化膜形成工序会在硅表面上产生变形等,因此为了除去该变形,需要在此单面研磨中对硅表面侧研磨数微米以上而精加工成镜面。
然而,为了除去在这种根据CVD而实行的氧化膜形成工序中所产生的变形,以必要的研磨裕度来进行单面研磨,因而会产生平坦度恶化的问题。近年来对更高度平坦的晶片的要求增强,为了满足此要求,出现改善晶片平坦度恶化的必要性。
此处,专利文献1中公开了一种半导体晶片的制造方法,该方法是根据双面研磨装置来对利用CVD而在单面上生长氧化膜后的晶片进行研磨,由此,可对具有镜面与粗面且平坦度高的晶片进行加工。
现有技术文献
专利文献
专利文献1:日本特开平9-199465号公报。
发明内容
[发明所要解决的课题]
然而,此方法的目的在于制造一种将其中一面作成粗面的高度平坦的晶片,氧化膜会因该双面研磨而被除去。又,即便使用此方法并调整氧化膜的厚度以及双面研磨时的研磨裕度,而使氧化膜残留下来,氧化膜仍然会因研磨而变薄,并在氧化膜表面上发生伤痕,而产生无法获得作为掺杂物挥散防止用保护膜的品质的问题。
本发明是鉴于前述问题而完成的,其目的在于,提供一种硅晶片的制造方法,该方法可抑制氧化膜的伤痕及研磨量,且一边保持作为该掺杂物挥散防止保护膜的品质,一边制造具有高平坦度的硅晶片。
[用来解决课题的方法]
为了达成上述目的,若根据本发明,可提供一种硅晶片的制造方法,该方法是在根据化学气相生长法于原料硅晶片的其中一个面上生长氧化膜后,研磨未生长出该氧化膜的一侧的前述原料硅晶片的表面,而制造出具有镜面研磨面与氧化膜面的硅晶片,其中,该硅晶片的制造方法的特征在于,其具有:
对前述原料硅晶片进行双面研磨的工序,该进行双面研磨的工序是在生长出前述氧化膜后,以下述的研磨布进行研磨:对前述氧化膜表面侧,使用一种在涂布胺基甲酸乙酯(urethane)树脂后经过湿式凝固与发泡而成的仿麂皮(suede)系研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒(velours)系研磨布,且这些研磨布的阿斯卡C(ASKER-C)橡胶硬度为50°以上且未满90°;而对研磨上述未生长出氧化膜的表面的一侧,使用胺基甲酸乙酯树脂单发泡体研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且研磨布的阿斯卡C(ASKER-C)橡胶硬度为90°以上。
若根据此制造方法,在双面研磨中,便不会过度研磨氧化膜,而可抑制氧化膜的伤痕,且将硅晶片研磨成高度平坦,而可一边保持作为该掺杂物挥散防止用保护膜的氧化膜的品质,一边制造具有高平坦度的硅晶片。
此时,在前述进行双面研磨的工序之后,可使用单面研磨装置来研磨上述镜面研磨面。
若如此进行,则可更进一步改善硅晶片的平坦度,而高精准度地精加工完成镜面研磨面。
又,此时作为前述原料硅晶片,可使用电阻率为0.1Ω·cm以下的硅晶片。
像这样,即使在后续工序的外延晶片工序中使用容易发生自动掺杂的低电阻率的硅晶片的情况下,根据本发明也可抑制作为掺杂物挥散防止用保护膜的氧化膜的伤痕,而制造可确实地防止自动掺杂的硅晶片。
又,此时较优选是前述氧化膜表面侧的研磨布的阿斯卡C(ASKER-C)橡胶硬度为50°以上且70°以下。
若如此进行,则在双面研磨中,可更确实地抑制氧化膜的伤痕,且可更确实地研磨成高度平坦的状态。
[发明的效果]
本发明中,在根据化学气相生长法于原料硅晶片的其中一个面上生长氧化膜后,以下述的研磨布进行研磨:对氧化膜表面侧,使用一种在涂布胺基甲酸乙酯树脂后经过湿式凝固与发泡而成的仿麂皮系研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C(ASKER-C)橡胶硬度为50°以上且未满90°;而在研磨未生长出氧化膜的表面的一侧,使用胺基甲酸乙酯树脂单发泡体研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且研磨布的阿斯卡C(ASKER-C)橡胶硬度为90°以上,因此在双面研磨中,便不会过度研磨氧化膜,而可抑制氧化膜的伤痕,且将硅晶片研磨成高度平坦,而可一边保持作为该掺杂物挥散防止用保护膜的品质,一边制造具有高平坦度的硅晶片。
附图说明
图1是表示本发明的硅晶片的制造方法的一个实例的流程图。
图2是表示能用于本发明中的双面研磨装置的一个实例的概略图。
图3是表示实施例1至实施例5﹑比较例1的氧化膜的伤痕的结果的图。
图4是表示实施例6﹑比较例2的平坦度的结果的图。
具体实施方式
以下,说明关于本发明的实施方式,但本发明并不限定于这些实施方式。
一般而言,在半导体外延晶片制造用的硅晶片上,为了防止自动掺杂,会在晶片的背面侧上形成作为掺杂物挥散防止用保护膜的氧化膜。此氧化膜是根据CVD(化学气相沉积)而形成,但进行此CVD时会在硅表面上产生变形。为了除去此变形,必须在通过单面研磨来对要进行气相生长外延膜的一侧的表面实行精加工成镜面时,将研磨裕度(grinding allowance)设成数微米以上。然而,这会产生因这种研磨裕度的单面研磨而使平坦度恶化的问题。
先前,已知有一种半导体晶片的制造方法,该方法根据双面研磨装置来研磨晶片,且该晶片事先根据CVD而在其中一个面上生长出氧化膜,利用上述方法制造出一种具有镜面与粗面且平坦度高的晶片,但这种方法会因研磨而使氧化膜变薄,并在氧化膜表面上发生伤痕而无法作为掺杂物挥散防止用保护膜来发挥功能。
像这样,在先前方法中,难以制造出一边保持掺杂物挥散防止用的氧化膜的品质,一边具有高平坦度的晶片。
因此,本申请发明人为了解决这种问题而经过多次深入检讨。结果了解到,根据双面研磨来对要进行气相生长外延膜的一侧的表面实行镜面研磨,并且此时在上下的研磨布是使用本发明所规定的材质及硬度,由此可一边保有氧化膜的品质一边制造出具有高平坦度的晶片,而完成了本发明。
图1是表示本发明的硅晶片制造方法的一个实例的流程图。
首先,如以下所述的方式来准备原料硅晶片,该原料硅晶片是使掺杂物挥散防止用的氧化膜生长在其中一个面上而成。此外,直到生长氧化膜为止的工序,原则上与先前技术相同。以下,将原料硅晶片上形成氧化膜的一侧的面称为背面,而将不形成氧化膜且进行镜面研磨然后形成外延膜的一侧的面称为表面。
具体而言,根据CZ法或FZ法来制造硅晶棒。然后,将所制造出来的硅晶棒切断成规定长度的块状,并为了使直径一致而施加修圆(Rounding off)加工(圆筒磨削工序)。然后,自硅晶棒切出晶片(切片加工工序:图1(a))。
继而,为了除去所切出的原料硅晶片的周边部的角而进行倒角处理(斜切加工工序:图1(b))。进而,为了消除此硅晶片表面的凹凸不平、提高平坦度、使切片时的加工变形降到最小,进行机械磨削处理(磨光加工工序:图1(c)),再根据混酸蚀刻等来除去机械磨削时在晶片的表面层上所形成的加工变形层(蚀刻工序:图1(d))。
此处,为了进一步改善晶片的平坦度,可在后述的掺杂物挥散防止用氧化膜生长工序前,例如在上述蚀刻工序后,对晶片进行双面研磨。特别是在制造直径300mm等的大直径晶片的情况下,更要求高平坦度,因此较优选是进行这种双面研磨。本申请并未特别限定此双面研磨时所用的研磨布,可使用与先前技术相同的研磨布。
继而,在原料硅晶片的背面上生长出用来防止自动掺杂的掺杂物挥散防止用的氧化膜(掺杂物挥散防止用氧化膜生长工序:图1(e))。通过生长出此掺杂物挥散防止用的氧化膜,例如在外延膜形成工序或其他热处理工序中,可强烈地抑制已高浓度掺杂于晶片中的掺杂物发生挥散而被掺入外延膜中的情况。
此处,作为此掺杂物挥散防止用的氧化膜,可形成硅氧化膜。硅氧化膜可通过常压CVD法来堆积或通过热氧化来形成热氧化膜等而轻易形成,而可便宜地制造。
又,也可利用蚀刻或机械性加工来除去此掺杂物挥散防止用的氧化膜的外周部。
继而,对在背面侧上已生长出氧化膜的原料硅晶片进行双面研磨,并将表面侧作成镜面研磨面(根据双面研磨而进行的镜面研磨工序:图1(f))。此双面研磨,例如使用如图2所示的双面研磨装置来进行。
如图2所示,此双面研磨装置10,具有在上下方向设置成对向(互相面对面)的上平台11和下平台12。在上平台11、下平台12的对向面侧上,各自贴附有研磨布21、22。上平台11、下平台12分别根据上下的平台旋转轴13、14而能够互相以相反方向旋转。
在下平台12的中心部,设有太阳齿轮15,并在下平台12的周缘部,设有环状的内齿轮16。在已贴附于下平台12上的研磨布22的上表面与已贴附于上平台11上的研磨布21的下表面之间,配置有承载器17,该承载器17具有用来保持晶片W的保持孔。并且,承载器17根据太阳齿轮15和内齿轮16的作用而进行自转和公转,由此使保持在承载器17的保持孔中的晶片W的表面和背面,在上下的研磨布21、22之间滑动而进行研磨。
本发明中,分别使用以下的研磨布来作为此双面研磨时所使用的上下的研磨布。
即,对形成有氧化膜的一侧(氧化膜表面侧),使用一种涂布胺基甲酸乙酯(urethane)树脂后经过湿式凝固与发泡而成的仿麂皮(suede)系研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒(velours)系研磨布,且这些研磨布的阿斯卡C(ASKER-C)橡胶硬度为50°以上且未满90°(更优选是50°以上且70°以下);并且,对研磨未生长氧化膜的表面的一侧(要进行镜面研磨的表面侧),使用一种胺基甲酸乙酯树脂单发泡体研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C(ASKER-C)橡胶硬度为90°以上。
并且,一边从被配置在上平台11上的复数个研磨剂供给口18供给研磨剂,一边使保持着原料硅晶片W的承载器17作自转和公转,并进而一边旋转上平台11、下平台12一边施予负载,由此来研磨原料硅晶片W。
像这样,对氧化膜表面侧,若使用一种涂布胺基甲酸乙酯树脂后经过湿式凝固与发泡而成的仿麂皮系研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C(ASKER-C)橡胶硬度为50°以上且未满90°,则可确实地抑制氧化膜的研磨,进而有效地抑制伤痕的发生。即,可确实地确保作为掺杂物挥散防止用保护膜的氧化膜的品质,该掺杂物挥散防止用保护膜是用来在后续工序的外延工序中防止自动掺杂。又,若使用一种阿斯卡C(ASKER-C)橡胶硬度为50°以上的研磨布,可确实地防止因研磨布太软而对晶片的平坦度造成不良影响的情况。
又,与上述氧化膜表面侧的研磨布组合,对进行镜面研磨的表面侧,通过使用一种胺基甲酸乙酯树脂单发泡体研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C(ASKER-C)橡胶硬度为90°以上,可得到一种表面经过镜面研磨且具有高平坦度的硅晶片。此处,对进行镜面研磨的表面侧所使用的研磨布的硬度上限,并未特别限定,而现状下能够取得一种硬度达到95°程度为止的研磨布。
此外,本申请并未特别限定所使用的研磨剂,例如可使用胶体二氧化硅(colloidal silica)、热解法二氧化硅(fumed silica)。
此时,在双面研磨工序之后,可进而使用单面研磨装置来对晶片的镜面研磨面进行研磨。
若这样进行,则可高精准度地完成晶片的镜面研磨面,而进一步改善硅晶片的平坦度。本发明中,由CVD所造成的硅表面的变形已经通过上述的双面研磨而被除去,因此该单面研磨的研磨裕度不需要太大,平坦度便不会因单面研磨而恶化。
此处,作为所使用的原料硅晶片,可使用电阻率为0.1Ω·cm以下的硅晶片。
外延工序中的自动掺杂,在使用一种以高浓度掺杂入不纯物而成的低电阻率晶片的情况下会显著发生,但在本发明中,即使是在使用这种低电阻率的硅晶片的情况下,也可制造出一种形成有掺杂物挥散防止用氧化膜的高平坦度硅晶片,该掺杂物挥散防止用氧化膜可确实地防止自动掺杂。
(实施例)
以下,表示本发明的实施例及比较例来更具体地说明本发明,但本发明并非限定于这些实施例。
(实施例1-5)
根据如图1所示的本发明的硅晶片的制造方法来制造单晶硅晶片,然后评价氧化膜表面的伤痕的发生率。
首先,根据CZ法拉起单晶硅晶棒并进行切片,来准备600片直径300mm,结晶方位<100>,导电型P型的原料单晶硅晶片。对这些晶片的边缘部进行倒角、磨光,并为了除去因磨光而残留的变形而进行蚀刻。然后,为了使晶片更加高度平坦化而对双面进行镜面研磨,并为了减少来自边缘部的微粒(particle)而进行镜面倒角。
继而,根据CVD在原料单晶硅晶片的背面上生长4000埃
Figure BDA0000378239160000081
的氧化膜,并根据蚀刻来除去边缘部的氧化膜。
然后,使用如图2所示的双面研磨装置,将原料单晶硅晶片以氧化膜表面侧朝下的方式来保持,并进行双面研磨。此处,作为研磨布,对进行镜面研磨的一侧,即研磨未生长氧化膜的表面的一侧(上侧),使用阿斯卡C(ASKER-C)橡胶硬度90°的胺基甲酸乙酯树脂单发泡体研磨布,而对氧化膜表面侧(下侧),使用阿斯卡C(ASKER-C)橡胶硬度分别为85°(实施例1)、80°(实施例2)、70°(实施例3)、65°(实施例4)、50°(实施例5)的仿麂皮系研磨布。此双面研磨分别对100片上述原料单晶硅晶片进行。
以下,表示双面研磨条件。此外,研磨裕度是对于要进行镜面研磨的一侧的单晶硅表面的值,为了除去在根据CVD而实行的氧化膜形成工序中产生于单晶硅表面上的变形而将研磨裕度设成4μm。又,在以下的研磨条件下,事前确认到在任一实施例的情况中,单晶硅表面的研磨速率均为0.1μm/分钟,而将研磨时间设成40分钟。
原料晶片:P型,结晶方位<100>,直径300mm。
上侧研磨布:胺基甲酸乙酯树脂单发泡体,阿斯卡C(ASKER-C)橡胶硬度90°。
下侧研磨布:仿麂皮系研磨布,阿斯卡C(ASKER-C)橡胶硬度85°~50°。
研磨剂:胶体二氧化硅。
研磨负载:100g/cm2
研磨时间:40分钟。
研磨裕度:4μm。
在此双面研磨后,进一步使用单面研磨装置以研磨裕度1μm来对单晶硅晶片的镜面研磨面进行成精加工研磨。
然后,在荧光灯下根据目视来检查伤痕的有无,由此评价此单晶硅晶片的氧化膜上的伤痕发生率。
将结果表示于图3。此处,图3中的伤痕发生率的值,是表示将后述的比较例1的伤痕发生率设成1的情况下的数值。如图3所示,研磨布的硬度与伤痕发生率相关,研磨布的硬度越低则伤痕越少。并且,与比较例1的结果相比,伤痕受到大幅抑制,特别在阿斯卡C(ASKER-C)橡胶硬度为70°以下的情况下,伤痕减低到比较例1的1/10以下。
又,对氧化膜厚的减少量进行评价后,发现到在任一实施例的情况中该减少量均为30nm程度,氧化膜几乎未受到研磨。
像这样,可确认到本发明的硅晶片的制造方法抑制了氧化膜的伤痕及研磨量,而能够保持作为掺杂物挥散防止用保护膜的品质。
(实施例6)
除了将要进行镜面研磨的一侧(上侧)的研磨布的阿斯卡C(ASKER-C)橡胶硬度设成95°以外,在与实施例3相同的条件下(下侧的研磨布的阿斯卡C(ASKER-C)橡胶硬度是70°),制造300片单晶硅晶片,然后评价这些晶片的平坦度。
此外,作为平坦度,是使用ADE公司制的AFS装置来测量最大局部平整度值(SFQR(MAX)),并在部位尺寸(site size)26mm×8mm之下,将外周2mm除外后所得的值。
将该结果与在实施例3中所得到的值一起表示于图4。如图4所示,最大局部平整度值(SFQR(MAX))的平均值,在阿斯卡C(ASKER-C)橡胶硬度为90°的情况下(实施例3)是50nm,而在阿斯卡C(ASKER-C)橡胶硬度为95°的情况下(实施例6)是45nm,皆为高度平坦的状况,与后述的比较例2、3的结果相比,获得大幅改善。
像这样,可确认到本发明的硅晶片的制造方法能够制造出具有高平坦度的硅晶片。
(比较例1)
除了将使用于氧化膜表面侧的仿麂皮系研磨布的阿斯卡C(ASKER-C)橡胶硬度设成90°以外,在与实施例1相同的条件下制造单晶硅晶片,然后与实施例1同样进行评价。
将该结果表示于图3。如图3所示,与任一实施例相比,伤痕发生率皆大幅恶化。
(比较例2)
除了将要进行镜面研磨的一侧(上侧)的研磨布的阿斯卡C(ASKER-C)橡胶硬度设成60°、70°、80°、85°以外,在与实施例6相同的条件下制造300片单晶硅晶片,然后评价这些晶片的平坦度。
将该结果表示于图4。如图4所示,与实施例6的结果相比,最大局部平整度值(SFQR(MAX))的平均值大幅恶化。
从该结果可确认到,用于进行镜面研磨的一侧的研磨布的阿斯卡C(ASKER-C)橡胶硬度需要在90°以上。
(比较例3)
在与实施例相同的条件下,进行直到根据CVD而在单晶硅晶片的背面形成氧化膜以及除去边缘部的氧化膜为止的工序,然后,不进行本发明的双面研磨,而使用单面研磨装置来对单晶硅晶片上未生长氧化膜且要作镜面研磨的一侧的表面进行镜面研磨,然后与实施例6同样进行评价。此外,为了除去在根据CVD而实行的氧化膜形成工序中于单晶硅表面上所产生的变形,将研磨裕度设成5μm。
此处将研磨条件表示如下。
原料晶片:P型,结晶方位<100>,直径300mm。
研磨头:真空吸附式。
研磨布:胺基甲酸乙酯树脂单发泡体,阿斯卡C(ASKER-C)橡胶硬度90°。
研磨剂:胶体二氧化硅。
研磨负载:250g/cm2
研磨时间:6分钟。
研磨裕度:5μm。
结果,最大局部平整度值(SFQR(MAX))的平均值是100nm,与实施例6相比是恶化的。
像这样,若对于单晶硅晶片的镜面研磨,使用单面研磨装置,并以如上述的研磨裕度(为了除去在根据CVD而实行的氧化膜形成工序中于单晶硅表面上所产生的变形而需要的研磨裕度)来进行研磨,则平坦度会恶化,而无法制造所需要的高平坦度硅晶片。
此外,本发明并不限定于上述实施方式。上述实施方式仅为例示,任何具有与本发明的申请专利范围所记载的技术思想在实质上相同的构成,且发挥同样作用效果的技术,也包含在本发明的技术范围中。

Claims (4)

1.一种硅晶片的制造方法,其是在根据化学气相生长法于原料硅晶片的一个面上生长出氧化膜后,研磨未生长出该氧化膜的一侧的前述原料硅晶片的表面,而制造出具有镜面研磨面与氧化膜面的硅晶片,其特征在于,其具有:
对前述原料硅晶片进行双面研磨的工序,该进行双面研磨的工序是在生长出前述氧化膜后,以下述的研磨布进行研磨:
对前述氧化膜表面侧,使用一种在涂布胺基甲酸乙酯树脂后经过湿式凝固与发泡而成的仿麂皮系研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C橡胶硬度为50°以上且未满90°;而对研磨前述未生长出前述氧化膜的表面的一侧,使用胺基甲酸乙酯树脂单发泡体研磨布、或是将不织布含浸于胺基甲酸乙酯树脂中而成的丝绒系研磨布,且这些研磨布的阿斯卡C橡胶硬度为90°以上。
2.如权利要求1所述的硅晶片的制造方法,其中,在前述进行双面研磨的工序之后,使用单面研磨装置来研磨前述镜面研磨面。
3.如权利要求1或2所述的硅晶片的制造方法,其中,作为前述原料硅晶片,使用电阻率为0.1Ω·cm以下的硅晶片。
4.如权利要求1至3中的任一项所述的硅晶片的制造方法,其中,前述氧化膜表面侧的研磨布的阿斯卡C橡胶硬度为50°以上且70°以下。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102013204839A1 (de) * 2013-03-19 2014-09-25 Siltronic Ag Verfahren zum Polieren einer Scheibe aus Halbleitermaterial
JP6232754B2 (ja) * 2013-06-04 2017-11-22 株式会社Sumco 貼合せsoiウェーハの製造方法
JP5967040B2 (ja) * 2013-09-11 2016-08-10 信越半導体株式会社 鏡面研磨ウェーハの製造方法
JP6244962B2 (ja) * 2014-02-17 2017-12-13 株式会社Sumco 半導体ウェーハの製造方法
MY186276A (en) * 2015-05-13 2021-07-02 Shinetsu Chemical Co Method for producing substrates
DE102018202059A1 (de) * 2018-02-09 2019-08-14 Siltronic Ag Verfahren zum Polieren einer Halbleiterscheibe
US11145556B2 (en) * 2019-11-21 2021-10-12 Carl Zeiss Smt Gmbh Method and device for inspection of semiconductor samples
CN115446726A (zh) * 2022-08-03 2022-12-09 天津中环领先材料技术有限公司 一种提高硅片平整度的抛光方法
TWI832570B (zh) * 2022-11-21 2024-02-11 力晶積成電子製造股份有限公司 減少化學機械研磨中微刮痕缺陷的半導體製程

Citations (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5643405A (en) * 1995-07-31 1997-07-01 Motorola, Inc. Method for polishing a semiconductor substrate
US5914053A (en) * 1995-11-27 1999-06-22 Shin-Etsu Handotai Co., Ltd. Apparatus and method for double-sided polishing semiconductor wafers
JP2000150433A (ja) * 1998-11-09 2000-05-30 Sumitomo Metal Ind Ltd 半導体シリコンウェーハの製造方法
US20020098438A1 (en) * 2000-11-15 2002-07-25 Junichiro Hashizume Image-forming apparatus and image-forming method
CN1437762A (zh) * 2000-04-24 2003-08-20 三菱住友硅晶株式会社 半导体晶片的制造方法
US20030181141A1 (en) * 2000-05-31 2003-09-25 Toru Taniguchi Method of polishing semiconductor wafers by using double-sided polisher
JP2004356336A (ja) * 2003-05-28 2004-12-16 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの両面研磨方法
CN101091237A (zh) * 2004-12-28 2007-12-19 信越半导体股份有限公司 磊晶晶片的制造方法及磊晶晶片
CN101106082A (zh) * 2006-07-13 2008-01-16 硅电子股份公司 用于同时双面磨削多个半导体晶片的方法和平面度优异的半导体晶片
CN101140868A (zh) * 2006-09-06 2008-03-12 胜高股份有限公司 外延晶片及其制造方法
US20100099337A1 (en) * 2008-10-22 2010-04-22 Siltronic Ag Device For The Double-Sided Processing Of Flat Workpieces and Method For The Simultaneous Double-Sided Material Removal Processing Of A Plurality Of Semiconductor Wafers
US20110195638A1 (en) * 2008-10-17 2011-08-11 Kenichi Sasaki Method for producing glass substrate and method for producing magnetic recording medium

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5564965A (en) 1993-12-14 1996-10-15 Shin-Etsu Handotai Co., Ltd. Polishing member and wafer polishing apparatus
JP3473654B2 (ja) * 1996-01-23 2003-12-08 信越半導体株式会社 半導体鏡面ウェーハの製造方法
JP3329288B2 (ja) 1998-11-26 2002-09-30 信越半導体株式会社 半導体ウエーハおよびその製造方法
JP2001113459A (ja) * 1999-10-14 2001-04-24 Toshiba Ceramics Co Ltd 保護膜付半導体基板の研磨方法
JP2001232561A (ja) * 1999-12-16 2001-08-28 Mitsubishi Materials Silicon Corp 両面研磨装置を用いた半導体ウェーハの研磨方法
KR100845481B1 (ko) 2001-11-13 2008-07-10 도요 고무 고교 가부시키가이샤 연마 패드 및 그 제조 방법
TWI222390B (en) * 2001-11-13 2004-10-21 Toyo Boseki Polishing pad and its production method
KR100835006B1 (ko) * 2001-12-27 2008-06-04 엘지디스플레이 주식회사 터치패널 일체형 액정패널의 출하용 매거진
JP2005005315A (ja) * 2003-06-09 2005-01-06 Shin Etsu Handotai Co Ltd ウエーハの研磨方法
JP4748968B2 (ja) 2004-10-27 2011-08-17 信越半導体株式会社 半導体ウエーハの製造方法
JP5663296B2 (ja) * 2010-06-04 2015-02-04 京セラドキュメントソリューションズ株式会社 画像形成装置
JP5896665B2 (ja) * 2011-09-20 2016-03-30 キヤノン株式会社 電気機械変換装置の製造方法

Patent Citations (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5643405A (en) * 1995-07-31 1997-07-01 Motorola, Inc. Method for polishing a semiconductor substrate
US5914053A (en) * 1995-11-27 1999-06-22 Shin-Etsu Handotai Co., Ltd. Apparatus and method for double-sided polishing semiconductor wafers
JP2000150433A (ja) * 1998-11-09 2000-05-30 Sumitomo Metal Ind Ltd 半導体シリコンウェーハの製造方法
CN1437762A (zh) * 2000-04-24 2003-08-20 三菱住友硅晶株式会社 半导体晶片的制造方法
US20030181141A1 (en) * 2000-05-31 2003-09-25 Toru Taniguchi Method of polishing semiconductor wafers by using double-sided polisher
US20020098438A1 (en) * 2000-11-15 2002-07-25 Junichiro Hashizume Image-forming apparatus and image-forming method
JP2004356336A (ja) * 2003-05-28 2004-12-16 Sumitomo Mitsubishi Silicon Corp 半導体ウェーハの両面研磨方法
CN101091237A (zh) * 2004-12-28 2007-12-19 信越半导体股份有限公司 磊晶晶片的制造方法及磊晶晶片
CN101106082A (zh) * 2006-07-13 2008-01-16 硅电子股份公司 用于同时双面磨削多个半导体晶片的方法和平面度优异的半导体晶片
CN101140868A (zh) * 2006-09-06 2008-03-12 胜高股份有限公司 外延晶片及其制造方法
US20110195638A1 (en) * 2008-10-17 2011-08-11 Kenichi Sasaki Method for producing glass substrate and method for producing magnetic recording medium
US20100099337A1 (en) * 2008-10-22 2010-04-22 Siltronic Ag Device For The Double-Sided Processing Of Flat Workpieces and Method For The Simultaneous Double-Sided Material Removal Processing Of A Plurality Of Semiconductor Wafers
CN101722447A (zh) * 2008-10-22 2010-06-09 硅电子股份公司 用于扁平工件的双面处理的装置和用于多个半导体晶片的同时双面材料去除处理的方法

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Publication number Publication date
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US9425056B2 (en) 2016-08-23
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DE112012000788B4 (de) 2024-05-23
KR20140034151A (ko) 2014-03-19
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