CN103383964B - 用于FinFET的结构 - Google Patents

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Abstract

本发明涉及用于FinFET的结构。其中，一种SRAM阵列由多个FinFET形成，这些FinFET由鳍线形成。每个鳍线形成于衬底中，其中鳍线的底部部分由隔离区域包围，并且鳍线的上部分在隔离区域的顶表面上方突出。从SRAM阵列的第一横截面图观看，每个鳍线为矩形形状。从SRAM阵列的第二横截面图观看，每个鳍线的端子为锥形形状。

Description

用于FinFET的结构
技术领域
本发明涉及半导体领域，更具体地，涉及用于FinFET的结构。
背景技术
由于多种电子部件(例如晶体管、二极管、电阻器、电容器等)的集成密度连续提高，半导体产业经历了迅速成长。对于大部分而言，这种集成密度的提高源于最小特征尺寸的不断减少，这允许更多部件集成到给定的区域中。然而，更小特征尺寸可能导致更多漏电流。由于对甚至更小电子器件的需求近来已经增长，所以对减少半导体器件的漏电流的需求也在增长。
在互补金属氧化物半导体(CMOS)场效应晶体管(FET)中，有源区域包括漏极、源极、连接在漏极与源极之间的沟道区域和位于沟道顶部的栅极，用于控制沟道区域的导通和截止状态。当栅极电压大于阈值电压时，在漏极与源极之间建立传导沟道。因而，使电子或者空穴在漏极与源极之间移动。另一方面，当栅极电压小于阈值电压时，理想地截止沟道，并在漏极与源极之间没有流动的电子或者空穴。然而，随着半导体器件持续缩小，由于短沟道泄漏效应，栅极不能完全控制沟道区域(尤其是沟道区域中远离栅极的部分)。因而，在半导体器件缩放成深度亚-30纳米尺度之后，常规平面晶体管的对应短栅极长度可能导致栅极不能充分截断沟道区域。
随着半导体技术的发展，出现了鳍式场效应晶体管作为进一步减少半导体器件漏电流的有效替代。在FinFET中，包含漏极、沟道区域和源级的有源区域从设置有FinFET的半导体衬底的表面突起。从截面图上看，FinFET的有源区域(诸如，鳍)为矩形。此外，FinFET的栅极结构将有源区域沿三侧包围起来，形成如倒立的“U”。因此，沟道对栅极结构的控制更强。减少了传统的平面晶体管的短沟道泄漏影响。同样，当FinFET关断时，栅极结构可以更好的控制沟道，以便减少漏电流。
发明内容
为解决上述问题，本发明提供了一种装置，包括：隔离区域，形成在衬底中；鳍线，形成在衬底中，其中：鳍线被第一栅电极结构包围，以形成第一晶体管；并且鳍线的末端为锥形形状，鳍线包括：沟道，连接在第一晶体管的第一漏极/源极区域与第二漏极/源极区域之间；以及第二栅电极，包围鳍线，以形成伪晶体管。
其中：鳍线的末端嵌入在第二栅电极中。
其中：鳍线的末端延伸到第二栅电极外以形成浮置节点，并且第二栅电极被配置成使得：在鳍线和第二栅电极形成n型晶体管时，第二栅电极连接至地；以及在鳍线和第二栅电极形成p型晶体管时，第二栅电极连接到高电压。
其中：第一漏极/源极区域、第二漏极/源极区域和沟道形成p型FinFET；以及第一漏极/源极区域和第二漏极/源极区域的外延生长材料选自由SiGe、SiGeC、Ge、Si、III-V化合物半导体材料以及它们的任何组合所组成的组中。
其中：第一漏极/源极区域、第二漏极/源极区域和沟道形成n型FinFET；以及其中，第一漏极/源极区域和第二漏极/源极区域的外延生长材料选自由SiP、SiC、SiPC、Si、III-V化合物半导体材料以及它们的任何组合所组成的组中。
其中，隔离区域是浅沟槽隔离结构。
其中：在鳍线的第一横截面中，鳍线具有大于86度的底部内角。
其中：在鳍线的第二横截面中，鳍线的末端具有小于83度的底部内角。
此外，还提供了一种***，包括：第一连续鳍线，被第一存储器单元的第一传输门晶体管和第一下拉晶体管以及第二存储器单元的第三传输门晶体管和第三下拉晶体管共享；第二连续鳍线，被第一存储器单元的第二传输门晶体管和第二下拉晶体管以及第二存储器单元的第四传输门晶体管和第四下拉晶体管共享；多条不连续鳍线，用于第一存储器单元和第二存储器单元的上拉晶体管，以及其中：不连续鳍线被第一栅电极结构包围以形成上拉晶体管；并且不连续鳍线的末端为锥形形状；以及第二栅电极，包围不连续鳍线，以形成伪晶体管。
其中：不连续鳍线的第一端连接至一电压；以及不连续鳍线的第二端嵌入在第二栅电极中。
其中：在鳍线的第一横截面中，鳍线具有大于86度的底部内角；以及在鳍线的第二横截面中，鳍线的第一端和第二端具有小于83度的底部内角。
其中：第一横截面包括第一深度；以及第二横截面包括第二深度，其中，第一深度是第二深度的1.3倍。
其中：第一横截面包括第一深度和第二深度；以及第二横截面包括第三深度。
其中：第二深度是第一深度的2倍；以及第二深度是第三深度的1.3倍。
此外，还提供了一种存储器单元，包括：第一反相器，包括：第一p型晶体管(PU)，具有两级鳍结构；以及第一n型晶体管(PD)，具有两级鳍结构，第一PU与第一PD串联连接；第二反相器，交叉连接至第一反相器，包括：第二PU，具有两级鳍结构；以及第二PD，具有两级鳍结构，第二PU与第二PD串联连接；第一传输门晶体管，具有两级鳍结构，其中，第一传输门晶体管连接在第一反相器与第一位线之间；第二传输门晶体管，具有两级鳍结构，其中，第二传输门晶体管连接在第二反相器与第二位线之间；第一伪器件，连接至第一反相器；以及第二伪器件，连接至第二反相器。
其中：第一传输门晶体管形成在第一连续鳍线上；第一PD形成在第一连续鳍线上；第一PU形成在第一不连续鳍线上；第二PU形成在第二不连续鳍线上；第二传输门晶体管形成在第二连续鳍线上；以及第二PD形成在第二连续鳍线上。
其中：不连续鳍线被第一栅电极结构包围，以形成PU晶体管；以及不连续鳍线的末端具有锥形形状；以及第二栅电极，包围不连续鳍线，以形成伪晶体管。
其中：伪晶体管的源极和伪晶体管的栅极连接在一起。
其中：锥形形状具有大于86度的底部内角；以及在不连续鳍线的横截面中，不连续鳍线具有小于83度的底部内角。
其中：伪晶体管的源极和伪晶体管的栅极通过对接接触件连接在一起。
附图说明
为了更全面地理解本公开的实施例及其优点，现结合附图进行以下描述作为参考，其中：
图1示出了根据一个实施例的具有多个FinFET晶体管的半导体器件的布局图；
图2示出了图1的半导体器件沿着图1中所示虚线A-A’的横截面图；
图3示出了图1的半导体器件沿着图1中所示虚线B-B’的横截面图；
图4示出了根据一个实施例的FinFET晶体管阵列的布局图；
图5示出了根据另一实施例的FinFET晶体管阵列的布局图；
图6示出了图5的半导体器件沿着图5中的线C-C’的横截面图；
图7示出了根据一个实施例的六晶体管(6T)SRAM单元的电路图；
图8示出了根据一个实施例的两个相邻SRAM单元的布局图；
图9进一步示出了SRAM单元沿着图8中所示虚线D-D’的横截面图；
图10示出了SRAM单元沿着图8中所示虚线E-E’的横截面图；
图11示出了根据另一实施例的SRAM单元沿着图8中所示虚线D-D’的横截面图；
图12示出了SRAM单元沿着图8中所示虚线E-E’的横截面图；
图13示出了根据一个实施例的单端口SRAM位单元的电路图；
图14示出了图13中所示SRAM单元的等效电路；
图15示出了根据一个实施例的具有一列和两行的SRAM阵列的电路图；
图16示出了图13中所示SRAM单元的布局图；
图17示出了根据一个实施例的两行和两列SRAM阵列的布局图；
图18示出了SRAM单元沿着图17中所示虚线F-F’的横截面图；
图19示出了根据另一实施例的图13中所示SRAM单元的布局图；
图20示出了根据另一实施例的具有两行和两列的SRAM阵列的布局图；
图21示出了根据一个实施例的SRAM单元的布局图；
图22示出了根据另一实施例的SRAM单元的布局图；以及
图23示出了根据又一实施例的SRAM单元的布局图。
除非另有所指，不同附图中的对应数字和标记均表示对应的部件。附图的绘制仅用于清楚地示出个实施例的相关方面而不必按比例绘制。
具体实施方式
下面将详细描述本发明的实施例的应用。然而，应理解，本公开提供的可实施的创新概念可以以各种特定方式实现。本文所讨论的特定实施例仅是以特定方式示出来应用本公开的实施例，而并不旨在显示本公开的范围。
下文将在鳍场效应晶体管(FinFET)(该FinFET的端部具有锥形形状)这一具体背景中参照实施例描述本公开内容。然而，本公开内容的实施例也可以应用于多种半导体器件。下文将参照附图具体描述各实施例。
图1示出了根据一个实施例的具有多个FinFET晶体管的半导体器件的布局图。半导体器件100包括两个部分。第一部分102可以形成于n阱之上。第二部分104形成于p阱之上。如本领域普通技术人员将容易理解的那样，鳍晶体管的漏极/源极区域一般被掺杂的掺杂物类型与形成有漏极/源极区域的阱的掺杂物类型相反。例如，当形成有有源区域的阱为n型阱时，鳍晶体管的漏极/源极区域通常是p型掺杂的。
如图1中所示，半导体器件100可以包括从左到右越过第一部分102和第二部分104平行延伸的四个栅极区域。半导体器件100可以包括六个有源区域。具体而言，第一部分102包括三个有源区域。根据一个实施例，第一部分102的有源区域是在半导体衬底的表面之上突出的鳍形结构(未示出，但是在图2中示出)。如图1中所示，平行形成有源区域。类似地，第二部分104包括三个有源区域。根据一个实施例，第二部分104的有源区域是在半导体衬底的表面上方突出的鳍形结构。如图1中所示，栅极区域和有源区域相互正交。晶体管形成于栅极区域和有源区域的交点处。
半导体器件100可以进一步包括形成于栅极区域上方的各种接触(比如栅极接触122和栅极接触124)。图1中所示包括栅极接触的接触可以用来连接半导体器件100的不同有源区域。根据一个实施例，接触可以包括任何可接受的传导材料(比如掺杂半导体或者金属，如铜、钛、钨、铝等)。
图2示出了图1的半导体器件沿着图1中所示虚线A-A’的横截面图。如图2中所示，可以有形成于衬底202上方的六个FinFET。衬底202可以是硅衬底。备选地，衬底202可以包括其它半导体材料(比如锗)、化合物半导体材料(比如碳化硅、砷化锗、砷化铟、磷化铟等)。根据一个实施例，衬底202可以是晶状结构。根据另一实施例，衬底202可以是绝缘体上硅(SOI)衬底。
n阱区域212和p阱区域214形成于衬底202中。重新参照图1，半导体器件100的第一部分102形成于n阱区域212上方。类似地，半导体器件100的第二部分104形成于p阱区域214上方。三个鳍结构242形成于n阱212上方。如图2中所示，每个鳍结构从n阱212的表面向上突出。鳍结构从横截面图来看在形状上为矩形。此外，栅电极232如同倒立的U一样沿三侧包围每个鳍结构。应当注意，存在形成于鳍结构与栅电极之间的栅极介电层。应当进一步注意，尽管图2示出了鳍结构在形状上为矩形，但是鳍结构的侧壁可以不是垂直线。鳍结构可以是梯形形状。根据一个实施例，梯形形状的底部内角大于86度。
类似地，三个鳍结构244形成于p阱214上方。如图2中所示，每个鳍结构从p阱214的表面向上突出。鳍结构从横截面图来看在形状上为矩形。此外，栅电极234如同倒立的U一样沿三侧包围每个鳍结构。此外，可以进一步存在形成于栅电极234上方的栅极接触124。
如图2中所示，鳍结构(例如鳍结构242和244)部分地由隔离区域222包围。更具体地，鳍结构的底部部分(例如，鳍结构242的底部部分)嵌入于隔离区域222中。根据一个实施例，通过使用浅沟槽隔离(STI)结构来实施隔离区域222。
可以通过使用包括光刻和蚀刻工艺的适当技术来制作STI结构(例如，隔离区域222)。具体而言，光刻和蚀刻工艺可以包括在衬底202上方沉积常用掩模材料(比如光阻剂)、将掩模材料向图案露出、根据图案蚀刻衬底202。以这一方式，因而可以形成多个开口。然后向开口填充介电材料以形成STI结构(例如，隔离区域222)。然后进行化学机械抛光(CMP)工艺，以去除介电材料的过量部分，并且剩余部分为隔离区域。
图3示出了图1的半导体器件沿着图1中的线B-B’的横截面图。在图3中，栅极结构312和314形成于鳍线306之上。栅极结构312和314可以各自包括栅极电介质、栅电极和电介质侧壁间隔物。可以通过在衬底202上依次沉积介电层和电极层并且将这些层蚀刻进入图案化的栅极电介质和栅电极，来形成栅极电介质和栅电极。然后可以保形地沉积和蚀刻介电层以形成电介质侧壁间隔物。本领域技术人员将容易理解，可接受的材料和工艺用于形成这些部件。
图3进一步示出了部分形成于鳍线306上方的其它两个栅极结构316和318。换言之，鳍线306的端子分别嵌入于栅极结构316和318中。重新参照图1，鳍线的末端从四侧由栅极区域包围。如图1所示，鳍线的末端嵌入于栅极区域中。横截面示出了嵌入的鳍线的端子具有锥形形状。更具体地，从图3的横截面图来看，锥形形状的底部内角少于83度。
在图3中，形成漏极/源极区域322。可以通过在鳍306的漏极/源极区域中蚀刻开口并且外延生长漏极/源极区域322来形成漏极/源极区域322。漏极/源极区域322可以例如包括用于p型晶体管的锗化硅(SiGe)或者用于n型晶体管的碳化硅(SiC)，但是可以使用其它材料。
根据一个实施例，当FinFET为p型晶体管时，漏极/源极区域322的外延生长材料选自于SiGe、SiGeC、Ge、Si、III-V化合物半导体材料及其任何组合组成的组中。另一方面，当FinFET为n型晶体管时，漏极/源极区域322的外延生长材料选自于SiP、SiC、SiPC、Si、III-V化合物半导体材料及其任何组合组成的组中。
可以在外延生长之后适当掺杂或者可以在生长期间原位掺杂漏极/源极区域322。在形成漏极/源极区域322之后，附加侧壁间隔物可以形成于栅极结构(例如，栅极结构312)的侧壁上。可以通过在衬底202上方保形地沉积介电层并且进行蚀刻来形成间隔物。
半导体器件可以进一步包括形成于衬底202和鳍306上方的层间介电层(未示出)。比如通过化学机械抛光(CMP)将层间介电层平坦化至栅极结构的顶表面。蚀刻接触开口，并且传导材料沉积于接触开口中和层间介电层上方。
比如通过化学机械抛光(CMP)将传导材料平坦化至层间介电层的顶表面，从而留下接触开口中的传导材料以形成接触(CO)332。蚀刻和沉积可以分别是任何可接受的蚀刻和沉积工艺。
接触332可以包括任何可接受的传导材料(比如掺杂半导体或者金属，比如铜、钛、钨、铝等)。另外，阻挡层(未示出)可以形成于传导材料与层间介电层之间，并且蚀刻停止层(未示出)可以在层间介电层下方形成于衬底202上方。本领域普通技术人员将容易理解，用于形成这些部件的适当工艺和材料。
具有锥形鳍端子的有利特征在于锥形鳍端子帮助减少在鳍末端与伪栅电极(例如，栅极316和318)之间的电场。因而，FinFET具有均匀特性。这样的均匀特性帮助提高FinFET的速度和功能。
图4示出了根据一个实施例的FinFET晶体管阵列的布局图。FinFET晶体管阵列400包括两个晶体管单元(即，晶体管单元402和晶体管单元404)。图4的每个晶体管单元类似于图1中所示半导体器件100，因此这里未进一步具体加以讨论。应当注意，图4中的鳍线在相邻晶体管单元之间不连续。为了进一步提高在不同FinFET晶体管之间的隔离，鳍线未向相邻晶体管单元中延伸。取而代之，鳍线停止于伪栅极(例如，伪栅极412、414、416和418)。
应当进一步注意，伪栅极(例如，伪栅极412、414、416和418)可以在鳍线形成p阱上的n型晶体管时连接到地线。另一方面，伪栅极可以在鳍线形成n阱上的p型晶体管时连接到高电压电势。
图5示出了根据另一实施例的FinFET晶体管阵列的布局图。FinFET晶体管阵列包括两个晶体管单元(即，晶体管单元502和晶体管单元504)。图5的每个晶体管单元除了每个晶体管单元的鳍线的末端未嵌入于伪栅极中之外类似于图4中所示晶体管单元。取而代之，鳍线在栅极区域以外延伸并且形成浮置节点。与图1中所示鳍线相比，图5中所示鳍线结构帮助防止栅极电介质击穿问题。因而，提高FinFET的可靠性。
图6示出了图5的半导体器件沿着图5中的线C-C’的横截面图。图6的横截面图除了每个晶体管单元的鳍线的端子未嵌入于伪栅极中之外类似于图3中所示横截面图。如图6中所示，鳍线的端子(例如，端子612、614和616)为锥形状。此外，栅极结构(例如，栅极结构622、624、626和628)未形成于鳍线的侧壁上。取而代之，栅极结构形成于鳍线的顶表面上方。
图7示出了根据一个实施例的六晶体管(6T)SRAM单元的电路图。SRAM单元700包括由上拉p型金属氧化物半导体(PMOS)晶体管PU1和下拉n型金属氧化物半导体(NMOS)晶体管PD1形成的第一反相器。SRAM单元700进一步包括由上拉PMOS晶体管PU2和下拉NMOS晶体管PD2形成的第二反相器。另外，第一反相器和第二反相器连接于电压总线VCC与接地电势VSS之间。
如图7中所示，第一反相器和第二反相器交叉连接。也就是说，第一反相器的输入与第二反相器的输出连接。类似地，第二反相器的输入与第一反相器的输出连接。第一反相器的输出称为存储节点SN。类似地，第二反相器的输出称为存储节点SNB。在正常操作模式中，存储节点SN处于与存储节点SNB相反的逻辑状态中。通过运用两个交叉连接的反相器，SRAM单元700可以使用锁存结构来保持数据，从而存储的数据在未应用刷新周期时不会丢失。
在使用6TSRAM单元的SRAM阵列(未示出)中，在行和列中布置单元。SRAM阵列的列由位线对(即第一位线BL和第二位线BLB)形成。此外，SRAM阵列的单元设置于相应位线对之间。如图7中所示，SRAM单元700放置于位线BL与位线BLB之间。
如图7中所示，SRAM单元700进一步包括连接于位线BL与第一反相器的输出之间的第一传输门(pass-gate)晶体管PG1。SRAM单元700进一步包括连接于位线BLB与第二反相器的输出之间的第二传输门晶体管PG2。第一传输门晶体管PG1和第二传输门晶体管PG2的栅极连接到字线(WL)。
如图7的电路图中所示，晶体管PU1、PU2为p型晶体管。晶体管PU1和PU2可以由多种p型晶体管(比如平面p型场效应晶体管(PFET)、p型鳍场效应晶体管(FinFET)等)实施。晶体管PD1、PD2、PG1和PG2为n型晶体管。晶体管PD1、PD2、PG1和PG2可以由多种n型晶体管(比如平面n型场效应晶体管(NFET)、n型FinFET等)实施。
在操作中，如果传输门晶体管PG1和PG不工作，则SRAM单元700会不确定地保持存储节点SN和SNB处的互补值。会这样，是因为一对互连反相器的每个反相器均驱动另一个的输入，从而保持存储节点的电压。此状态可以保持稳定，直到SRAM下电，或者执行写周期，改变存储节点处的存储数据。
在写(WRITE)操作期间，根据将被写入SRAM单元700的新数据来将位线BL和BLB设置为相反的逻辑值。例如，在SRAM写操作中，SRAM单元700的数据锁存中存储的逻辑状态“1”可以通过将BL设置为“0”以及将BLB设置为“1”来进行重置。响应于行解码器(未示出)的二位码，确定(assert)连接至SRAM单元700的传输门晶体管的字线，以便选择数据锁存以进入到写操作。
在选择SRAM单元700后，第一传输门晶体管PG1和第二传输门晶体管PG2均导通。因此，存储节点SN和SNB分别连接至BL和BLB。此外，数据锁存的存储节点SN由BL放电至“0”，而数据锁存的另一存储节点由BLB充电至“1”。因此，新的数据逻辑“0”被锁存至SRAM单元700。
在读(READ)操作中，SRAM单元700的BL和BLB均预充电至约等于内存组(其中设置有SRAM单元700)的工作电压的电压。响应于行编码器的二位码，确定(assert)连接至SRAM单元700的第一传输门PG1和第二传输门PG2的字线，以便选择数据锁存以进入到读操作。
在读操作期间，通过导通的传输门晶体管PG1和PG2，连接至存储逻辑“0”的存储节点的一条位线被放电至更低的电压。同时，由于在另一条位线和存储逻辑“1”的存储节点之间没有放电路径，故另一条位线保持在预充电的电压。由感测放大器(未示出)检测BL和BLB之间的差分电压(大约50到100mV的范围)。此外，感测放大器放大差分电压并且经由数据缓冲器来上报存储单元的逻辑状态。
图8示出了根据一个实施例的两个相邻SRAM单元的布局图。如本领域技术人员所知，当单元(例如，SRAM单元802和804)被布置在一起以形成阵列时，可以翻转或者旋转单元布局以实现更高的包装密度。经常通过在单元边界或者轴上方翻转单元并且与原有单元相邻放置翻转的单元，可以组合共同节点和连接，以增加包装密度。
图8的底部部分示出了根据一个实施例的图7中所示SRAM单元的布局图。如图8中所示，可以有四个活跃区域，每个活跃区域由鳍线形成。活跃区域越过SRAM单元802的宽度在图8中所示y方向上平行延伸。图8的底部部分进一步示出了四个栅极区域。栅极区域沿着SRAM单元802的长度在图8中所示x方向上平行延伸。此外，鳍线在布局图中与栅极区域正交。晶体管形成于鳍线和栅极区域的交叉点处。如图8中所示，SRAM单元的六个晶体管形成于不同交叉点处。例如，第一传输门晶体管PG1形成于第一鳍线与标注为PG1的栅极区域之间的交叉点处。
与SRAM单元802相交的两个垂直虚线指示在衬底中的p型阱与衬底中的n型阱之间的边界(其中形成有相应的鳍晶体管)。如本领域普通技术人员将容易理解的那样，鳍晶体管的漏极/源极区域一般被掺杂与其中形成有漏极/源极区域的阱的掺杂物类型相反的掺杂物类型。例如，当其中形成有有源区域的阱为n型阱时，通常p型掺杂鳍晶体管的源极/漏极区域。
如图8中所示，PG1和PD1的有源区域形成于p型阱中。因而，这些晶体管为n型晶体管。晶体管PU1和PU2的有源区域形成于n型阱中。因而，这些晶体管为p型晶体管。晶体管PD2和PG2的有源区域形成于p型阱中。类似地，这些晶体管为n型晶体管。
如图8中所示，单个栅极区域用作晶体管PD1和PU1的栅极。另一单个栅极区域用作晶体管PD2和PU2的栅极。以这一方式，每个单个栅极区域电连接相应两个晶体管的栅极。在图8中，单个栅极区域专用于传输门晶体管PG1。另一单个栅极区域专用于传输门晶体管PG2。然而，本领域技术人员应当认识到，专用于传输门晶体管PG1的单个栅极区域可以延伸超出单元边界，从而栅极区域可以如用于传输门晶体管PG2的栅极区域那样由相邻SRAM单元(未示出)共享。
各种接触及其对应互连通路可以用来连接SRAM单元802中的部件。通过通路和栅极接触，字线接触WL可以连接到传输门晶体管PG1的栅极，并且另一字线接触WL连接到传输门晶体管PG2的栅极。类似地，位线接触BL连接到传输门晶体管PG1的漏极，并且互补位线接触BLB连接到传输门晶体管PG2的漏极。
电源接触VCC连接到上拉晶体管PU1的源极，并且另一电源接触VCC连接到上拉晶体管PU2的源极。接地接触VSS连接到下拉晶体管PD1的源极，并且另一接地接触VSS连接到下拉晶体管PD2的源极。存储节点接触SN将晶体管PG1的源极以及晶体管PD1和PU1的漏极连接在一起。另一存储节点接触SNB将晶体管PG2的源极以及晶体管PD2和PU2的漏极连接在一起。
SRAM单元804为重复单元，但是在SRAM单元802的顶部在X轴上方翻转。组合共同部件BL、VCC和VSS以节省空间。因此，两个单元包装到比单元边界区域的两倍更小的空间中。N阱如P阱那样在Y方向上组合和延伸。
图8进一步在p阱区域中示出了两个相邻SRAM单元共享的连续鳍线。对照而言，在n阱区域中，不连续鳍线用来形成晶体管。例如，SRAM单元802的PU1和SRAM单元804的PU1由两个不同鳍线形成。更具体地，在SRAM单元802中，PU1形成于不连续鳍线与它的对应栅极区域之间的交叉点处。PU1的第一漏极/源极区域通过接触连接到VCC。PU1的第二漏极/源极区域连接到存储节点SN。
图9进一步示出了SRAM单元沿着图8中所示虚线D-D’的横截面图。如图9所示，鳍线814的横截面示出了每个鳍线(例如，鳍线PG、伪PU和PD)为矩形形状。鳍的上部分在隔离区域812的顶表面上方突出。另外，栅极区域在三侧周围包围鳍线的上部分。因而栅极结构可以更好地控制沟道以便减少漏电流。
应当注意，尽管图9示出了每个鳍线从横截面图来看为矩形形状，但是由于操作或者加工变化，鳍线可以是略微不同的形状(比如梯形形状)。根据一个实施例，如果鳍线为梯形形状，则梯形形状的底部内角大于86度。应当进一步注意，将图9中所示鳍线的高度定义为第一STI深度(D1)。下文将参照图10描述第一STI深度的具体定义。
图10示出了SRAM单元沿着图8中所示虚线E-E’的横截面图。图10的横截面图除了多个对接(butt)接触用来连接漏极/源极区域的接触和伪栅极结构之外类似于图3中所示横截面图。此外，将鳍线的高度定义为第二STI深度(D2)。根据一个实施例，图9中所示第一STI深度与图10中所示第二STI深度之比近似等于1.3。
图11示出了根据另一实施例的SRAM单元沿着图8中所示虚线D-D’的横截面图。鳍线由两个部分形成。每个鳍包括在底部梯形上面堆叠的上矩形。根据一个实施例，梯形区域的底部内角在从约86度到约90度的范围中。
应当注意，图11中所示鳍形状仅为实例，该实例不应不适当地限制权利要求的范围。本领域普通技术人员将认识到许多变化、替选和修改。例如由于加工和操作变化，上部分或者底部部分可以是与梯形或者矩形相似的形状。本领域技术人员将理解，具有少量形状变化的鳍结构完全旨在包含于本公开内容的范围内。
如图11中所示，将鳍线的上部分的高度定义为第三STI深度(D3)。类似地，将鳍线的高度定义为第四STI深度(D4)。根据一个实施例，第四STI深度与第三STI深度之比近似等于2。具有更宽底部梯形的一个有利特征在于，提高FinFET的阱电阻，因为底部矩形的更宽宽度有助于减少阱电阻。
根据一个实施例，为了实现更好的晶体管阈值调谐、防穿通(anti-punchthrough)和阱隔离，上矩形的上部分和底部梯形的上部分可以具有不同掺杂浓度。例如，矩形的上部分可以具有比矩形的上部分更高的掺杂浓度。
图12示出了SRAM单元沿着图8中所示虚线E-E’的横截面图。图12的横截面图类似于图10中所示横截面图。因此这里未进一步具体加以讨论。如图12中所示，将鳍线的高度定义为第五STI深度(D5)。根据一个实施例，图11中所示第四STI深度与图12中所示第五STI深度之比近似等于1.3。
图13示出了根据一个实施例的单端口SRAM位单元的电路图。单元包括上拉晶体管PU1和PU2、下拉晶体管PD1和PD2、传输门晶体管PG1和PG2以及伪晶体管dummy-1和dummy-2。如电路图中所示，晶体管PU1、PU2、IS1和IS2为P型晶体管(比如平面p型场效应晶体管(PFET)或者p型鳍场效应晶体管(FinFET))，并且晶体管PD1、PD2、PG1和PG2为n型晶体管(比如平面n型场效应晶体管(NFET)或者n型FinFET)。
上拉晶体管PU1和下拉晶体管PD1的漏极连接在一起，并且上拉晶体管PU2和下拉晶体管PD2的漏极连接在一起。晶体管PU1和PD1与晶体管PU2和PD2交叉连接以形成数据锁存。晶体管PU1和PD1的栅极连接在一起并且连接到晶体管PU2和PD2的漏极，并且晶体管PU2和PD2的栅极连接在一起，并且连接到晶体管PU1和PD1的漏极。上拉晶体管PU1和PU2的源极连接到功率电压Vdd，下拉晶体管PD1和PD2的源极连接到接地电压Vss。
数据锁存的存储节点N1通过传输门晶体管PG1连接到位线BL，并且存储节点N2通过传输门晶体管PG2连接到互补位线BLB。存储节点N1和N2是经常处于相反逻辑电平(逻辑高或者逻辑低)的互补节点。传输门晶体管PG1和PG2的栅极连接到字线WL。伪晶体管dummy-1的源极和栅极连接在一起并且连接到存储节点N1，伪晶体管dummy-2的源极和栅极连接在一起并且连接到存储节点N2。伪晶体管dummy-1和dummy-2的漏极描绘为浮置，但是可以连接到相邻单元中的相应伪晶体管。
图14示出了图13中所示SRAM单元的等效电路。图13中所示交叉连接反相器可以替换为两个反相器。如图14中所示，第一反相器的输出连接到第二反相器的输入。类似地，第二反相器的输出连接到第一反相器的输入。这样，可以可靠地维持SRAM单元的逻辑状态。
图15示出了根据一个实施例的具有一列和两行的SRAM阵列的电路图。SRAM阵列1500包括两个SRAM单元。每个SRAM单元具有与图14中所示结构相似的结构，因此未进一步具体加以讨论以免不必要的重复。
图16示出了图13中所示SRAM单元的布局图。在图16中，有源区域越过p型阱中的单元的宽度延伸以形成晶体管PG1和PD1的部件，并且类似地，另一有源区域越过p型阱中的单元的宽度延伸以形成晶体管PG2和PD2的部件。类似地，在n型阱中，PU1和dummy-1分别形成于第一鳍线与两个栅极区域之间的交叉点处。dummy-1的源极和栅极连接在一起并且连接到存储节点SN。dummy-1的漏极描绘为浮置，但是可以连接到相邻单元中的相应伪晶体管。类似地，PU2和dummy-2分别形成于第二鳍线与两个栅极区域之间的交叉点处。dummy-2的源极和栅极连接在一起并且连接到存储节点SNB。dummy-2的漏极描绘为浮置，但是可以连接到相邻单元中的相应伪晶体管。
图17示出了根据一个实施例的两行和两列的SRAM阵列的布局图。图17的每个SRAM单元与图16中所示SRAM单元1600相似，因此这里未进一步具体加以讨论。SRAM阵列1700具有两列和两行SRAM单元。如图17中所示，伪晶体管以交替方式形成于SRAM阵列中。具体而言，在一个SRAM单元中的伪晶体管与在它的相邻SRAM单元中的伪晶体管对称。换言之，在SRAM阵列中的伪晶体管是沿着相邻单元之间的边界的镜像。
图17进一步示出了SRAM阵列的下拉晶体管和传输门晶体管由连续鳍线形成。换言之，连续鳍线在整个SRAM单元阵列内延伸。对照而言，SRAM阵列的上拉晶体管由不连续鳍线形成。换言之，不连续鳍线不能在整个SRAM单元阵列内延伸。具有连续鳍线的一个有利特征在于，连续鳍线可以越过多个SRAM单元延伸而未被隔离区域中断。这一配置可以提高阵列布局的均匀性，从而避免可能在形成有源区域(具体为用于FinFET有源区域的鳍)时和在小型技术节点中出现的光刻问题。
图17进一步示出了以对称方式形成的伪晶体管。使伪晶体管以对称方式布置的一个优点在于，更好地平衡在两个相邻SRAM单元的位线的耦合电容。这样平衡的耦合电容帮助进一步提高SRAM阵列的速度和功能。此外，图17中所示以对称方式布置的伪晶体管有助于提高诸如操作速度、单元匹配、最小工作电压等的其它SRAM电特性。
图18示出了SRAM单元沿着图17中所示虚线F-F’的横截面图。图18的横截面图类似于图6中所示横截面图，因此这里未进一步具体加以讨论。
图19示出了根据另一实施例的图13中所示SRAM单元的布局图。图19的布局图除了在p型阱中的晶体管由两个有源区域形成之外类似于图17的布局图。在图19中，两个有源区域越过p型阱中的单元的宽度延伸，以形成晶体管PG1和PD1的部件，并且类似地，两个有源区域越过p型阱中的单元的宽度延伸，以形成晶体管PG2和PD2的部件。可以对接触和栅极进行各种修改以延伸从而覆盖和/或接触适当部件。使晶体管PG1、PD1、PD2和PG2由两个有源区域形成的一个优点在于可以有效加倍每个晶体管的沟道宽度，从而增加每个晶体管的驱动能力。
图20示出了根据另一实施例的具有两行和两列的SRAM阵列的布局图。图20中的SRAM阵列2000的布局图除了在p型阱中的晶体管由两个鳍线形成之外类似于图17中所示SRAM阵列1700的布局图。具有两个鳍线的有利特征在于，增加每个晶体管的沟道宽度，从而可以因而提高SRAM阵列的功能和速度。
图21示出了根据一个实施例的SRAM单元的布局图。重新参考图7，SRAM单元700可以包括第一VSS线、第二VSS线、第一位线BL、第二位线BLB和电源线VCC。在图21中，上文描述的五条线形成于第二互连层M2中。更具体地，这五条线(即VSS1、BL、VCC、BLB和VSS2)在图21中所示y轴中平行延伸。
在图7中，SRAM单元700还包括第一字线及其对应接合焊盘(landingpad)。如图21中所示，第一字线和接合焊盘形成于第一互连层M1中。此外，多个通孔Via1用来连接第一互连层M1的电路和第二互连层M2的电路。
图22示出了根据另一实施例的SRAM单元的布局图。图22的布局图除了接合焊盘、VSS线、Vdd线、位线形成于第一互连层M1中并且字线形成于第二互连层M2中之外类似于图21的布局图。此外，图22示出了可以有形成于接触与第一互连层M1之间的多个通孔Via0。
图23图示了根据又一实施例的SRAM单元的布局图。图23的布局图除了VSS功率网格(powermesh)用来进一步提高SRAM单元的功能和速度之外类似于图22的布局图。如图23中所示，VSS功率网格形成于第二互连层M2中。
尽管已经详细描述了本申请的实施例及其有点，但是应理解，在不背离由所附权利要求书限定的公开的精神和范围的前提下，本文可以进行各种改变、替换、或改进。
此外，本申请的范围不旨在限制说明书中描述的过程、机械、制造、物品、装置、方法、或步骤的组合。本领域技术人员应理解，根据本公开的内容，可以使用与本文描述的对应实施例实现基本相同的结果或者实现基本相同的功能的、现存的或者今后会研发出的过程、机械、制造、物品、装置、方法、或步骤的组合。相应地，所附权利要求旨在包括在诸如过程、机械、制造、物品、装置、方法、或步骤的组合的范围中。

Claims (20)

1.一种装置，包括：
隔离区域，形成在衬底中；
鳍线，形成在所述衬底中，其中：
鳍线被第一栅电极结构包围，以形成第一晶体管；并且
在所述鳍线的沿着其长度方向的截面中，所述鳍线的末端为锥形形状，所述鳍线包括：
沟道，连接在所述第一晶体管的第一漏极/源极区域与第二漏极/源极区域之间；以及
第二栅电极，包围所述鳍线，以形成伪晶体管。
2.根据权利要求1所述的装置，其中：
所述鳍线的末端嵌入在所述第二栅电极中。
3.根据权利要求1所述的装置，其中：
所述鳍线的末端延伸到所述第二栅电极外以形成浮置节点，并且所述第二栅电极被配置成使得：
在所述鳍线和所述第二栅电极形成n型晶体管时，所述第二栅电极连接至地；以及
在所述鳍线和所述第二栅电极形成p型晶体管时，所述第二栅电极连接到高电压。
4.根据权利要求1所述的装置，其中：
所述第一漏极/源极区域、所述第二漏极/源极区域和所述沟道形成p型FinFET；以及
所述第一漏极/源极区域和所述第二漏极/源极区域的外延生长材料选自由SiGe、SiGeC、Ge、Si、III-V化合物半导体材料以及它们的任何组合所组成的组中。
5.根据权利要求1所述的装置，其中：
所述第一漏极/源极区域、所述第二漏极/源极区域和所述沟道形成n型FinFET；以及
其中，所述第一漏极/源极区域和所述第二漏极/源极区域的外延生长材料选自由SiP、SiC、SiPC、Si、III-V化合物半导体材料以及它们的任何组合所组成的组中。
6.根据权利要求1所述的装置，其中，所述隔离区域是浅沟槽隔离结构。
7.根据权利要求1所述的装置，其中：
在所述鳍线的沿着其宽度方向的第一横截面中，所述鳍线具有大于86度的底部内角。
8.根据权利要求1所述的装置，其中：
在所述鳍线的沿着其长度方向的第二横截面中，所述鳍线的末端具有小于83度的底部内角。
9.一种***，包括：
第一连续鳍线，被第一存储器单元的第一传输门晶体管和第一下拉晶体管以及第二存储器单元的第三传输门晶体管和第三下拉晶体管共享；
第二连续鳍线，被所述第一存储器单元的第二传输门晶体管和第二下拉晶体管以及所述第二存储器单元的第四传输门晶体管和第四下拉晶体管共享；
多条不连续鳍线，用于所述第一存储器单元和所述第二存储器单元的上拉晶体管，以及其中：
所述不连续鳍线被第一栅电极结构包围以形成上拉晶体管；并且
在所述不连续鳍线的沿着其长度方向的截面中，所述不连续鳍线的末端为锥形形状；以及
第二栅电极，包围所述不连续鳍线，以形成伪晶体管。
10.根据权利要求9所述的***，其中：
所述不连续鳍线的第一端连接至一电压；以及
所述不连续鳍线的第二端嵌入在所述第二栅电极中。
11.根据权利要求10所述的***，其中：
在所述连续鳍线和所述不连续鳍线的沿着其宽度方向的第一横截面中，所述连续鳍线和所述不连续鳍线具有大于86度的底部内角；以及
在所述连续鳍线和所述不连续鳍线的沿着其长度方向的第二横截面中，所述连续鳍线和所述不连续鳍线的所述第一端和所述第二端具有小于83度的底部内角。
12.根据权利要求11所述的***，其中：
所述第一横截面包括第一深度，所述第一深度为在所述第一横截面中所述连续鳍线和所述不连续鳍线的高度；以及
所述第二横截面包括第二深度，所述第二深度为在所述第二横截面中所述连续鳍线和所述不连续鳍线的高度，其中，所述第一深度是所述第二深度的1.3倍。
13.根据权利要求11所述的***，其中：
所述第一横截面包括第一深度和第二深度，所述第一深度为在所述第一横截面中所述连续鳍线和所述不连续鳍线上部分的高度，所述第二深度为在所述第一横截面中所述连续鳍线和所述不连续鳍线的高度；以及
所述第二横截面包括第三深度，所述第三深度为在所述第二横截面中所述连续鳍线和所述不连续鳍线的高度。
14.根据权利要求13所述的***，其中：
所述第二深度是所述第一深度的2倍；以及
所述第二深度是所述第三深度的1.3倍。
15.一种存储器单元，包括：
第一反相器，包括：
第一p型晶体管，具有两级鳍结构；以及
第一n型晶体管，具有两级鳍结构，所述第一p型晶体管与所述第一n型晶体管串联连接；
第二反相器，交叉连接至所述第一反相器，包括：
第二p型晶体管，具有两级鳍结构；以及
第二n型晶体管，具有两级鳍结构，所述第二p型晶体管与所述第二n型晶体管串联连接；
第一传输门晶体管，具有两级鳍结构，其中，所述第一传输门晶体管连接在所述第一反相器与第一位线之间；
第二传输门晶体管，具有两级鳍结构，其中，所述第二传输门晶体管连接在所述第二反相器与第二位线之间；
第一伪器件，连接至所述第一反相器；以及
第二伪器件，连接至所述第二反相器；
其中，所述第一p型晶体管形成在第一不连续鳍线上，在所述第一不连续鳍线的沿着其长度方向的横截面中，所述第一不连续鳍线的末端具有锥形形状。
16.根据权利要求15所述的存储器单元，其中：
所述第一传输门晶体管形成在第一连续鳍线上；
所述第一n型晶体管形成在所述第一连续鳍线上；
所述第二p型晶体管形成在第二不连续鳍线上；
所述第二传输门晶体管形成在第二连续鳍线上；以及
所述第二n型晶体管形成在所述第二连续鳍线上。
17.根据权利要求16所述的存储器单元，其中：
所述不连续鳍线被第一栅电极结构包围，以形成所述p型晶体管；以及
所述不连续鳍线的末端具有锥形形状；以及
第二栅电极，包围所述不连续鳍线，以形成伪器件。
18.根据权利要求17所述的存储器单元，其中：
所述伪器件的源极和所述伪器件的栅极连接在一起。
19.根据权利要求17所述的存储器单元，其中：
在所述不连续鳍线的沿着其宽度方向的第一横截面中，所述不连续鳍线具有大于86度的底部内角；以及
在所述不连续鳍线的沿着其长度方向的横截面中，所述不连续鳍线具有小于83度的底部内角。
20.根据权利要求17所述的存储器单元，其中：
所述伪器件的源极和所述伪器件的栅极通过对接接触件连接在一起。
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