TWI699781B - 靜態隨機存取記憶元件 - Google Patents

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Abstract

本發明提出了一種靜態隨機存取記憶元件。此靜態隨機存取記憶元件係由記憶單元中兩個作為載入電晶體的P通道閘極、兩個作為驅動電晶體的N通道閘極、以及兩個作為存取電晶體的N通道閘極所組成。作為存取電晶體的N通道閘極附近會設置一虛置閘極，該兩者間隔有一位元線節點，其中該虛置閘極係經由一金屬層電連接到一接地電壓。

Description

靜態隨機存取記憶元件
本申請案與積體電路元件的領域相關，特別係關於含有鰭式場效電晶體的靜態隨機存取記憶單元。
積體電路的功能與效能在過去的四十年間有著***性的成長。在積體電路的演進中，電路的功能密度(即每晶片區域中互連元件的數量)一般會隨著圖形尺寸(即製程所能製作出的最小部件或是線結構)的縮小而增長。電路尺寸的微縮係有益於增加生產效率並降低相關成本，但同時也會增加IC製作以及製程的複雜度。一般的互補式金氧半導體IC元件中會有兩種主要的組成部件，亦即電晶體與導線。經由尺寸的微縮，電晶體的效能與密度都能獲得改善得以如前述般增進IC的效能與功能性。然而，將電晶體彼此互聯的導線(互連結構)卻會因尺寸微縮的關係而劣化。因此在現今的IC電路中是導線對於IC的效能、功能性以及功耗有主要的影響。
為增進功能密度，半導體裝置中常常整合有邏輯電路與內嵌式靜態隨機存取記憶單元(static random-access memory,SRAM)，這類的應用遍及工業與科研用的子系統、車用電子、行動電話、數位相機、以及微處理器等等。SRAM具有不須刷新即可保存資料的優點，其單元中會含有不同數目的電晶體，通常被稱為電晶體數目，如六電晶體(6T)SRAM、八電晶體(8T)SRAM等。這些電晶 體一般會構成資料栓鎖來儲存一個位元資料。其他的電晶體則可加入來控制該些電晶體的存取。SRAM單元通常會排列成具有多個行與列的陣列型態。每列SRAM單元都連接到一字元線，其會決定是否選擇當前的SRAM單元。每行SRAM單元都連接到一位元線(或是一對互補的位元線)，其係用來將位元資料寫入或從SRAM單元中讀取資料。
僅靠尺寸微縮的動作已無法滿足SRAM的高密度需求。舉例言之，傳統平面式電晶體的SRAM單元結構在半導體尺寸小到一定程度以下會出現效能劣化以及漏電等問題。為了克服此難題，業界提出了鰭式或多鰭式的三維電晶體架構，亦即鰭式場效電晶體(FinFETs)。鰭式場效電晶體應用在金氧半場效電晶體結構中可以有效控制其短通道效應。為了要達到最佳的控制並縮減面積，一般會希望鰭狀結構能越薄越好，製作這類超薄型態的鰭狀結構的其中一方法就是側壁子微影製程，其作法為在心軸(mandrel)圖形的側壁上形成側壁子，之後將心軸圖形移除後該側壁子就可作為矽基板蝕刻製程中的蝕刻遮罩。心軸圖形與側壁子的尺寸將會決定鰭狀結構的寬度與節距。對於該些心軸圖形與側壁子的關鍵尺寸的一致度上的控制是對於內嵌式FinFET SRAM設計的一大挑戰。
近來在FinFET電晶體技術方面的進程已得以製作出高階的FinFET SRAM單元。然而先進半導體科技中所需要的極小特徵尺寸仍然容易誘發裝置的漏電問題。舉例言之，在附近有虛置單元或浮閘狀態的字元線的設計下，SRAM中的位元單元產生次臨界漏電流的問題。此時電流會因為鄰近的虛置字元線沒有完全關閉的緣故從位元單元流向虛置單元。為因應現今對於更小型電子裝置的需求，如何解決這類半導體漏電流問題變得更重要且迫切。
本發明的其中一目的在於提出一種靜態隨機存取記憶元件 (SRAM)，其在使用虛置圖形減輕微負載效應的情況下能更抵抗漏電損，且可在不影響現有的布局設計與製程規劃的前提下藉著加入對應的虛置圖形來進一步改善圖形的一致度。
為了達到上述目的，本發明的一實施例中提出了一種SRAM元件，其包含一基底、一記憶單元設置在該基底上，其中該記憶單元含有兩個作為載入電晶體的P通道閘極、兩個作為驅動電晶體的N通道閘極、以及兩個作為存取電晶體的N通道閘極，更包含至少一虛置閘極鄰近該作為存取電晶體的N通道閘極，其中該虛置閘極與鄰近該虛置閘極的N通道閘極都跨過一主動區域。一位元線節點設置在該虛置閘極以及鄰近該虛置閘極的N通道閘極之間，其中該位元線節點係電連接到該主動區域。一金屬層電連接至該虛置閘極，而該虛置閘極經由該金屬層電連接至一接地電壓。
為了達到上述目的，本發明的另一實施例中提出了一種SRAM元件，其包含一基底、一記憶單元設置在該基底上，其中該記憶單元含有兩個作為載入電晶體的P通道閘極、兩個作為驅動電晶體的N通道閘極、以及兩個作為存取電晶體的N通道閘極，更包含至少一虛置閘極鄰近該作為存取電晶體的N通道閘極，其中該虛置閘極與鄰近該虛置閘極的N通道閘極都跨過一主動區域。一位元線節點設置在該虛置閘極以及鄰近該虛置閘極的N通道閘極之間，其中該位元線節點係電連接到該主動區域。基底上設有一接載(pick-up)井區鄰近該虛置閘極，且一接載電力線電連接該接載井區，其中該接載電力線延伸至該虛置閘極上並與之店連接，而該虛置閘極經由該接載電力線電連接至一接地電壓。
本發明之SRAM元件係具有一經由金屬線接地而完全關閉的虛置閘極。如此，鄰近該虛置閘極的位元線不會再因被該虛置閘極拉降(pull down)而引發次臨界漏電流問題，進而避免SRAM的位元線失效的情形發生。
無疑地，本發明的這類目的與其他目的在閱者讀過下文以多種圖示 與繪圖來描述的較佳實施例細節說明後將變得更為顯見。
100:SRAM單元
102,104:位元線節點
110,112:資料節點
110a:OD層接觸插塞
110b:閘極接觸插塞
114,116:Vdd節點
118,120:Vss節點
122:閘電極
124:主動區域
126:主動區域
128:閘電極
130:閘電極
132:主動區域
138,140:虛置閘電極
142:虛置位元線節點
144:虛置Vdd節點
146:接載接觸插塞
150:Vdd線
152,154,156:導孔
158:接載電力線
160,162:導孔
164:第一導體圖形
166:第二導體圖形
200:虛置單元
BL,BLB:位元線
DG:虛置閘極電晶體
PD-1,PD-2:拉降電晶體
PG-1,PG-2:傳送閘電晶體
PU-1,PU-2:拉升電晶體
本說明書含有附圖併於文中構成了本說明書之一部分，俾使閱者對本發明實施例有進一步的瞭解。該些圖示係描繪了本發明一些實施例並連同本文描述一起說明了其原理。在該些圖示中：第1圖為一靜態隨機存取記憶單元(SRAM)的電路圖；第2圖為根據本發明實施例一靜態隨機存取記憶單元的佈局圖；第3圖為根據本發明實施例一靜態隨機存取記憶單元的佈局圖，其中包含了層間介電層與第一金屬層的佈局圖形；第4圖為以第3圖中截線A-A’所做的截面圖；以及第5圖為一靜態隨機存取記憶單元的佈局圖綜覽，其中包含了主動層(OD)的導體圖形分佈。
須注意本說明書中的所有圖示皆為圖例性質，為了清楚與方便圖示說明之故，圖示中的各部件在尺寸與比例上可能會被誇大或縮小地呈現，一般而言，圖中相同的參考符號會用來標示修改後或不同實施例中對應或類似的元件特徵。
下文將要進行本揭露書實施例的討論，然而。須了解該些實施例係提出了許多可應用的發明概念，在其所述特定的上下文背景中可據以多種廣泛的方式來施行體現。這些所討論的特定實施例係為說明之用，並未限定本發明揭露之範疇。
根據本發明數種實施範例，其中提出了一種靜態隨機存取記憶單元(SRAM)，實施例中將討論其多種變體。通篇圖示中會用相同的參考符號來標示修改後或不同實施例中對應或類似的元件特徵。
第1圖中描繪出根據本發明實施例依SRAM單元100的電路圖。SRAM單元100含有作為載入電晶體的拉升(pull-up)電晶體PU-1與PU-2，其為P通道金屬氧化物半導體(PMOS)電晶體，以及作為存取電晶體傳送閘(pass gate)電晶體PG-1與PG-2以及作為驅動電晶體拉降(pull-down)電晶體PD-1與PD-2，其為N通道金屬氧化物半導體(NMOS)電晶體。傳送閘電晶體PG-1與PG-2的閘極是由字元線WL(未示出)來控制的，其決定該SRAM單元100是否被選擇。拉升電晶體PU-1與PU-2以及拉降電晶體PD-1與PD-2構成了栓鎖來儲存位元，其中位元的互補值分別儲存在資料節點110與資料節點112中。被儲存的位元會經由位元線BL或BLB寫入或者是從SRAM位元100中讀取。SRAM單元100係經由具有正電壓Vdd的供能節點114,116供壓。SRAM單元100也會連接至一供壓Vss，其可為一接地端。電晶體PU-1與PD-1構成了一第一反向器，電晶體PU-2與PD-2構成了一第二反向器。 第一反向器的輸入端係連接至電晶體PG-1以及第二反向器的輸出端，而輸出端係連接至電晶體PG-2以及第二反向器的輸入端，形成雙栓鎖結構。
復參照第1圖，拉升電晶體PU-1與PU-2的源極端會分別連接至Vdd節點114與Vdd節點116，其復連接至供壓(線)Vdd。拉降電晶體PD-1與PD-2的源極端則會分別連接至Vss節點118與Vss節點120，其復連接至供壓(線)Vss。電晶體PU-2與PD-2的閘極會連接至電晶體PU-1與PD-1的汲極，此連接點稱為資料節點112。 傳送閘電晶體PG-1的源/汲極會連接至位元線BL的位元線節點102處，傳送閘電晶體PG-2的源/汲極會連接至位元線BLB的位元線節點104處。
第2圖係繪示出\根據本發明實施範例一SRAM單元100的佈局。在某些實施例中，此佈局是以圖形資料系統(Graphic Database System,GDS)的格式存 在，且其可以有形的非暫態儲存媒介如硬碟的方式來體現。此佈局可透過電腦來存取並加以處理。再者，通篇說明中所描繪之佈局係可以透光或不透光圖形的形式形成在微影光罩上，此微影光罩會用於光阻曝光，如此說明中所描繪的特徵圖形會形成具有實體的特徵圖形(形狀)。故此，本發明揭露中的每個佈局也可代表了多個含有所示特徵圖形的微影光罩。
在實施例中，為了揭露簡明之故，第2圖並沒有完整地表示出SRAM單元100的所有佈局，SRAM單元100中只有一半的部件，即組成單一反向器的一傳送電晶體PG-1、一拉降電晶體PD-1以及一拉升電晶體PU-1在圖中有繪示出。 這些部位應已足夠讓本領域的一般技藝人士了解並據以實施本發明。此外，圖中還示有一邊緣單元(後文中將稱為虛置單元)200鄰近SRAM單元100。在半導體領域中，此虛置單元200通常會設置在SRAM陣列與周邊區域之間，作為一虛置區域來對付微負載效應(micro loading effect)的問題。SRAM單元100與虛置單元200的外邊界會使用虛線來表示，如圖中的長方形所示。
請參照第2圖，圖中也有示出Vdd節點114、Vdd節點116、Vss節點118、位元線節點102與104等部件。閘電極122與下方的主動區域(n型井區域，可為鰭式)1構成了一拉升電晶體PU-1。閘電極122更與另一下方的主動區域(p型井區域，可為鰭式)126構成了一拉降電晶體PD-1。閘電極128與下方的主動區域126則構成了一傳送電晶體PG-1。閘電極130與下方的主動區域(n型井區域，可為鰭式)132則構成了一拉升電晶體PU-2。根據本發明實施例，電晶體PG-1,PU-1,PU-2以及PD-1可為鰭式場效電晶體(Fin Field-Effect Transistors)。
如第2圖所示，資料節點110含有一OD層(主動區層)接觸插塞110a以及閘極接觸插塞110b。OD層接觸插塞110a的長軸方向為Y方向，其與閘電極122,128,130的延伸方向平行。OD層接觸插塞110a的兩端會分別延伸至主動區域124與主動區域(汲極區)126的上方並與之電連接。閘極接觸插塞110b有一部份位 於閘電極130上方並於之電連接。在實施例中，閘極接觸插塞110b的長軸方向為X方向。
再者，閘極接觸插塞110b會與OD層接觸插塞110a的一端重疊。故此，當第2圖的佈局在實體的半導體晶片上的SRAM單元中實作時，閘極接觸插塞110b會與OD層接觸插塞110a結合形成一資料節點110，其可使用相同的金屬填充製程來形成一整合連續的資料節點110。第2圖上半部SRAM單元100的另一資料節點112具有與資料節點110完全相同的組態，為揭露簡明之故，其相關之說明文中不再多予贅述。
復參照第2圖。在SRAM單元100設置在記憶陣列最外圍區域的情況下，閘電極128,130或位元線節點102與Vdd節點116等靠近單元邊界的佈局圖形會受到微負載效應的影響，其會產生不正常的圖案而嚴重影響到記憶元件的電性。為了解決此問題，最外圍的SRAM單元100以及周邊區域(未示出)之間通常會設置虛置單元，以提供虛置圖形來補償微負載效應。
如第2圖所示，實施例中有數個虛置圖形是設置來補償微負載效應的，其中虛置閘電極138與虛置閘電極140係設置在靠近SRAM單元100的虛置單元100邊緣。虛置閘電極138與閘電極128係設置成以位元線節點102為中心對稱，而虛置閘電極140與閘電極130係設置成以Vdd節點116為中心對稱。虛置位元線節點142與位元線節點102係設置成以虛置閘電極138為中心對稱，而虛置Vdd節點144與Vdd節點116係設置成以虛置閘電極140為中心對稱。須注意虛置閘電極138與閘電極128一樣都跨過同個主動區域126並形成一虛置閘極電晶體DG。此外，在本發明一實施例中，虛置單元200也可能會提供一區域作為接載(pick-up)區域。虛置位元線節點142的附近可設置一接載接觸插塞146來經由接載電力線在下層的接載井區(P型井)以及接地電壓或共同電壓Vss之間提供電力連接。或者，在其他實施例中，虛置單元200也可能設置在記憶陣列之中，而非介於記憶陣列和周 邊區域之間。舉例言之，虛置單元可作為兩組記憶單元之間的間隔單元，來提供接載電力或是補償虛置圖形。
第3圖繪示出根據本發明實施例一SRAM單元的佈局，其中包含了層間介電層(ILD)與第一金屬層(M1)的佈局圖形。M1層形成有位元線BL與Vdd線150，其呈X方向走向穿過SRAM單元100以及虛置單元200並與主動區域124,126平行。在一連接機制範例中，位元線係連接至下層的導孔152，其復連接至下層的位元線節點102。Vdd線150連接至下層的導孔154,156，其復分別連接至下層的Vdd節點114與Vdd節點116，以提供供壓Vdd。Vdd節點114還會提供供壓Vdd到主動區域124、資料節點110以及傳送閘PG-1與拉降閘PD-1之間的主動區域126。 SRAM中另一由Vdd節點116與資料節點112組成的反向器具有相同的運作方式，為了揭露簡明之故，其相關說明將不再多予贅述。
就習知的連接機制來說，鄰近傳送閘電晶體PG-1的虛置閘極DG不會連接任何電壓或電力線，而在浮置狀態下關閉。然而在此狀態下位元線節點102與鄰近的虛置位元線節點142之間仍然容易因為浮置狀態下的虛置閘DG未完全關閉之故誘發出漏電路徑。在此狀態下位元線節點102會受到虛置閘DG的拉降而導致SRAM位元線失效問題。
為了解決這樣的漏電問題，請參照第3圖，本發明中提出了在M1層中形成接載電力線158從接載區域延伸至虛置閘極138處。此接載電力線158與位元線BL以及Vdd線150相同呈X方向走向而與主動區域124與126平行。在一連接機制範例中，接載電力線158係連接至下層的導孔160與162，其復分別連接至下方OD層中的接載接觸插塞146與虛置閘電極138。由於接載接觸插塞146係透過其他金屬層的電力線與一接地電壓或是一共同電壓Vss連接，與該接載接觸插塞146連接的虛置閘電極138也會被電連接至接地電壓或共同電壓Vss，如此，虛置閘DG會被接地並完全關閉，不會再有電流從位元線節點102端流到虛置位元線節點142， 因而解決了SRAM位元線失效問題。或者，在其他實施例方面，虛置閘DG也可以經由其他金屬線接地或接共同電壓，並沒有限定一定要使用接載電力線158。
此外，實施例中更提出一個額外的第一導體圖形164設置在OD層中的虛置閘電極138上，其中該第一導體圖形164係與閘電極128上的一常規的第二導體圖形166以位元線節點102為中心對稱。如第4圖所示，其描繪出一SRAM單元的佈局綜覽，其中具有OD層中的導體圖形分佈。在實施例中，M0層的圖形可包含資料節點110的閘極接觸插塞110b、虛置電極上的第一導體圖形164以極閘電極上的第二導體圖形166，其中第一導體圖形164與第二導體圖形166係如同閘極接觸插塞110b般作為閘極接觸來與其上Via_0層的導孔連接。在實施例中，此位於虛置閘電極上的額外第一導體圖形164不僅可作為一接觸插塞來連接導孔，也有助於補償M0層的圖形，使該層的佈局更為均勻一致。
第5圖為以第3圖中截線A-A’所作之截面示意圖，其中的層結構都是形成在一半導體基底或是晶圓10上。須注意第五圖僅是示意性地描繪出多層的互連結構與其中的電晶體，其可能未完全反映出SRAM單元100與虛置單元200中真實的截面態樣。圖中的互連結構包含一OD層(OD代表主動區域)、一導孔層Via_0、以及一金屬層M1，其中M0層係包含在OD層中。圖中的每一層都含有一或多層的介電層或是形成於其中的導體結構特徵。位於同層的導體結構特徵可能會有彼此齊平的頂面與底面，並且可能同時形成。OD層係將電晶體的閘電極(如所繪示的電晶體範例DG,PG-1,PD-1以及PU-1等)連接至上方的Via_0等層。 OD層也會將電晶體的源/汲極區與接載井區等區域連接至上方的Via_0等層。
從第5圖中可以看出，接載接觸插塞146會與基底10上的接載井區106接觸，復經由導孔160連接至上方的接載電力線158。此接載電力線158會透過其他金屬層的電力線與一接地電壓或是一共同電壓Vss連接，達成其接載(pick-up)功效。接載電力線158復會延伸至虛置閘電極138上方，並經由導孔162與第一導 體圖形164來與之電連接，以提供接地電壓或是共同電壓Vss到虛置閘電晶體DG。如此，虛置閘DG會被接地並完全關閉，不會再有電流從位元線節點經由主動區流到虛置位元線節點處。
在實施例中，位元線與帶有Vss供壓的Vss線(未示出)可設置在M2層並呈現與位元線BL與Vdd線150垂直的Y方向走向。在一連接機制範例中，位元線係經由導孔連接至下方OD層中的傳送閘電晶體PG-1與PG-2，Vss線則連接至下方OD層中的導孔，其復連接至主動區域126部位，該主動區域部位係可作為第2圖中拉降電晶體PD-1的源極。由於本發明中字元線與Vss線的佈局與連接為半導體領域的習知技術，為了揭露簡明之故，其相關之組態與圖示文中將不再多予贅述，避免模糊了本發明之重點。
根據上述揭露，本發明提出了一種靜態隨機存取記憶元件，其在使用虛置圖形減輕微負載效應的情況下能更抵抗漏電損，且可在不影響現有的布局設計與製程規劃的前提下藉著在M0層加入對應的虛置圖形以及接觸圖形來進一步改善圖形的一致度。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:SRAM單元
102:位元線節點
110,112:資料節點
110a:OD層接觸插塞
110b:閘極接觸插塞
114,116:Vdd節點
118:Vss節點
124:主動區域
126:主動區域
128:閘電極
130:閘電極
132:主動區域
138,140:虛置閘電極
142:虛置位元線節點
144:虛置Vdd節點
146:接載接觸插塞
150:Vdd線
152,154,156:導孔
158:接載電力線
160,162:導孔
164:第一導體圖形
166:第二導體圖形
200:虛置單元
BL:位元線
DG:虛置閘極電晶體
PD-1:拉降電晶體
PG-1:傳送閘電晶體
PU-1,PU-2:拉升電晶體

Claims (12)

  1. 一種靜態隨機存取記憶元件，包含：一基底；一記憶單元，位於該基底上，其中該記憶單元包含兩個作為載入電晶體的P通道閘、兩個作為驅動電晶體的N通道閘、以及兩個作為存取電晶體的N通道閘；至少一虛置閘，位於該基底上並鄰近該作為存取電晶體的N通道閘，其中該虛置閘與該作為存取電晶體的N通道閘跨過同一主動區域；一位元線節點，位於該虛置閘與該作為存取電晶體的N通道閘之間，其中該位元線節點電連接至該主動區域；以及一金屬層，電連接至該虛置閘，其中該虛置閘經由該金屬層電連接至一接地電壓。
  2. 如申請專利範圍第1項所述之靜態隨機存取記憶元件，更包含一第一導體圖形與一第二導體圖形分別位於該虛置閘與該作為存取電晶體的N通道閘上，其中該第一導體圖形與第二導體圖形係以該位元線節點為中心對稱。
  3. 如申請專利範圍第2項所述之靜態隨機存取記憶元件，更包含一導孔電連接該第一導體圖形與該金屬層。
  4. 如申請專利範圍第1項所述之靜態隨機存取記憶元件，其中該虛置閘與該作為存取電晶體的N通道閘係以該位元線節點為中心對稱。
  5. 如申請專利範圍第1項所述之靜態隨機存取記憶元件，更包含一虛置位元線節點，該虛置位元線節點與該位元線節點以該虛置閘為中心對稱，其中 該虛置位元線節點電連接至該主動區域。
  6. 如申請專利範圍第5項所述之靜態隨機存取記憶元件，其中該虛置閘以及該虛置位元線節點位於鄰近該記憶單元的一虛置單元中。
  7. 如申請專利範圍第1項所述之靜態隨機存取記憶元件，其中該作為存取電晶體的N通道閘電連接至一字元線。
  8. 如申請專利範圍第1項所述之靜態隨機存取記憶元件，其中該作為載入電晶體的P通道閘是一拉升閘(pull-up gate)，該作為驅動電晶體的N通道閘是一拉降閘(pull-down gate)，該作為存取電晶體的N通道閘是一傳送閘(pass gate)。
  9. 一種靜態隨機存取記憶元件，包含：一基底；一記憶單元，位於該基底上，其中該記憶單元包含兩個作為載入電晶體的P通道閘、兩個作為驅動電晶體的N通道閘、以及兩個作為存取電晶體的N通道閘；至少一虛置閘，位於該基底上並鄰近該作為存取電晶體的N通道閘，其中該虛置閘與該作為存取電晶體的N通道閘跨過同一主動區域；一位元線節點，位於該虛置閘與該作為存取電晶體的N通道閘之間，其中該位元線節點電連接至該主動區域；一接載(pick-up)井區，位於該基底上且鄰近該虛置閘；以及一接載電力線，電連接至該接載井區，其中該接載電力線延伸到該虛置閘上並與該虛置閘電連接，且該虛置閘經由該接載電力線電連接至一接地電壓。
  10. 如申請專利範圍第9項所述之靜態隨機存取記憶元件，其中該接載井區是一P型井區域。
  11. 如申請專利範圍第10項所述之靜態隨機存取記憶元件，更包含一第一導體圖形與一第二導體圖形分別位於該虛置閘與該作為存取電晶體的N通道閘上，其中該第一導體圖形與第二導體圖形係以該位元線節點為中心對稱。
  12. 如申請專利範圍第11項所述之靜態隨機存取記憶元件，更包含一導孔電連接該第一導體圖形與該接載電力線。
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