CN103378854A - 确保延迟锁定环中的锁定且避免谐波锁定的电路和方法 - Google Patents

Abstract

一种延迟锁定环（DLL）包括相位检测器（PD）、锁定辅助器（LA）、控制电压发生器已经压控延迟线路（VCDL）。PD确定基准时钟与该基准时钟的经延迟版本之间的相位差，并根据所确定的相位差产生一对相位检测器输出信号。LA接收该对相位检测器输出信号，并通过选择性地交换该对相位检测器输出信号来产生一对锁定辅助输出信号。控制电压发生器接收该对锁定辅助输出信号，并根据该对锁定辅助输出信号产生控制电压信号。VCDL接收该控制电压信号和基准时钟（或其缓冲版本），并输出基准时钟的经延迟版本，该基准时钟的经延迟版本具有通过VCDL的延迟，该延迟取决于所接收的控制电压信号。

Description

确保延迟锁定环中的锁定且避免谐波锁定的电路和方法

要求优先权

本申请要求以下申请的优先权：2012年4月13日提交的美国临时专利申请No.61/624,159，以及2012年6月25日提交的美国专利申请No.13/532,241。

技术领域

本发明的实施例一般涉及确保锁定和避免谐波锁定的延迟锁定环（DLL）、包括这样的DLL的***和/或子***、以及用于确保DLL的锁定和避免DLL的谐波锁定的方法。

现有技术

延迟锁定环（DLL）优选是锁定的，以使来自DLL的输出时钟的时钟边沿与来自基准时钟边沿的时钟边沿的关系正好是相差360度（即正好延迟2π弧度）。然而，取决于DLL的相位检测器（PD）的设计和通过压控延迟线路（VCDL）的相位延迟总量，DLL有可能永远不会锁定。DLL还存在的常见问题是，DLL锁定以使来自DLL的输出时钟的时钟边沿与来自基准时钟边沿的时钟边沿的关系并非正好相差360度（即并非正好延迟2π弧度）。例如，如果通过DLL的VCDL的总可用相位延迟大于3π弧度，且最小相位延迟为π弧度，则DLL会潜在地锁定至参考时钟的多个边沿，例如使得输入基准时钟与输出DLL时钟之间的相位关系为4π弧度、6π弧度等等。如果进一步延迟锁定至这些边沿，则可能增加抖动，从而降低DLL性能。该问题也称为谐波锁定。

发明内容

在以下描述中，参考形成本说明书一部分的附图，其中通过图示示出了特定图解说明实施例。应理解，可利用其它实施例，且可作出机械和电气改变。因此，以下详细描述不应按照限制的意义来理解。在以下描述中，在全部附图中将使用相似的标号或参考标注来指示相似的部件或要素。此外，参考标号的第一位标识该参考标号首先出现的附图。

如上所述，DLL优选是锁定的，以使来自DLL的输出时钟的时钟边沿与来自输入基准时钟边沿的时钟边沿的关系正好是相差360度（即正好延迟2π弧度）。然而，如果通过DLL的VCDL的总相位延迟范围大于2π弧度，使得通过VCDL的最小相位延迟小于π弧度，则取决于DLL的PD的设计，DLL可能永远不会锁定。这可能在如下时候发生：1)相位检测器具有对称设计，使得输入基准与输出基准时钟的相位关系小于π弧度的情况和输入基准时钟与输出基准时钟的相位关系大于2π弧度且小于3π弧度的情况被相同对待；以及2)通过DLL的压控延迟线路（VCDL）的总相位延迟范围大于2π弧度，使得最小相位延迟小于π弧度。以下描述的本发明的实施例解决了这个问题。上述的另一潜在问题是谐波锁定问题，如果通过DLL的VCDL的总可用相位延迟大于3π弧度且最小相位延迟为π弧度，则该问题会发生，从而导致DLL会潜在地锁定至基准时钟的多个边沿。以下描述的本发明的诸实施例也解决了这个问题。

在描述本发明的特定实施例之前，首先描述示例性的模拟DLL及其操作是有用的。图1是示例性模拟DLL 102的图。DLL 102包括相位检测器（PD）104、电荷泵（CP）106、环路滤波器（LF）108以及压控延迟线路（VCDL）110。PD 104具有一对输入，其中一个输入接受基准时钟（REFCLK），且另一个输入接受经延迟的DLL时钟信号（DLL CLK）。经延迟的DLL时钟信号也可被称为基准时钟的经延迟版本。PD 104还具有输出UP和DN信号的一对输出（标注为UP和DN），UP和DN信号也可称为相位检测器输出信号，或简称为相位检测信号。二进制UP信号（在UP输出处提供）和二进制DN信号（在DN输出处提供）分别可具有低（例如0）状态或高（例如1）状态。这些相位检测信号（即UP和DN信号）被输入CP 106。根据从PD 104输出的UP或DN是否为高，CP 106提供电流或吸收电流。例如，当从PD 104输出的UP为高时，CP提供电流，而当从PD输出的DN为高时，CP吸收电流。LF 108将来自CP 106的电流转换成控制电压信号，该控制电压信号被输入至VCDL 110。通过VCDL 110的延迟与由LF 108输出的控制电压信号成比例。可选的缓冲器112接收基准时钟，并将基准时钟（或更具体而言是基准时钟的经缓冲版本）提供至VCDL 110。在不包括缓冲器112或缓冲器112被实现为VCDL 110的一部分的情况下，基准时钟被直接提供给VCDL 110。VCDL 110输出经延迟的DLL时钟信号（DLL CLK），该经延迟的DLL时钟信号被反馈回PD 104的诸输入之一。VCDL 110还产生多相位输出，多相位输出可被用于（例如为了时钟数据恢复目的）驱动用于产生单相位时钟的相位内插器，以控制串行数据流的多相位取样和/或用于各种其它应用。还应注意，VCDL 110能替代地产生单相位输出。

DLL 102如下地操作。将基准时钟信号（REF CLK）的相位与经延迟的DLL时钟（DLL CLK）的相位比较，该经延迟的DLL时钟（DLL CLK）是从VCDL 110输出的。如果经延迟的DLL时钟的相位与基准时钟相差小于2π弧度（即如果经延迟的DLL时钟与基准时钟之间的相位差ΔΦ小于2π弧度），则PD 104的UP输出对于该相位差的持续时间为高（且PD 104的DN输出为低）。如果经延迟的DLL时钟的相位与基准时钟相差大于2π弧度（即如果经延迟的DLL时钟与基准时钟之间的相位差ΔΦ大于2π弧度），则PD 104的DN输出对于该相位差的持续时间为高（且PD 104的UP输出为低）。当UP信号为高时，CP 106提供电流，从而升高了LF 108上的电压。反之，当DN信号为高时，CP 106吸收电流，从而降低了LF 108上的电压。

当LF 108输出的控制电压信号增大时，通过VCDL 110的时钟的延迟增大，直到基准时钟和经延迟的DLL时钟的相位相等为止，且更具体而言，直到基准时钟与经延迟的DLL时钟之间的相位差ΔΦ等于2π弧度为止。如果存在噪声对LF 108的电压输出的扰动，则反馈环路强制电压返回至使得基准时钟与经延迟的DLL时钟之间的相位差再次等于2π弧度的点。当基准时钟与经延迟的DLL时钟之间的相位差ΔΦ等于2π弧度时，UP和DN信号二者都应当为低，如图2A中所示。然而，应注意，在DLL的实际实现中，为了防止PD 104和CP 106的传输功能中的死区（这会导致糟糕的锁定和高抖动），PD 104被设计成：当UP和DN信号中的任一个基于输入至PD 104的两个时钟的相位关系而即将为高时，使UP和DN信号均为高一段时间。示例性的死区在图2B中示出。

图3示出了为DLL 102构造的拉普拉斯域模型，该模型可用于推导从输入基准时钟到经延迟的DLL时钟的抖动转移函数，且该模型通过以下方程给出

$\frac{{\mathrm{\φ}}_{\mathrm{out}}\left(s\right)}{{\mathrm{\φ}}_{\mathrm{ref}}\left(s\right)}=\frac{e^{-({\mathrm{\τ}}_{\mathrm{buf}}+{\mathrm{\τ}}_{\mathrm{vcdl}})s}+K_{\mathrm{pd}}{K}_{\mathrm{vcdl}}{H}_f\left(s\right)}{1+K_{\mathrm{pd}}{K}_{\mathrm{vcdl}}{H}_f\left(s\right)}---\left(1\right)$

其中

是由DLL 102的VCDL 110产生的经延迟的DLL时钟的相位，

是输入至DLL 102的基准时钟输入的相位，τ_buf是在VCDL 110之前的通过携带该时钟信号的任何缓冲器（例如112）的时间延迟，τ_vcdl是通过VCDL110的时间延迟，K_pd是PD 104的增益，K_vcdl是VCDL 110的增益，以及H_f(s)是LF 108的转移函数。一般而言，由于VCDL 110的转移函数是非线性的，所以当相位通过VCDL 110增加时，K_vcdl改变。此外，K_pd由以下方程给出

$K_{\mathrm{pd}}=\frac{I_{\mathrm{cp}}}{2\mathrm{\π}}---\left(2\right)$

其中I_cp是CP 106的DC电流（上或下）。环路转移函数简单地为

$H_f\left(s\right)=\frac{1}{\mathrm{SC}}---\left(3\right).$

如果假定LF 108是电容器，从而产生单个极点，则转移函数可如下重写为：

$\frac{{\mathrm{\φ}}_{\mathrm{out}}\left(s\right)}{{\mathrm{\φ}}_{\mathrm{ref}}\left(s\right)}=\frac{1+(s/{\mathrm{\ω}}_p)\·e^{-({\mathrm{\τ}}_{\mathrm{buf}}+{\mathrm{\τ}}_{\mathrm{vcdl}})s}}{1+(s/{\mathrm{\ω}}_p)}---\left(4\right)$

从而极点ω_p由下式给出

${\mathrm{\ω}}_p=\frac{I_{\mathrm{cp}}{K}_{\mathrm{vcdl}}}{2\mathrm{\πC}}.---\left(5\right).$

该模型可用于设计，用于最优化抖动，以及用于确定将导致正确锁定的电荷泵电流和环路滤波器电容器的值。在本发明的特定实施例的DLL的情况下，针对具有在2π弧度的相位延迟下见到的K_vcdl的锁定情况最优化抖动。

对于如上所述的DLL 102的正确操作，假定通过VCDL的相位延迟的范围应当是大于π弧度且小于3π弧度。这导致2π弧度的总相位延迟范围。该相位应当偏置π弧度。换言之，通过VCDL 110的最小延迟应当是π弧度，且最大延迟应当是3π弧度。如果总相位延迟范围大于2π弧度，则会出现若干问题。

首先，如果总相位延迟范围大于2π弧度，使得最小相位延迟小于π弧度，则根据PD 104的设计，DLL 102可能永远不会锁定。该问题的示例如下。假定PD 104设计成使得UP和DN输出在PD 104的任一边沿输入时重置。当通过VCDL 110的最小相位延迟小于π弧度时（这是给定处理电压和温度变型下的可能情况），由于经延迟的DLL时钟看起来将领先基准时钟（即看起来相位延迟将大于2π弧度），所以PD 104将产生UP脉冲。基准时钟（也可称为输入基准时钟）与经延迟的DLL时钟（也可称为DLL输出时钟或基准时钟的经延迟版本）之间的该相位关系与DLL输出时钟被延迟超过3π弧度的情况相同。当相位延迟实际上小于π弧度时，如果UP脉冲从PD 104输出，则DLL控制环路将尝试减小DLL相位延迟。然而，由于相位延迟已经处于最小值，它实际上无法减小相位延迟。替代地，LF 108输出的控制电压信号将对应于最小值且将被固定在该最小值，从而强迫DLL 102总是输出具有最小延迟的时钟，阻止DLL在任何时候锁定。

再者，如果通过VCDL 110的总相位延迟大于3π弧度且最小相位延迟为π弧度，则DLL 102会潜在地锁定至基准时钟的多个边沿。随着进一步延迟锁定至这些边沿，抖动会增加，从而使DLL性能降级。该问题也称为谐波锁定，如上所述。

上述问题在图4A-4D中针对具有总相位延迟大于2π弧度且偏移小于π弧度的VCDL 110示出。图4A（情况1）示出相位延迟小于π弧度。在该情况下，PD 104产生比UP脉冲长的DN脉冲，尽管需要较长的UP脉冲来增加延迟。图4B（情况2）示出相位延迟大于π弧度且小于2π弧度（即在π与2π弧度之间）。在这里，UP和DN信号由PD 104正确地产生，且DLL相位被增加以将输出时钟锁定在2π弧度。图4C（情况3）示出相位延迟大于2π弧度且小于3π弧度（即在2π与3π弧度之间）。在这里，UP和DN信号由PD 104正确地产生，且DLL相位被减小以将输出时钟锁定回2π弧度。注意，图4A和4C中的UP和DN信号是相同的，这说明PD 104未区分小于π弧度的相位延迟和在2π与3π弧度之间的相位延迟。图4D（情况4）示出相位延迟大于3π弧度。在该情况下，PD 104产生比DN脉冲长的UP脉冲，尽管需要较长的DN脉冲来增加延迟。注意，图4B和4D中的UP和DN信号是相同的，这说明PD 104未区分在π与2π弧度之间的相位延迟和大于3π弧度的相位延迟。如上所述，图4A-4D中的非常短的脉冲用于避免转移函数中的死区。

附图简述

图1是示例性模拟延迟锁定环（DLL）的图。

图2A是示出当经延迟的DLL时钟与基准时钟之间的相位差等于2π弧度时的理想UP和DN信号的时序图。

图2B示出图1的DLL的相位检测器和电荷泵的转移函数的死区。

图3示出图1的DLL的拉普拉斯域模型。

图4A是示出在通过VCDL的相位延迟小于π弧度的情况下的相位检测器特性的时序图。

图4B是示出在通过VCDL的相位延迟大于π弧度且小于2π弧度的情况下的相位检测器特性的时序图。

图4C是示出在通过VCDL的相位延迟大于2π弧度且小于3π弧度的情况下的相位检测器特性的时序图。

图4D是示出在通过VCDL的相位延迟大于3π弧度的情况下的相位检测器特性的时序图。

图5是根据本发明实施例的DLL的图。

图6A是根据本发明实施例的图5中示出的锁定辅助器（LA）的图。

图6B是示出图6A的锁定辅助器（LA）的操作的时序图。

图7示出图5中的DLL的环路滤波器（LF）上的电压相对于标注为“交换”的复用器控制信号的关系。

图8是根据本发明另一实施例的DLL的图。

图9是用来概括根据本发明各个实施例的方法的高级流程图。

图10示出根据本发明的实施例的包括DLL的眼动监视器电路。

图11用于示出如何使用本发明的实施例的DLL来使作为较大***的一部分的子***内的信号与较大***的时钟同步。

附图标记说明

具体实施方式

现参考图5，图5用于描述根据本发明的实施例的DLL 502。图5中的与图1的相应要素相同或相似的要素以相同标号或附图标记来标注，且无需再次赘述。图1与图5之间的比较揭示，在图5中，在DLL 502中的PD102与CP 106之间包括了称为锁定辅助器（LA）505的新块（也可称为锁定辅助电路）。本质上，LA 505选择性地交换PD 102的UP和DN输出。LA 505的输出被标注为UP’和DN’（分别可表述为“UP’”和DN’），且可称为锁定辅助器输出信号或锁定辅助相位检测信号。此外，存在重置开关511，当启动DLL 502时，该重置开关511将LF 108的电压设置为零。由于CP 106和LF 108响应于UP’和DN’信号共同产生控制电压信号（用于控制VCDL 110），所以CP 106和LF 108可被统称为控制电压发生器513。更具体地，当UP’脉冲比DN’脉冲长时，由控制电压发生器513输出的控制电压信号（被输入至VCDL 110）增大，这导致通过VCDL 110的延迟增加。反之，当DN’脉冲比UP’脉冲长时，由控制电压发生器513输出的控制电压信号减小，这导致通过VCDL 110的延迟减小。

根据本发明的实施例的LA 505的实现在图6A中示出，且相应的示例性时序图在图6B中示出。该实现方式使用简单的逻辑门电路，以克服DLL永不锁定的潜在问题，并防止作为锁定辅助功能的副作用的谐波锁定。参考图6A，LA 505包括两个复用器（MUX）602和604、具有反相输入608的与门606、以及置位/重置（SR）触发器610（该触发器本身可由简单的逻辑门电路组成，例如由两个NOR门电路组成）。LA 505如下地操作。当使用重置开关511（图5）来将LF 108的控制电压信号输出设置为零时，通过基准时钟的VCDL 110的延迟被确保处于最小值。复用器（MUX）602和604本质上控制UP和DN信号与CP 106的连接。

暂时返回参考图1，当通过VCDL 110的相位延迟小于π弧度时，PD 104被设计成使来自PD的DN信号为高，而UP信号为低。如果PD输出的UP和DN信号被直接提供给CP 106，则LF 108的电压将永不增加，且DLL永不会锁定。这是因为如上所述的PD 104的操作的对称性，如图4A中所示。换言之，在相位延迟小于π弧度的情况下，PD 104输出DN脉冲，这些DN脉冲尝试降低通过VCDL 110的延迟。但由于延迟已经处于最小值，所以由LF 108输出的控制电压信号永不增加，且DLL将永远不会锁定。

再次参考图5、6A和6B，根据本发明的实施例，当通过VCDL 110的相位延迟小于π弧度时，在将PD 104输出的UP和DN信号提供给CP 106之前，LA 505的MUX 602和604交换PD 104输出的UP和DN信号。因此，高的DN信号（通常将造成CP吸收电流）变为输入CP 106的UP’信号（从而替代地导致CP提供电流），且低的UP信号变为输入CP 106的DN’信号。以此方式，CP 106被控制成提供电流，从而增加了LF 108输出的控制电压信号，并在通过VCDL 110的相位延迟增加时将DLL 502带往锁定状态。

在某点，LA 505将需要改变UP和DN信号的控制，从而使UP信号变为UP’信号，且DN信号变为DN’信号。换言之，LA 505需要知道何时停止交换UP和DN信号。当由LF 108的电压控制的通过VCDL 110的相位延迟大于π弧度时，交换完成。为了检测通过VCDL 110的相位延迟何时大于π弧度，通过SR触发器610的输出控制MUX 602和604的选择信号，该SR触发器610的输出是图6A和6B中标注为“交换”的信号。当UP信号变为高且DN信号为低时，通过VCDL 110的相位延迟已增大超过π弧度。如图6A所示，与门606的输出（与门606接收UP信号，以及DN信号的反相版本）将SR触发器610置位以改变用于MUX 602和604的选择信号（称为“交换”）。现在，UP信号是用于CP 106的UP’信号，而DN信号是用于CP 106的DN’信号。换言之，从这一时刻开始向前，在PD 104的输出被提供至CP 106之前，LA 505不再交换PD 104的输出。根据实施例，SR触发器610不被重置，直到DLL 502再次掉电然后重启为止。

如上所述，图6B包括与LA 505的操作相对应的时序波形。注意在图6B中，UP信号在DN信号之前变为高的时刻使得“交换”信号变为高，且MUX 602和604的输出（其是LA 505的UP’和DN’输出）改变。在参考图6A和6B描述的实施例中，当交换信号为低时，LA 505交换PD的UP和DN输出，而当交换信号为高时，LA 505不交换（也可称为“不交换”）PD的输出。

本领域普通技术人员将理解，LA的电路***可被修改，以当“交换”信号为高时使PD的UP和DN输出被交换，且当“交换”信号为低时不交换。此外，本领域普通技术人员还将理解，可使用无数种替代的逻辑电路***配置，通过检测如由LF 108的电压控制的通过VCDL 110的相位延迟是否大于π弧度，来控制是否交换PD的UP和DN输出（或产生UP’和DN’输出）。这样的替代配置也在本发明的范围内。

图7示出由DLL 502的LF 108输出的控制电压信号与“交换”信号的关系。随着DLL接近锁定，LF 108输出的控制电压信号增大。随着该电压增大，通过VCDL 110的延迟增大，从而该相位变得大于π弧度。当这发生时，“交换”信号改变极性，使得UP和DN信号不再被交换，且DLL反馈环路将使该相位持续增大，直到DLL锁定。

根据特定实施例，为了确保锁定，应当遵循几项规则。当使用图6A中所示配置来实现LA 505时，SR触发器610应当仅在DLL 502掉电时被重置。否则，MUX 602和604的“交换”控制信号可改变，且CP 106对UP和DN信号的使用将不会被正确使用，且使用LA 505的DLL 502可能无法锁定。此外，PD 104和CP 106不应当具有死区（其概念在上文中在图2B中有描述）如果存在死区，则有可能的是置位“交换”信号以改变来自PD 104的UP和DN信号的使用的条件将不会出现，从而DLL 502也将不会锁定。最终，LA 505中的与门606的输入可能需要迟滞，例如使用施密特触发器电路来抗干扰，以确保将“交换”信号切换为高（逻辑‘1’）的条件在噪声存在的情况下出现。

锁定辅助器505确保LF 108上的电压向DLL将实现锁定的值增大。在此条件下，VCDL 110的控制电压使得通过VCDL 110的相位延迟为2π弧度。然后，输入基准时钟REF CLK被延迟2π弧度，以变成输出DLL CLK。由于情况就是这样（锁定辅助器505确保VCDL控制电压增大，以使DLL变成锁定），且因为VCDL 110控制电压在最小值处开始，所以通过VCDL 110的相位延迟将不能够增大超过2π弧度，从而确保谐波锁定不会出现。

以上讨论的锁定辅助器505被示为在模拟DLL 502中使用，该模拟DLL 502包括CP 106和LF 108。如图8所示，根据本发明的替代实施例，LA 505可用于数字DLL 802，该数字DLL 802包括数字环路滤波器（DLF）807和数模转换器（DAC）809，来代替CP 106和LF 108。DLF 807根据由LA 505产生的UP’和DN’信号产生数字值。由DLF 807产生的数字值通过DAC 809被转换成模拟控制电压信号，且该控制电压信号被用于以图5中的由LF 108产生的控制电压信号控制VDCL 110的方式相同的方式来控制VCDL 110。更具体而言，当UP’信号为高时，DLF 807所产生的值增大，且当DN’为高时，DLF 807所产生的值减小。DLF 807可例如利用升降计数器、有限脉冲响应（FIR）滤波器、或无限脉冲响应（IIR）滤波器来实现，但不限于此。此外，存在重置输入811，在启动DLL 802时，该重置输入811将DLF 807中存储的数字值置为零。由于DLF 807和DAC 809响应于UP’和DN’信号共同产生用于控制VCDL 110的控制电压信号，DLF 807和DAC 809可统称为控制电压发生器813。更具体而言，当UP’脉冲比DN’脉冲长时，控制电压发生器813输出的控制电压信号（被输入至VCDL 110）增大，这导致通过VCDL 110的延迟增大。反之，当DN’脉冲比UP’脉冲长时，由控制电压发生器813输出的控制电压信号减小，这导致通过VCDL110的延迟减小。替代地，VCDL可由DLF 807通过数字方式直接控制，从而消除了对DAC 809的需求，在此情况下，电压发生器813将仅包括DLF807。在此情况下，VCDL将由数字值控制，而不是由模拟值控制。

图9是用来概括本发明的各实施例的方法的高级流程图。参考图9，在步骤902，确定基准时钟与基准时钟的经延迟版本之间的相位差。在步骤904，根据所确定的相位差产生一对信号（例如UP和DN信号。）。在步骤906，根据所确定的相位差选择性地交换在步骤904产生的信号（例如UP和DN信号）。根据实施例，如上所述，当基准时钟与基准时钟的经延迟版本之间的相位差小于π弧度时，交换该对信号；且当基准时钟与基准时钟的经延迟版本之间的相位差大于π弧度时，不交换该对信号。在步骤908，根据该对信号产生控制电压信号，或该对信号的交换版本，该对信号的交换版本来自步骤906。在步骤910，通过根据控制电压信号来延迟基准时钟或其缓冲版本，产生该基准时钟的经延迟版本。根据上述图1-8的讨论，可理解根据本发明的实施例的方法的附加细节。

图10示出根据本发明的实施例的包括DLL 1006的眼动监视器电路1000。DLL 1006可被实现为参考图5讨论的DLL 502，或参考图8讨论的DLL 802。包括嵌入的时钟信号的串行二进制输入数据流被提供给均衡器1002，该均衡器1002输出该串行数据流的均衡版本，该串行数据流的均衡版本被提供给时钟恢复单元（CRU）1004和比较器1010。CRU 1004提取该嵌入的时钟信号，并将所提取的时钟信号转发至DLL 1006。该经恢复的时钟信号如上所述地作为基准时钟（REF CLK）起作用。DLL 1006根据经恢复的时钟信号产生多相输出。更具体地，根据以上描述的本发明的实施例，DLL 502或802（其中之一用于实现DLL 1006）的VCDL 110以避免DLL可能永不锁定的问题且避免谐波锁定的方式产生多相输出。DLL 1006的多相输出被提供给相位内插器1008，该相位内插器1008产生被提供给比较器1010的单相时钟信号。微控制器1012控制相位内插器1008和数模转换器（DAC）1014，其中DAC 1014用于产生被提供至比较器1010的基准电压。基于相位内插器1008所产生的单相时钟信号，比较器1010在数据流的眼内的不同时刻对串行数据流的均衡化版本取样，以构造可用于控制均衡器1002所提供的增益的眼图（例如在示波器上），以提高比特误码率（BER）（BER是串行数据传输中用于监测信号完整性的常见度量）。上述DLL 502和802可替代地用于其它***，例如用于时钟同步，以控制数据采样和/或控制中央处理单元（CPU）内的触发器。这些仅仅是本发明的实施例的DLL的几个示例性用途，并不意味着包含所有用途。

图11用于示出可如何使用本发明的实施例的DLL来使作为较大***（例如微控制器）一部分的子***1001内的信号与该较大***的时钟（例如主时钟）同步。如图11所示，DLL 1102（可实现为如上所述的DLL 502或802）从主时钟1100接收时钟信号。该时钟信号作为DLL 1102的基准时钟（REF CLK）起作用。主时钟1100可以与子***110相距足够的距离，使得其由于主时钟1000与子***1001之间的线路和/或迹线中的RC延迟而偏移（即异相）。图11中示出的各种输入信号表示由子***1001内的诸部件产生的数字信号或由子***1001从一个或多个外部子***接收的数字信号。图11中示出的各种输出信号表示被提供给子***1001内的其它部件或一个或多个外部子***的数字信号。每个输入信号被提供给相应的D触发器1104，D触发器1104也在D触发器的时钟输入处从DLL 1102接收单相输出信号。以此方式，D触发器1104₁-1104_N作为移位寄存器起作用，该移位寄存器使被提供给组合逻辑1106的所有输入信号与来自DLL 1102的输出信号同步。该组合逻辑1106可包括以任何可能方式组合的任何类型的已知逻辑（例如与、与非、或、或非、异或等）。组合逻辑1106的输出被提供给另外的D触发器1108₁-1108_M，这些另外的D触发器也在D触发器的时钟输入处从DLL 1102接收单相输出信号。在此，D触发器1108₁-1108_M作为移位寄存器起作用，该移位寄存器使所有输出信号同步。

虽然在本文中已经说明和描述了特定实施例，但本领域普通技术人员应当理解，任何旨在用于实现相同目的布置可替代所示特定实施例。因此，本发明显然旨在仅由所附权利要求及其等价物来限定。

Claims (21)

1.一种延迟锁定环（DLL），包括：

相位检测器（PD），配置成

确定基准时钟与所述基准时钟的经延迟版本之间的相位差，以及

根据所确定的相位差产生一对相位检测器输出信号；

锁定辅助器（LA），配置成

接收所述一对相位检测器输出信号，以及

通过选择性地交换所述相位检测器输出信号来产生一对锁定辅助器输出信号；

控制电压发生器，配置成接收所述一对锁定辅助器输出信号，并根据所述一对锁定辅助器输出信号来产生控制电压信号；以及

压控延迟线路（VCDL），配置成

接收由所述控制电压发生器所产生的所述控制电压信号，

接收所述基准时钟或其缓冲版本，以及

输出所述基准时钟的经延迟版本，

其中通过所述VCDL的延迟取决于所接收的由所述控制电压发生器所产生的控制电压信号。

2.如权利要求1所述的DLL，其特征在于，所述LA配置成：

当所述基准时钟与所述基准时钟的经延迟版本之间的所述相位差小于π弧度时，交换所述相位检测器输出信号；以及

当所述基准时钟与所述基准时钟的经延迟版本之间的所述相位差大于π弧度时，不交换所述相位检测器输出信号。

3.如权利要求1所述的DLL，其特征在于：

由所述锁定辅助器接收的所述一对相位检测器输出信号包括UP信号和DN信号；

所述锁定辅助器输出信号包括UP’信号和DN’信号；以及

所述LA配置成通过选择性地交换所述UP和DN信号来产生所述UP’和DN’信号。

4.如权利要求4所述的DLL，其特征在于，所述LA包括：

第一复用器，所述第一复用器接收所述UP和DN信号，并输出所述UP和DN信号中的一个作为所述UP’信号；以及

第二复用器，所述第二复用器接收所述UP和DN信号，并输出所述UP和DN信号中的另一个作为所述DN’信号。

5.如权利要求4所述的DLL，其特征在于，所述LA还包括：

逻辑电路***，配置成接收所述UP和DN信号，并基于所述UP和DN信号控制所述第一和第二复用器。

6.如权利要求1所述的DLL，其特征在于，进一步包括：

开关，配置成将由LF所产生的电压信号选择性地设置为零。

7.如权利要求6所述的DLL，其特征在于，所述开关配置成：当所述DLL加电时，将由所述LF所产生的所述电压信号设置为零。

8.如权利要求1所述的DLL，其特征在于，所述控制电压发生器包括：

电荷泵（CP），配置成根据所述一对锁定辅助器输出信号来选择性地提供电流或吸收电流；

环路滤波器（LF），配置成对所述电荷泵的输出滤波，由此产生所述控制电压信号。

9.如权利要求1所述的DLL，其特征在于，所述控制电压发生器包括：

数字环路滤波器（DLF），配置成根据所述一对锁定辅助器输出信号增大或减小数字值；以及

数模转换器（DAC），配置成将所述DLF的数字值转换成所述控制电压信号。

10.一种用于延迟锁定环（DLL）的锁定辅助器，其特征在于，所述DLL包括

相位检测器（PD），配置成

确定基准时钟与所述基准时钟的经延迟版本之间的相位差，以及

根据所确定的相位差产生一对相位检测器输出信号；

控制电压发生器，配置成根据所述一对锁定辅助器输出信号产生控制电压信号；以及

压控延迟线路（VCDL），配置成

接收所述控制电压信号，

接收所述基准时钟或其缓冲版本，以及

输出所述基准时钟的经延迟版本，

其中通过所述VCDL的延迟取决于由所述控制电压发生器所产生的所述控制电压信号；

其中所述锁定辅助器包括：

电路***，配置成在将所述一对相位检测器输出信号提供给所述控制电压发生器之前选择性地交换所述一对相位检测器输出信号。

11.如权利要求10所述的锁定辅助器，其特征在于，所述锁定辅助器的所述电路***配置成：

当所述基准时钟与所述基准时钟的经延迟版本之间的所述相位差小于π弧度时，交换所述相位检测器输出信号；以及

当所述基准时钟与所述基准时钟的经延迟版本之间的所述相位差大于π弧度时，不交换所述相位检测器输出信号。

12.如权利要求10所述的锁定辅助器，其特征在于：

由所述锁定辅助器接收的所述一对相位检测器输出信号包括UP信号和DN信号；

所述锁定辅助器输出信号包括UP’信号和DN’信号；以及

所述锁定辅助器的所述电路***配置成通过选择性地交换所述UP和DN信号来产生所述UP’和DN’信号。

13.如权利要求12所述的锁定辅助器，其特征在于，所述锁定辅助器的所述电路***包括：

第一复用器，所述第一复用器接收所述UP和DN信号，并输出所述UP和DN信号中的一个作为所述UP’信号；以及

第二复用器，所述第二复用器接收所述UP和DN信号，并输出所述UP和DN信号中的另一个作为所述DN’信号。

14.如权利要求13所述的锁定辅助器，其特征在于，所述锁定辅助器的所述电路***还包括：

逻辑电路***，配置成接收所述UP和DN信号，并基于所述UP和DN信号控制所述第一和第二复用器。

15.一种方法，包括：

（a）确定基准时钟与所述基准时钟的经延迟版本之间的相位差；

（b）根据所确定的相位差产生一对相位检测信号；

（c）选择性地交换根据所确定的相位差产生的所述一对相位检测信号，由此产生一对锁定辅助相位检测信号；

（d）根据在步骤（c）产生的所述一对锁定辅助相位检测信号，产生控制电压信号；

（e）通过根据所述控制电压信号延迟所述基准时钟或所述基准时钟的缓冲版本，产生所述基准时钟的经延迟版本。

16.如权利要求15所述的方法，其特征在于，所述步骤（c）包括：

（c.1）当所述基准时钟与所述基准时钟的经延迟版本之间的所述相位差小于π弧度时，交换所述一对相位检测信号；以及

（c.2）当所述基准时钟与所述基准时钟的经延迟版本之间的所述相位差大于π弧度时，不交换所述一对相位检测信号。

17.如权利要求15所述的方法，其特征在于，还包括：当用于产生所述基准时钟和所述基准时钟的经延迟版本的电路***加电时，将所述控制电压信号设置为零。

18.如权利要求15所述的方法，其特征在于，所述步骤（d）包括：

（d.1）根据所述一对锁定辅助相位检测信号，选择性地向节点提供电流，或从所述节点吸收电流；以及

（d.2）对所述节点处的电压进行滤波，由此产生所述控制电压信号。

19.如权利要求15所述的方法，其特征在于，所述步骤（d）包括：

（d.1）根据在步骤（c）产生的所述一对锁定辅助相位检测信号，增大或减小数字值；以及

（d.2）将所述数字值转换成所述控制电压信号。

20.一种***，包括：

均衡器，所述均衡器接收串行数据流，并输出所述串行数据流的均衡版本；

时钟恢复单元（CRU），所述时钟恢复单元从所述串行数据流的均衡版本提取基准时钟信号；

延迟锁定环（DLL），所述延迟锁定环从所述CRU接收所述基准时钟，并产生多相输出；

相位内插器，所述相位内插器接收由所述DLL所产生的所述多相输出，并产生单相时钟信号；

比较器，所述比较器根据由所述相位内插器所产生的所述单相时钟信号将所述串行数据流的均衡版本与基准电压作比较；以及

微控制器，所述微控制器接收所述比较器的输出，并根据所述比较器的输出调节所述均衡器的增益；

其中所述DLL包括

相位检测器（PD），配置成

确定由所述CRU产生的基准时钟与所述基准时钟的经延迟版本之间的相位差，以及

根据所确定的相位差产生一对相位检测器输出信号；锁定辅助器（LA），配置成

接收所述一对相位检测器输出信号，以及

通过选择性地交换所述相位检测器输出信号来产生一对锁定辅助器输出信号；

控制电压发生器，配置成接收所述一对锁定辅助器输出信号，并根据所述一对锁定辅助器输出信号来产生控制电压信号；以及

压控延迟线路（VCDL），配置成

接收由所述控制电压发生器所产生的所述控制电压信号，

接收所述基准时钟或所述基准时钟的缓冲版本，

输出所述基准时钟的所述经延迟版本，以及

输出所述DLL的所述多相输出，所述多相输出被提供给所述相位内插器。

21.一种子***，包括：

延迟锁定环（DLL），所述延迟锁定环接收时钟信号并输出单相输出信号；

第一多个D触发器，所述第一多个D触发器中的每一个包括数据输入、时钟输入以及输出；

第二多个D触发器，所述第二多个D触发器中的每一个包括数据输入、时钟输入以及输出；

组合逻辑，连接在所述第一多个D触发器的所述输出与所述第二多个D触发器的所述输入之间；

其中由所述DLL输出的所述单相输出信号被提供给所述第一和第二多个D触发器的所述时钟输入，由此使输入所述组合逻辑的输入信号与来自所述组合逻辑的输出信号同步；

其中所述DLL包括

相位检测器（PD），配置成

确定所接收的时钟信号与所接收的时钟信号的经延迟版本之间的相位差，以及

根据所确定的相位差产生一对相位检测器输出信号；锁定辅助器（LA），配置成

接收所述一对相位检测器输出信号，以及

通过选择性地交换所述相位检测器输出信号来产生一对锁定辅助器输出信号；

控制电压发生器，配置成接收所述一对锁定辅助器输出信号，并根据所述一对锁定辅助器输出信号来产生控制电压信号；以及

压控延迟线路（VCDL），配置成

接收由所述控制电压发生器所产生的所述控制电压信号，

接收所述时钟信号或所述时钟信号的缓冲版本，

输出所述时钟信号的所述经延迟版本，以及

输出所述单相输出信号，所述单相输出信号被提供给所述第一和第二多个D触发器的所述时钟输入。

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