CN103378040B - 半导体器件封装件及半导体器件封装方法 - Google Patents

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Abstract

本发明公开了一种半导体器件封装件及半导体器件封装方法。在一种实施例中，由于半导体器件的封装件包括衬底以及设置在衬底的第一表面上的接触焊盘。接触焊盘具有第一侧以及与第一侧相对的第二侧。导电线路连接至接触焊盘的第一侧，并且导电线路的延伸部连接至接触焊盘的第二侧。多个接合焊盘设置在衬底的第二表面上。

Description

半导体器件封装件及半导体器件封装方法
技术领域
本发明涉及半导体技术领域，更具体地，涉及半导体器件封装件及半导体器件封装方法。
背景技术
半导体器件被用于各种电子应用中，例如，个人电脑，手机，数码相机。通常在单个半导体晶圆上制造数十或者数百的集成电路(IC)管芯。通过沿分割线锯割集成电路来分成多个单独的管芯。然后，分别封装各单独的管芯，例如以多芯片组件方式，或者以其他类型的封装方式。
半导体产业通过继续减小最小部件尺寸，使得更多的元件被集成至给定的区域内，因而可继续提高各种电子元件(例如，晶体管、二极管、电阻器、电容器等等)的集成密度。在一些应用中，这些较小的电子元件也需要较小的封装件，即该较小的封装件利用的面积比过去的封装件的面积小。用于半导体器件的一种类型的较小封装是晶圆级芯片尺寸封装(WLCSP)，其通常包括再分配层(RDL)，用于使用于IC管芯的接触焊盘的布线扇开，以致电接触件可被制作为具有比管芯的接触焊盘的间距大的间距。
这些较小的IC和较小的封装IC管芯通常用于手持设备中，例如移动电话。然而，如果使用了该IC的终端产品被用户掉落，可能发生IC损坏，并因此终端产品也损坏。
因而，本领域需要更坚固的用于半导体器件的小尺寸封装件。
发明内容
为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种用于半导体器件的封装件，包括：
衬底；
设置在所述衬底的第一表面上的接触焊盘，所述接触焊盘具有第一侧和与所述第一侧相对的第二侧；
连接至所述接触焊盘的第一侧的导电线路；
连接至所述接触焊盘的第二侧的所述导电线路的延伸部；以及
设置在所述衬底的第二表面上的多个接合焊盘。
在可选实施例中，所述接触焊盘位于所述衬底的阵列区的角部中。
在可选实施例中，所述导电线路的延伸部包括所述导电线路的第一延伸部，并且所述接触焊盘进一步包括第三侧以及与所述第三侧相对的第四侧，所述封装件进一步包括：连接至所述接触焊盘的第三侧的所述导电线路的第二延伸部；以及连接至所述接触焊盘的第四侧的所述导电线路的第三延伸部。
在可选实施例中，所述导电线路包括第一导电线路，并且所述接触焊盘进一步包括第三侧和与所述第三侧相对的第四侧，所述封装件进一步包括：连接至所述接触焊盘的第三侧的第二导电线路；以及连接至所述接触焊盘的第四侧的所述第二导电线路的延伸部。
在可选实施例中，所述第二导电线路的延伸部在靠近所述接触焊盘的连接区边界下面完全延伸。
在可选实施例中，所述第二导电线路的延伸部延伸超过所述连接区边界。
在可选实施例中，所述导电线路的延伸部在靠近所述接触焊盘的连接区边界下面完全延伸。
在可选实施例中，所述连接区边界包括设置在所述接触焊盘上方的凸点下金属化层(UBM)结构的一部分的边缘或者可与所述封装件连接的焊点的最宽部分的边缘。
在可选实施例中，所述导电线路的延伸部延伸超过所述连接区边界。
在可选实施例中，所述导电线路的延伸部延伸超过所述连接区边界大约几毫米至几微米或者更少。
在可选实施例中，所述接触焊盘包括第一接触焊盘，其中所述导电线路的延伸部延伸至设置在所述衬底的所述第一表面上的第二接触焊盘。
根据本发明的另一方面，还提供了一种封装的半导体器件，包括：
封装件，所述封装件包括：
衬底；
设置在所述衬底的顶面上的接触焊盘，所述接触焊盘具有第一侧和与所述第一侧相对的第二侧；
连接至所述接触焊盘的第一侧的导电线路；
连接至所述接触焊盘的第二侧的所述导电线路的延伸部；和
设置在所述衬底的底面上的多个接合焊盘；以及
集成电路管芯，连接至位于所述封装件的所述衬底的顶面上的所述接触焊盘。
在可选实施例中，所述封装的半导体器件进一步包括多个所述接触焊盘，其中，在所述衬底上的多个接触焊盘的阵列区的每个角部中设置有所述多个接触焊盘中的一个，并且所述集成电路管芯连接至所述多个接触焊盘中的每一个。
在可选实施例中，所述封装的半导体器件进一步包括设置在所述衬底上的多个接触焊盘的阵列区的角区域中的多个所述接触焊盘，并且所述集成电路管芯连接至在所述衬底上的所述多个接触焊盘的阵列区的角区域中的多个接触焊盘中的每一个。
在可选实施例中，所述接触焊盘包括第一接触焊盘，所述封装的半导体器件进一步包括设置在所述衬底上的多个第二接触焊盘，并且所述集成电路管芯连接至所述多个第二接触焊盘。
在可选实施例中，所述封装件的衬底包括印刷电路板(PCB)。
在可选实施例中，所述封装件包括晶圆级芯片尺寸封装件(WLCSP)。
根据本发明的又一个方面，还提供了一种封装半导体器件的方法，所述方法包括：
提供封装件，所述封装件包括：
衬底；
设置在所述衬底的第一表面上的包括多个第一接触焊盘和多个第二接触焊盘的阵列区，所述阵列区具有多个角部，其中，在所述阵列区的所述多个角部的每一个中设置所述多个第一接触焊盘中的一个，所述第一接触焊盘具有第一侧和与所述第一侧相对的第二侧；
连接至每一个第一接触焊盘的第一侧的导电线路；
连接至每一个第一接触焊盘的第二侧的所述导电线路的延伸部；和
设置在所述衬底的底面上的多个接合焊盘；
提供集成电路管芯；以及
将所述集成电路管芯连接至在所述封装件的所述阵列区中的所述多个第一接触焊盘和所述多个第二接触焊盘。
在可选实施例中，将所述集成电路管芯连接至所述多个第一接触焊盘和所述多个第二接触焊盘包括：
将多个焊球附接至所述集成电路管芯的表面上的多个接触件，附接至所述衬底上的所述多个第一接触焊盘和所述多个第二接触焊盘，或者附接至所述集成电路管芯的表面上的所述多个接触件以及所述衬底上的所述多个第一接触焊盘和所述多个第二接触焊盘；以及
对所述焊球的材料进行回流以在所述封装件和所述集成电路管芯之间形成多个焊点。
在可选实施例中，所述方法进一步包括：在所述集成电路管芯和所述衬底之间设置底部填充材料，或者在所述集成电路管芯上方设置模塑料。
附图说明
为更完整的理解实施例及其优点，现将结合附图所进行的以下描述作为参考，其中
图1示出了根据实施例的用本发明的新的封装件封装的集成电路管芯的立体图；
图2是根据实施例的在图1中示出的封装工艺之后的封装半导体器件的立体图；
图3示出了具有多个接触焊盘以及形成在其上的导电线路的封装件的顶面的俯视图；
图4A示出了具有导电线路连接至其一侧的接触焊盘的更详细的俯视图；
图4B和4C示出了本发明的图4A中的导电线路的延伸部连接至接触焊盘的与导电线路连接的一侧相对的另一侧的实施例；
图4D和4E示出了图4A中示出的导电线路的三个延伸部连接至接触焊盘的实施例；
图5A示出了具有两个导电线路连接至接触焊盘的两侧的接触焊盘的更详细的视图；
图5B、5C和5D示出了本发明的图5A中示出的两个导电线路的延伸部连接至接触焊盘的实施例；
图6是根据实施例的封装的集成电路的实例的截面图，示出了形成在集成电路管芯和封装件之间的焊点；
图7示出了根据实施例的具有设置在接触焊盘上方的凸点下金属化层(UBM)结构的封装件；
图8示出了根据实施例的焊点的截面图；以及
图9示出了根据本发明实施例的封装半导体器件的方法流程图。
除非另有所指，不同附图中相对应的数字和符号通常指相对应的部分。绘制附图以清楚示出各实施例的相关方面并且不必按比例绘制。
具体实施方式
下面，详细讨论本发明各实施例的制造和使用。然而，应该理解，本发明提供了许多可以在各种具体环境中实现的可应用的发明构思。所讨论的具体实施例仅仅示出了制造和使用本发明的具体方式，而不用于限制本发明的范围。
本发明的实施例涉及用于半导体器件的封装件。将在本文描述新的封装件、封装方法以及封装的半导体器件。
首先参照图1，示出了根据实施例的用本发明的新的封装件102封装的半导体器件的立体图。半导体器件包括含有形成在工件上的集成电路的集成电路管芯100。例如，工件可包括半导体衬底，包含硅或者其他半导体材料，并且工件可被绝缘层覆盖。管芯100的工件可包括诸如在单晶硅上方的氧化硅。化合物半导体(例如，以GaAs，、InP、Si/Ge或者SiC为例)可代替硅使用。集成电路管芯100形成在其上的工件可包括诸如绝缘体上硅(SOI)或者绝缘体上锗(GOI)衬底。多个集成电路管芯100制造在单个工件上，然后以分割线分割，将工件分成单个管芯100。
集成电路管芯100可包括形成在工件中和/或上方的一个或者多个元件和/或电路(未示出)。集成电路管芯100可包括导电层和/或半导体元件(例如，晶体管、二极管、电容器等，也未示出)。管芯100包括俯视图为正方形或者矩形的管芯。集成电路管芯100可包括诸如逻辑电路、存储器件或者其他类型的电路。集成电路管芯100包括形成在其底面上的多个接触件(图1中未示出，参见图6中的接触件132)。
多个焊球104形成在集成路管芯100的底面上，例如，集成路管芯100的底面上的多个接触件132上。焊球120可包括诸如微凸块或者焊料凸块。焊球104可以布置在行和列的矩阵中。焊球104图案包括与封装件102的顶面上的接触焊盘108和108’的阵列区115相同的图案。
封装件102包括衬底106。在一些实施例中，衬底106包括诸如印刷电路板(PCB)。在一些实施例中，封装件102包括诸如晶圆级芯片尺寸封装件(WLCSP)。衬底106可包括在此将进一步描述的衬底通孔(TSV)、布线以及再分配层(RDL)。可选地，衬底106可包括其他材料，封装件102可包括其他类型的封装件，并且衬底106的布线可包括其他材料和结构。
衬底106包括形成在其顶面上的阵列区115中的接触焊盘108和108’。接触焊盘108设置在衬底106上的阵列区115的角部和角区域(图1中未示出；见图3中的角部112和角区域114)，并且接触焊盘108’设置在衬底的其他地方，例如，阵列区115的中心区域和边缘区域中。作为实例，接触焊盘108和108’包括Cu、Al、它们的合金、其他金属或者其组合。衬底106还包括连接接触焊盘108和108’的导电线路120(图1中未示出，参见图3)，本文将在下面进一步描述。接触焊盘108和108’以及导电线路120可包括在衬底106的导电材料层中的蚀刻路径和/或布线线路。例如，衬底106的部分或者设置在衬底106上方的绝缘材料可被去除以露出接触焊盘108和108’，以使他们可在封装工艺期间通过管芯100上的焊球104电接触。
为封装集成电路管芯100，将集成电路管芯100上的焊球104附接至位于封装件102的衬底106的顶面103上的接触焊盘108和108’。例如，焊料回流工艺用于对焊球104的焊锡进行回流焊，并将集成电路管芯100附接至封装件102，从而焊球104电性连接并且机械连接至衬底106上的接触焊盘108和108’，并且在管芯100和封装件102之间形成焊点(参见图6中的焊点130)。焊球104可以可选地使用其他方法连接至封装件102的衬底106。
例如，在一些实施例中，焊球(图1中未示出，参见图7中的焊球148)可以可选地附接至封装件102的接触焊盘108和108’而不是管芯100上的接触件132。如在焊球104附接至管芯100上的接触件的实施例所描述的，对焊球148的焊锡材料进行回流。在又一种实施例中，焊球140和148可分别连接至管芯100和封装件102。
在一些实施例中，使用倒装芯片接合到线路(bond-on-trace，BOT)的连接技术将集成路管芯100附接至封装件102。接触焊盘108和108’可包括用于将管芯100附接至衬底102的凸块导线直连图案(bump-on-tracepattern)，其中集成路管芯100使用BOT封装技术封装。可选地，在其他实施例中，接触焊盘108和108’的图案可包括典型地用于焊球的图案。其他倒装芯片连接技术和其他类型的接触焊盘108和108’还可用于将集成电路管芯100附接至封装件102。
图2是根据实施例的在图1中示出的封装工艺之后的封装半导体器件110的立体图。集成电路管芯100上的焊球104通过图6中示出的多个焊点130连接至封装件102上的接触焊盘108和108’。
图3示出了具有多个接触焊盘108和108’以及形成在其上的导电线路120的封装件102的顶面103的俯视图。管芯100将被附接的区域以虚拟方式表示，即，通过虚线。接触焊盘108在本文中(例如，权利要求中)还被称为第一接触焊盘108，并且接触焊盘108’还被称为第二接触焊盘108’。根据本发明的实施例，集成路管芯100使用图6中示出的焊点130连接至第一接触焊盘108和第二接触焊盘108’。
再次参照图3，接触焊盘108形成在阵列区115的角部112或者边角区域114中，阵列区115由形成在衬底106上的接触焊盘108和108’组成。在阵列区115的每个角部112中可形成一个接触焊盘108。可选地，在阵列区115的角区域114中可形成多个接触焊盘108。
图3中示出了角区域114的图案的一些实例。在左上角区域114中，三个接触焊盘108包括：角接触焊盘108和在其右边的一个接触焊盘108，以及在角接触焊盘108下方的另一个接触焊盘108。在右上角区域114中，包括两行接触焊盘108，还包括角接触焊盘108和两相邻的接触焊盘108。在左下角区域114中，包括由具有角接触焊盘108的三个接触焊盘108组成的单行接触焊盘。可选地，根据设计，在角区域114中，接触焊盘108的图案可包括各种其他结构。
根据实施例，在角部112和角区域114中的接触焊盘108包括改进焊点130(参见图6)形成的延伸部124(参见图4A)，将在后面进一步描述。再次参照图3，其他的接触焊盘108’沿由接触焊盘108和108’的阵列区115的边缘设置和/或沿阵列区115的中央设置。一种或者多种接触焊盘108和108’可连接至与接触焊盘108和108’相邻的通孔116。在一些实施例中，通孔116可包括衬底通孔(TSV)。
在一些实施例中，导电线路120和接触焊盘108和108’形成在衬底106的单金属化层上。导电线路120和接触焊盘108和108’通过沉积导电材料层和使用光刻图案化导电材料层形成。导电线路120和接触焊盘108和108’还可使用镶嵌技术形成：通过首先沉积绝缘材料，图案化绝缘材料层，以及用导电材料填充图案化后的绝缘材料以形成导电线路120和接触焊盘108和108’。例如，在一些实施例中，导电线路120和接触焊盘108和108’使用单光刻掩模和图案化工艺形成。可选地，导电线路120和接触焊盘108和108’可使用其他方法形成并且可形成在衬底106的一个或者多个金属化层中。
通过设置在衬底106的表面上的绝缘材料118暴露接触焊盘108和108’。绝缘材料118可包括氮化硅，二氧化硅，其他绝缘材料，它们的组合或者它们的多层。导电线路120位于绝缘材料118下面并且与接触焊盘108和108’电接触(例如，连接)。导电线路120可包括用于封装件102的水平连接，并且可包括连接至在衬底106的相反侧(例如，底部)上的接触焊盘136(未在图3中示出；参见图6)的扇出布线。
根据本发明的实施例，导电线路120在封装件102的接触焊盘108和108’的阵列区115的角部112或者角区域114中延伸。导电线路120的延伸材料此处称为导电线路120的延伸部124(图3中未示出，参见图4B)，延伸部124将在下面进一步描述。
图4A示出了具有导电线路120连接至一侧的接触焊盘108的更详细的俯视图。示出的结构表示本发明实施之前原始设计布局。虚线的圆圈表示接近接触焊盘108的连接区边界122，将在下面参考图7和图8进一步描述。连接区边界122包括焊点130将形成在此的焊球接合区(参见图6)。例如，在一些实施例中，连接区边界122包括设置在接触焊盘108(参见图7)上方的凸点下金属化层(UBM)结构150的一部分的边缘或者可连接至封装件120的焊点130的最宽部分的边缘。
图4B和4C示出了本发明的实施例，其中图4A中示出的导电线路120的延伸部124在导电线路120的对侧连接至接触焊盘108。在图4B中，延伸部124包括具有尺寸d1的长度，其中尺寸d1包括诸如几毫米至几微米或者更少。可选地，尺寸d1可包括其他数值。在本实施例中，延伸部124在靠近接触焊盘108的连接区边界122下方完全延伸。例如，如所示的，延伸部124的边缘126与连接区边界122基本对齐。俯视图中的导电线路的延伸宽度124包括与导电线路120的宽度基本相同的宽度。
将延伸部124增加到形成接触焊盘108和导电线路120的导电材料层的布局中有利于改进后续形成的连接至接触焊盘108的焊点130(参见图6)。延伸部124提供在焊点130下的附加材料，导致形成改进的焊点130，这是因为由于靠近焊点的延伸部124的存在而使得提高了热导电性。
图4C示出了本发明的两种其他实施例。在这些实施例中，导电线路120的延伸部124包括大于尺寸d1的长度。延伸部124的边缘以虚线128示出。导电线路120的延伸部124可包括具有尺寸d2的长度，其中尺寸d2包括诸如几毫米至几微米或者更少。可选地，尺寸d2可包括其他数值。在本实施例中，延伸部124延伸超过靠近接触焊盘108的连接区边界122。俯视图中的导电线路的延伸部124的宽度包括与导电线路120的宽度基本相同的宽度。
在图4C中示出的另一种实施例中，导电线路120的延伸部124可延伸至封装件102的衬底106上的其他地方。如图4C中左侧所示，延伸部124可沿衬底106纵向延伸并且与另一接触焊盘108和108’电接触。在其他实施例中，导电线路120的延伸部124可沿衬底106纵向延伸并且可不与另一接触焊盘108或者108’或者其他导电元件(未示出)连接。
图4D和图4E示出了图4A中示出的导电线路120的三个延伸部124a，124b以及124c连接至接触焊盘108的实施例。在图4D中，延伸部124a连接接触焊盘108的一侧，该侧与接触焊盘108的与导电线路120连接的一侧相对。延伸部124a可延伸超过连接区边界122并且具有边缘128a，或者延伸部124a可具有与连接区边界122基本对齐的边缘126a，如虚线所示。在本实施例中，延伸部124a包括导电线路120的第一延伸部124a。导电线路120的第二延伸部124b连接至接触焊盘108的第三侧，并且导电线路120的第三延伸部124c连接至接触焊盘108的第四侧。接触焊盘108的第四端与接触焊盘108的第三侧相对。如所示的，第二延伸部124b和第三延伸部124c分别具有与连接区边界122基本对齐的边缘126a和126b。例如，第二延伸部124b和第三延伸部124c以与第一延伸部124a和导电线路120基本垂直的方向连接至接触焊盘108。
可选地，如图4E中所示，第二延伸部124b和第三延伸部124c的边缘128b(以虚线表示)和128c可分别以包括尺寸d2的预确定量(参见图4C)延伸超过连接区边界122并至另一接触焊盘108或者108’，或者衬底106上的其他地方。
在图4B至图4E中，为获得接触焊盘108的平衡结构，其中延伸部124、124a、124b和124c提供了在连接区边界122内或穿过连接区边界122的邻接接触焊盘108的附加导电材料。邻接接触焊盘108的导电线路120的延伸部124、124a、124b和124c加强了后续形成在接触焊盘108上的焊点(参见图6中的焊点130)，在衬底106的接触焊盘阵列区115的角部112和角区域114中提供了更强固的连接。
如图5A中的俯视图所示，在一些设计中，两个导电线路120a和120b可连接至接触焊盘108。接触焊盘108具有分别连接至接触焊盘108的两个基本垂直端(即，接触焊盘108的右端和顶端)的两个导电线路120a和120b。根据实施例，导电线路120a和120b延伸至与导电线路120a和120b形成的一侧相对的另一侧，以提供平衡结构并且加强后续形成的焊点(参见图6中的焊点130)。图5B、5C和5D示出了图5A中示出的两个导电线路120a和120b的延伸部124a和124b连接至接触焊盘108的本发明的实施例。
在图5B中，延伸部124a连接至接触焊盘108的左侧，该左侧与接触焊盘的与导电线路120a连接的右侧相对。延伸部124b连接至接触焊盘的底侧，该底侧与接触焊盘的与导电线路120b连接的顶侧相对。延伸部124a和延伸部124b分别具有完全在连接区边界122内延伸的边缘126a和126b。可选地，如图5C中所示，延伸部124a和延伸部124b可具有延伸超过连接区边界122的边缘128a和128b。可选地，如图5D中所示，一个延伸部124a可具有延伸超过连接区边界122的边缘128a，并且另一个延伸部124b具有在连接区边界122内完全延伸的边缘126a。延伸部124a和/或延伸部124b以包括尺寸d2的预确定量(参见图4C)延伸超过连接区边界122，并至另一接触焊盘108或者108’，或者衬底106上的其他地方，如本申请中在其他实施例中描述的。
图6是根据实施例的封装的集成电路110的实例的截面图，示出了形成在集成电路管芯100和封装件102之间的焊点130。焊点130形成在集成电路管芯100上的接触件132和封装件102上的接触焊盘108和108’之间。在示出的实施例中，具有延伸部124的接触焊盘108设置在接触焊盘108和108’的阵列区115的角区域114中。封装件102包括形成在一个或者多个金属化层中的布线134，所述一个或者多个金属化层形成在衬底106中。接触焊盘108和108’、导电线路120、以及延伸部124形成在布线134的一个或者多个金属化层中。衬底106可包括形成在其内的可选的再分配层(RDL)138。例如，布线134可包括RDL的一部分。作为另一种实例，RDL可包括用以扩大管芯100的占位面积的扇出区域，使得封装件102的底面上的接合焊盘136的占位面积大于管芯100上的接触件132的占位面积。
在一些实施例中，多个衬底通孔(TSV)140可形成在衬底中。例如，在一些实施例中，TSV140可连接至图3中示出的通孔116。如所示的，多个接合焊盘136形成在封装件102的底面上。接合焊盘136提供了连接区，以用于电接触封装的半导体器件110(例如，在端部应用)。根据设计，TSV140可以或者可以不连接至接合焊盘136。多个焊球142可以可选地附接至封装半导体器件110的接合焊盘136，如以虚线示出的。
如以虚线示出的，包括绝缘材料的底部填充材料144可以可选地施加在管芯100和封装件102之间。例如，填充材料144可包括环氧树脂或者聚合物。也如图6中以虚线示出的，还包括绝缘材料的模塑料146可以可选地设置在管芯100和封装件102的暴露部分的上方。模塑料146可包括与底部填充材料144类似的材料。可选地，模塑料146和底部填充材料144可包括其他材料，且可不包括在封装的半导体器件110中。
图7示出了根据实施例的具有设置在接触焊盘108上方的凸点下金属化层(UBM)结构150的封装件120的部分。在示出的实施例中，焊球148可连接至封装件120。例如，在本实施例中，焊球104可不连接至管芯100，或者焊球104也可连接至管芯100。UBM结构150形成绝缘材料118的上方，绝缘材料118设置在导电线路120、接触焊盘108和延伸部124的上方。UBM结构150包括形成在部分绝缘材料118内或者上方的导电部件152，导电部件152包括金属。UBM结构150是可选的并且便于焊球148的形成，和/或便于管芯100上的焊球104粘附至封装件102。
在图7中还示出了导电线路120、接触焊盘108以及延伸部124的截面图。在本实施例中，左焊球148下面的延伸部124包括与连接区边界122的边缘基本对齐的边缘126，连接区边界122的边缘包括在焊球148下方的UMB结构150的边缘。例如，连接区边界122可包括设置在接触焊盘108上方的UBM结构150的部分的边缘。优选地，延伸部124在连接区边界122下完全延伸。右焊球148下面的延伸部124包括延伸超过连接区边界122的边缘。尺寸d3包括UMB结构150的宽度，其尺寸中d3包括诸如几毫米至几微米或者更少，然而可选地尺寸d3也可包括其他数值。例如，尺寸d3示例说明了连接区边界122的尺寸和位置。
图8示出了根据实施例的焊点130的更详细的截面图。例如，在本实施例中，焊球104和148分别形成在管芯100和封装件102上。焊点130包括焊料回流工艺之后焊球104和焊球148的焊料。图8中也示出了导电线路120、接触焊盘108以及延伸部124的截面图。在本实施例中，焊点130下面的延伸部124的边缘128延伸超过连接区边界122的边缘，其中连接区边界122的边缘包括焊点130的最宽的部分。优选地，延伸部124在连接区边界122的下面充分延伸并且进一步还延伸超过连接区边界122的边缘。例如，尺寸d3包括焊点130的最宽部分的宽度，这可包括焊球104和/或148的宽度。
在焊球148附接至接触焊盘108’之前，绝缘材料118中的开口形成在接触焊盘108上方。可使用以下方法形成开口：通常用于无阻焊膜设计(NSMD)工艺或者阻焊膜设计(SMD)工艺的方法，例如，球栅阵列(BGA)接合区功能或者其他技术。根据本文中描述的实施例改变组合的接触焊盘108/导电线路120的形状以包括导电层中的导电线路120的延伸部124。
图9示出了根据本发明实施例的封装半导体器件的方法流程图160。在步骤162中，提供如本申请描述的封装件102，封装件102包括与接触焊盘108的第一侧连接的导电线路120以及与接触焊盘108的第二侧连接的导电线路120的延伸部124。在步骤164中，提供集成电路管芯100。在步骤166，将集成电路管芯100连接至接触焊盘108，例如，连接至多个接触焊盘108和108’。在可选的步骤168中，底部填充材料144可形成在集成电路管芯100和封装件102之间。在可选的步骤170中，模塑料146可形成在集成电路管芯100上方。可选地，步骤168和170可省略。
本发明的实施例包括本申请描述的新的半导体器件封装件102，并且还包括具有封装件102的封装的半导体器件110。本发明的实施例还包括使用本申请描述的封装件102封装半导体器件的方法。
本发明实施例的优点包括提供一种新的封装件102，该封装件具有自导电线路120连接至接触焊盘108的各相对侧的延伸部124、124a、124b和124c，所述接触焊盘108在接触焊盘108和108’的阵列区115的角部112和/或角区域114中。延伸部124、124a、124b和124c改进了焊点130的形成，并导致提高了坠落测试寿命，例如在坠落测试期间或者在使用封装的半导体器件110的端部应用中。根据实施例，NSMD和UBM与接触焊盘108和108’尺寸比值的比值不改变。
延伸部124、124a、124b和124c可被包括在导电线路120和接触焊盘108和108’形成在其中的导电材料层中。因此，不需要附加的光刻掩模或者光刻工艺来实现本发明的实施例。相反，可改造现有的光刻掩模以便将新的延伸部124，124a，124b和124c实施到导电材料层布局中。
在如图4B和4C中所示的两个方向中，或者在如图4D和图5B至图5D所示的四个方向中，加入接触焊盘108导电材料层中的延伸部124、124a、124b和124c平衡了接触焊盘108。在一些实施例中，如图4C和5C中所示，延伸部124、124a，124b和124c提供加入的邻接接触焊盘108的对称导电材料。如在此描述的，新的延伸部124、124a、124b和124c增加到管芯100和封装件102的角部或者角区域处的接触焊盘108处，诸如接触焊盘108和108’的阵列区115的角部112或者角区域114中。在一些实施例中，延伸部124、124a、124b和124c也可增加到阵列区115的其他区域中的其他接触焊盘108’处。
布局中的导电线路120没有包括新的延伸部124，124a，124b和124c的情况下，在一些应用中焊点裂纹可易于形成在接触焊盘108和108’与焊球104和/或144之间，尤其在接触焊盘108和108’的阵列区115的角部112和角区域114中。根据实施例，由于设置在焊点130下面的附加的导电材料提高了焊点130的焊料的热导电性，因而包括导电线路120的新的延伸部124，124a，124b以及124c改进了焊点130形成。改进的、更坚固的焊点130的形成提高了封装器件110产量，改进了封装器件110坠落测试结果，并且提高了封装器件110的寿命。而且，在此描述的新的封装件120和封装方法在封装工艺流程中易于实施。
根据本发明的一种实施例，一种用于半导体器件的封装件，包括衬底以及设置在所述衬底的第一表面上的接触焊盘。所述接触焊盘具有第一侧和与所述第一侧相对的第二侧。导电线路连接至所述接触焊盘的所述第一侧，所述导电线路的延伸部连接至所述接触焊盘的所述第二侧；多个接合焊盘设置在衬底的第二表面上。
根据另一种实施例，一种封装的半导体器件包括封装件，所述封装件包括衬底以及设置在所述衬底的顶面上的接触焊盘。所述接触焊盘具有第一侧和与所述第一侧相对的第二侧。导电线路连接至所述接触焊盘的第一侧，并且所述导电线路的延伸部连接至所述接触焊盘的第二侧。所述封装件还包括设置在所述衬底的底面上的多个接合焊盘。集成电路管芯连接至在所述封装件的衬底的顶面上的接触焊盘。
根据又一种实施例，一种封装半导体器件的方法包括提供封装件，所述封装件包括衬底以及设置在衬底的第一表面上的多个第一接触焊盘和多个第二接触焊盘的阵列区。所述阵列区具有多个角部。在阵列区的多个角部的每一个中设置所述多个第一接触焊盘的一个。第一接触焊盘具有第一侧和与所述第一侧相对的第二侧。导电线路连接至第一接触焊盘的每一个的第一侧，以及所述导电线路的延伸部连接至第一接触焊盘的每一个的第二侧。将多个接合焊盘设置在所述衬底的底面上。提供集成电路管芯，并且将所述集成电路管芯连接至封装件的所述阵列区中的多个第一接触焊盘和多个第二接触焊盘。
尽管已经详细地描述了本发明及其优势，但应该理解，可以在不背离所附权利要求限定的本发明主旨和范围的情况下，做各种不同的改变，替换和更改。例如，本领域技术人员容易理解，可改变本文描述的许多部件，功能，工艺和材料，而保留在本发明的范围内。而且，本申请的范围并不仅限于本说明书中描述的工艺、机器、制造、材料组分、装置、方法和步骤的特定实施例。作为本领域普通技术人员应理解，通过本发明，现有的或今后开发的用于执行与根据本发明所采用的所述相应实施例基本相同的功能或获得基本相同结果的工艺、机器、制造，材料组分、装置、方法或步骤根据本发明可以被使用。因此，所附权利要求应该包括在这样的工艺、机器、制造、材料组分、装置、方法或步骤的范围内。

Claims (20)

1.一种用于半导体器件的封装件，包括：
衬底；
设置在所述衬底的第一表面上的接触焊盘，所述接触焊盘具有第一侧和与所述第一侧相对的第二侧；
连接至所述接触焊盘的第一侧的导电线路，所述导电线路具有设置为穿过所述接触焊盘的整个表面的桥接部分；
连接至所述接触焊盘的第二侧和所述桥接部分的所述导电线路的延伸部，其中，所述导电线路、所述导电线路的延伸部和所述导电线路的桥接部分设置在第一平面处，所述接触焊盘设置在与所述第一平面不同的第二平面处；以及
设置在所述衬底的第二表面上的多个接合焊盘。
2.根据权利要求1所述的封装件，其中，所述接触焊盘位于所述衬底的阵列区的角部中。
3.根据权利要求1所述的封装件，其中，所述导电线路的延伸部包括所述导电线路的第一延伸部，并且所述接触焊盘进一步包括第三侧以及与所述第三侧相对的第四侧，所述封装件进一步包括：
连接至所述接触焊盘的第三侧的所述导电线路的第二延伸部；以及
连接至所述接触焊盘的第四侧的所述导电线路的第三延伸部。
4.根据权利要求1所述的封装件，其中，所述导电线路包括第一导电线路，并且所述接触焊盘进一步包括第三侧和与所述第三侧相对的第四侧，所述封装件进一步包括：
连接至所述接触焊盘的第三侧的第二导电线路；以及
连接至所述接触焊盘的第四侧的所述第二导电线路的延伸部。
5.根据权利要求4所述的封装件，其中，所述第二导电线路的延伸部在靠近所述接触焊盘的连接区边界下面完全延伸。
6.根据权利要求5所述的封装件，其中，所述第二导电线路的延伸部延伸超过所述连接区边界。
7.根据权利要求1所述的封装件，其中，所述导电线路的延伸部在靠近所述接触焊盘的连接区边界下面完全延伸。
8.根据权利要求7所述的封装件，其中，所述连接区边界包括设置在所述接触焊盘上方的凸点下金属化层(UBM)结构的一部分的边缘或者可与所述封装件连接的焊点的最宽部分的边缘。
9.根据权利要求7所述的封装件，其中，所述导电线路的延伸部延伸超过所述连接区边界。
10.根据权利要求9所述的封装件，其中，所述导电线路的延伸部延伸超过所述连接区边界几毫米至几微米或者更少。
11.根据权利要求9所述的封装件，其中，所述接触焊盘包括第一接触焊盘，其中所述导电线路的延伸部延伸至设置在所述衬底的所述第一表面上的第二接触焊盘。
12.一种封装的半导体器件，包括：
封装件，所述封装件包括：
衬底；
设置在所述衬底的顶面上的接触焊盘，所述接触焊盘具有第一侧和与所述第一侧相对的第二侧；
连接至所述接触焊盘的第一侧的导电线路，所述导电线路具有设置为穿过所述接触焊盘的整个表面的桥接部分；
连接至所述接触焊盘的第二侧和所述桥接部分的所述导电线路的延伸部，其中，所述导电线路、所述导电线路的延伸部和所述导电线路的桥接部分设置在第一平面处，所述接触焊盘设置在与所述第一平面不同的第二平面处；和
设置在所述衬底的底面上的多个接合焊盘；以及
集成电路管芯，连接至位于所述封装件的所述衬底的顶面上的所述接触焊盘。
13.根据权利要求12所述的封装的半导体器件，进一步包括多个所述接触焊盘，其中，在所述衬底上的多个接触焊盘的阵列区的每个角部中设置有所述多个接触焊盘中的一个，并且所述集成电路管芯连接至所述多个接触焊盘中的每一个。
14.根据权利要求12所述的封装的半导体器件，进一步包括设置在所述衬底上的多个接触焊盘的阵列区的角区域中的多个所述接触焊盘，并且所述集成电路管芯连接至在所述衬底上的所述多个接触焊盘的阵列区的角区域中的多个接触焊盘中的每一个。
15.根据权利要求12所述的封装的半导体器件，其中，所述接触焊盘包括第一接触焊盘，所述封装的半导体器件进一步包括设置在所述衬底上的多个第二接触焊盘，并且所述集成电路管芯连接至所述多个第二接触焊盘。
16.根据权利要求12所述的封装的半导体器件，其中，所述封装件的衬底包括印刷电路板(PCB)。
17.根据权利要求12所述的封装的半导体器件，其中，所述封装件包括晶圆级芯片尺寸封装件(WLCSP)。
18.一种封装半导体器件的方法，所述方法包括：
提供封装件，所述封装件包括：
衬底；
设置在所述衬底的第一表面上的包括多个第一接触焊盘和多个第二接触焊盘的阵列区，所述阵列区具有多个角部，其中，在所述阵列区的所述多个角部的每一个中设置所述多个第一接触焊盘中的一个，所述第一接触焊盘具有第一侧和与所述第一侧相对的第二侧；
连接至每一个第一接触焊盘的第一侧的导电线路；
连接至每一个第一接触焊盘的第二侧的所述导电线路的延伸部；和
设置在所述衬底的底面上的多个接合焊盘；
提供集成电路管芯；以及
将所述集成电路管芯连接至在所述封装件的所述阵列区中的所述多个第一接触焊盘和所述多个第二接触焊盘。
19.根据权利要求18所述的方法，其中，将所述集成电路管芯连接至所述多个第一接触焊盘和所述多个第二接触焊盘包括：
将多个焊球附接至所述集成电路管芯的表面上的多个接触件，附接至所述衬底上的所述多个第一接触焊盘和所述多个第二接触焊盘，或者附接至所述集成电路管芯的表面上的所述多个接触件以及所述衬底上的所述多个第一接触焊盘和所述多个第二接触焊盘；以及
对所述焊球的材料进行回流以在所述封装件和所述集成电路管芯之间形成多个焊点。
20.根据权利要求18所述的方法，进一步包括：
在所述集成电路管芯和所述衬底之间设置底部填充材料，或者在所述集成电路管芯上方设置模塑料。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9917068B2 (en) * 2014-03-14 2018-03-13 Taiwan Semiconductor Manufacturing Company Package substrates, packaged semiconductor devices, and methods of packaging semiconductor devices
US9190355B2 (en) * 2014-04-18 2015-11-17 Freescale Semiconductor, Inc. Multi-use substrate for integrated circuit
KR20160043492A (ko) * 2014-10-13 2016-04-21 앰코 테크놀로지 인코포레이티드 웨이퍼 레벨 칩 스케일 패키지에 대한 가상 솔더 마스크를 생성하기 위한 패터닝된 패드
GB201505458D0 (en) 2015-03-30 2015-05-13 Renishaw Plc Additive manufacturing apparatus and methods
US9786634B2 (en) 2015-07-17 2017-10-10 National Taiwan University Interconnection structures and methods for making the same
JP6593369B2 (ja) 2017-02-21 2019-10-23 株式会社村田製作所 半導体チップが実装されたモジュール、及び半導体チップ実装方法
JP2019040924A (ja) * 2017-08-22 2019-03-14 新光電気工業株式会社 配線基板及びその製造方法と電子装置
CN111048485B (zh) * 2019-12-16 2021-07-27 米尔芯星(深圳)信息科技有限公司 一种半导体芯片器件
KR20210077820A (ko) 2019-12-17 2021-06-28 삼성전자주식회사 반도체 패키지
CN112038321A (zh) * 2020-08-10 2020-12-04 唯捷创芯(天津)电子技术股份有限公司 金属过孔连接封装结构、基板及封装方法
WO2022064233A1 (en) * 2020-09-25 2022-03-31 Linxens Holding Prelam body of a smart card, method of forming a prelam body of a smart card, and smart card
US11854924B2 (en) * 2020-12-04 2023-12-26 Mediatek Inc. Semiconductor package with improved reliability

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155369A (zh) * 1994-08-10 1997-07-23 Ast研究公司 印刷电路板用焊盘
CN1210622A (zh) * 1996-12-04 1999-03-10 精工爱普生株式会社 半导体装置及其制造方法、电路基板和电子设备
US6201305B1 (en) * 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
CN1645604A (zh) * 2004-01-20 2005-07-27 松下电器产业株式会社 半导体装置及其制造方法
CN1744303A (zh) * 2004-08-31 2006-03-08 恩益禧电子股份有限公司 用于半导体器件的封装基底、其制造方法以及半导体器件

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3537176A (en) * 1969-04-01 1970-11-03 Lockheed Aircraft Corp Interconnection of flexible electrical circuits
KR900007231B1 (ko) * 1986-09-16 1990-10-05 가부시키가이샤 도시바 반도체집적회로장치
JP3346263B2 (ja) * 1997-04-11 2002-11-18 イビデン株式会社 プリント配線板及びその製造方法
JP3037222B2 (ja) * 1997-09-11 2000-04-24 九州日本電気株式会社 Ｂｇａ型半導体装置
US6324754B1 (en) * 1998-03-25 2001-12-04 Tessera, Inc. Method for fabricating microelectronic assemblies
JPH11354680A (ja) * 1998-06-11 1999-12-24 Sony Corp プリント配線基板とこれを用いた半導体パッケージ
US6214716B1 (en) * 1998-09-30 2001-04-10 Micron Technology, Inc. Semiconductor substrate-based BGA interconnection and methods of farication same
KR100298827B1 (ko) * 1999-07-09 2001-11-01 윤종용 재배선 기판을 사용한 웨이퍼 레벨 칩 스케일 패키지 제조방법
US7115819B1 (en) * 1999-08-18 2006-10-03 Micron Technology, Inc. Positioning flowable solder for bonding integrated circuit elements
FR2799578B1 (fr) * 1999-10-08 2003-07-18 St Microelectronics Sa Procede de realisation de connexions electriques sur un boitier semi-conducteur et boitier semi-conducteur
US6870276B1 (en) * 2001-12-26 2005-03-22 Micron Technology, Inc. Apparatus for supporting microelectronic substrates
TWI234258B (en) 2003-08-01 2005-06-11 Advanced Semiconductor Eng Substrate with reinforced structure of contact pad
TWI251923B (en) 2004-10-21 2006-03-21 Advanced Semiconductor Eng Package substrate with NSMD pads
CN100547776C (zh) 2005-02-23 2009-10-07 Nxp股份有限公司 具有附加接触焊盘的集成电路器件封装和电子装置
WO2006105015A2 (en) * 2005-03-25 2006-10-05 Stats Chippac Ltd. Flip chip interconnection having narrow interconnection sites on the substrate
JP2007305960A (ja) 2006-04-14 2007-11-22 Sharp Corp 半導体装置およびその製造方法
US8461694B1 (en) * 2006-04-28 2013-06-11 Utac Thai Limited Lead frame ball grid array with traces under die having interlocking features
TWI313923B (en) 2006-07-11 2009-08-21 Phoenix Prec Technology Corp Surface structure of semiconductor package substrate
US20080093749A1 (en) * 2006-10-20 2008-04-24 Texas Instruments Incorporated Partial Solder Mask Defined Pad Design
GB2444775B (en) 2006-12-13 2011-06-08 Cambridge Silicon Radio Ltd Chip mounting
US7750250B1 (en) * 2006-12-22 2010-07-06 Amkor Technology, Inc. Blind via capture pad structure
FR2924302B1 (fr) * 2007-11-23 2010-10-22 St Microelectronics Grenoble Procede de fabrication de plots de connexion electrique d'une plaque
US8198186B2 (en) * 2008-12-31 2012-06-12 Stats Chippac, Ltd. Semiconductor device and method of confining conductive bump material during reflow with solder mask patch
US8580612B2 (en) * 2009-02-12 2013-11-12 Infineon Technologies Ag Chip assembly
TWI488272B (zh) 2009-02-23 2015-06-11 Advanced Semiconductor Eng 線路板及晶片封裝結構
TWM363079U (en) 2009-03-24 2009-08-11 Xintec Inc Semiconductor device and layout structure for array package
TWI390693B (zh) 2009-12-22 2013-03-21 Powertech Technology Inc 可省略周邊電鍍導線之球格陣列封裝載板

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1155369A (zh) * 1994-08-10 1997-07-23 Ast研究公司 印刷电路板用焊盘
CN1210622A (zh) * 1996-12-04 1999-03-10 精工爱普生株式会社 半导体装置及其制造方法、电路基板和电子设备
US6201305B1 (en) * 2000-06-09 2001-03-13 Amkor Technology, Inc. Making solder ball mounting pads on substrates
CN1645604A (zh) * 2004-01-20 2005-07-27 松下电器产业株式会社 半导体装置及其制造方法
CN1744303A (zh) * 2004-08-31 2006-03-08 恩益禧电子股份有限公司 用于半导体器件的封装基底、其制造方法以及半导体器件

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