CN103227170A - 堆迭式半导体结构及其制造方法 - Google Patents

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Abstract

一种堆迭式半导体结构及其制造方法。堆迭式半导体结构包括第一基板、第二基板、第一半导体芯片、第二半导体芯片及表面黏贴元件。第一基板具有上表面。第二基板具有下表面。第一半导体芯片设于第一基板的上表面。第二半导体芯片设于第二基板的下表面。第一表面黏贴元件设于第一基板的上表面与第二基板的下表面之间并电性连接第一基板与第二基板。由于第一表面黏贴元件位于第一基板与第二基板之间，如此可缩小半导体结构的尺寸。

Description

堆迭式半导体结构及其制造方法
技术领域
本发明是有关于一种堆迭式半导体结构及其制造方法，且特别是有关于一种具有表面黏贴元件的堆迭式半导体结构及其制造方法。
背景技术
随着科技发展，业界对半导体结构的功能及尺寸的需求愈来愈多，导致半导体结构的尺寸愈来愈小，而功能却愈来愈多。基于功能需求愈来愈多，半导体结构通常包含多个芯片及多个被动元件。
传统半导体结构将被动元件设于基板外，因此导致半导体结构的面积增大。因此，如何配置被动元件以缩小半导体结构尺寸为业界努力目标之一。
发明内容
本发明有关于一种堆迭式半导体结构及其制造方法，一实施例中，表面黏贴元件位于二基板之间，如此可缩小半导体结构横向尺寸。
根据本发明，提出一种堆迭式半导体结构。堆迭式半导体结构包括一第一基板、一第二基板、一第一半导体芯片、一第二半导体芯片、一第一表面黏贴元件及一封装体。第一基板具有一上表面。第二基板具有一下表面。第一半导体芯片设于第一基板的上表面上。第二半导体芯片设于第二基板的下表面上。第一表面黏贴元件设于第一基板的上表面与第二基板的下表面之间并电性连接第一基板与第二基板。封装体包覆第一基板的上表面、第二基板的下表面、第一半导体芯片、第二半导体芯片与第一表面黏贴元件。
根据本发明，提出一种堆迭式半导体结构的制造方法。制造方法包括以下步骤。提供一第一基板；设置一第一半导体芯片于第一基板的一上表面；提供一第二基板，其中第二基板的下表面设有一第二半导体芯片；以一第一表面黏贴元件连接第一基板的上表面与一第二基板的一下表面之间以电性连接第一基板与第二基板；以及，形成一封装体包覆第一基板的部分上表面、第二基板的部分下表面、第一半导体芯片、第二半导体芯片与第一表面黏贴元件。
为让本发明的上述内容能更明显易懂，下文特举实施例，并配合附图，作详细说明如下：
附图说明
图1A绘示依照本发明一实施例的堆迭式半导体结构的剖视图。
图1B绘示图1A的俯视图。
图2绘示依照本发明另一实施例的堆迭式半导体结构的俯视图。
图3绘示依照本发明另一实施例的堆迭式半导体结构的俯视图。
图4绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。
图5绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。
图6绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。
图7绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。
图8绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。
图9绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。
图10A至10G绘示图1A的堆迭式半导体结构的制造过程图。
图11A至11E绘示图4的堆迭式半导体结构的制造过程图。
图12A至12C绘示图7的堆迭式半导体结构的制造过程图。
主要元件符号说明：
100、200、300、400、500、600、700：堆迭式半导体结构
110、510、610：第一基板
111：第一基材
111b、131b、132b：下表面
111s、131s、151s、152s、515s、535s：外侧面
111u、112u、131u：上表面
112：第一线路层
113：第二线路层
114、114’、114”：第一导电孔
120：第一半导体芯片
125：焊线
126：天线
130、530、630：第二基板
131：第二基材
132：第三线路层
133：第四线路层
134：第二导电孔
140：第二半导体芯片
150：封装体
151：第一封装体
152：第二封装体
160、161、161’、162、163、164、165’、165”、165”’：第一表面黏贴元件
160a、161a、162a、163a、164a、165a、170a：第一接点
160b、161b、162b、163b、164b、165b、170b：第二接点
170：第二表面黏贴元件
175：焊料
190：载板
515：第一接地件
535：第二接地件
580：屏蔽膜
616：第一屏蔽层
636：第二屏蔽层
H1：高度
H2：距离
P1：切割道
S：空间
具体实施方式
请参照图1，其绘示依照本发明一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构100包括第一基板110、至少一第一半导体芯片120、第二基板130、至少一第二半导体芯片140、封装体150、至少一第一表面黏贴元件(Surface MountDevice，SMD)160及至少一第二表面黏贴元件170。
第一基板110包括第一基材111、第一线路层112、第二线路层113及至少一第一导电孔114。第一基材111的上表面111u与第一线路层112的上表面112u共同定义第一基板110的上表面。第一线路层112及第二线路层113分别形成于第一基材111的上表面111u及下表面111b，用以电性连接设于其上的元件。第一导电孔114延伸于第一基材111的上表面111u与下表面111b之间并电性连接第一线路层112与第二线路层113。
第一半导体芯片120以其主动面朝上方位设于第一基板110的上表面上，且通过至少一焊线125电性连接于第一线路层112。第一半导体芯片120可通过第一线路层112、第一表面黏贴元件160及第二表面黏贴元件170电性连接第二基板130，且/或者，可并通过第一线路层112、第一导电孔114及第二线路层113电性连接于一外部接地端(未绘示)、一外部交流电源(未绘示)或一外部直流电源(未绘示)。另一例中，第一半导体芯片120亦可为覆晶(flip chip)，其以主动面朝下方位设于第一基板110的上表面上，并通过至少一焊球电性连接于第一线路层112。
第二基板130包括第二基材131、第三线路层132、第四线路层133及至少一第二导电孔134。第二基材131的下表面131b与第三线路层132的下表面132b共同定义第二基板130的下表面。第三线路层132及第四线路层133分别形成于第二基材131的下表面131b及上表面131u，用以电性连接设于其上的元件。第二导电孔134延伸于第二基材131的上表面131u与下表面131b之间并电性连接第三线路层132与第四线路层133。
第二半导体芯片140例如是覆晶，其以主动面朝上方位设于第二基板130的下表面上，并通过至少一焊球电性连接于第三线路层132。第二半导体芯片140可通过第三线路层132、第二表面黏贴元件170及第一表面黏贴元件160电性连接第一基板130。另一例中，第二半导体芯片140亦可以其主动面朝下方位设于第二基板130的下表面上，并通过至少一焊线电性连接于第三线路层132。
本例中，封装体150同时包覆第一基板110的部分上表面、第二基板130的部分下表面、第一半导体芯片120、第二半导体芯片140、第一表面黏贴元件160及第二表面黏贴元件170。封装体150可包括酚醛基树脂(Novolac-based resin)、环氧基树脂(epoxy-based resin)、硅基树脂(silicone-based resin)或其他适当的包覆剂。封装体150亦可包括适当的填充剂，例如是粉状的二氧化硅。可利用数种封装技术形成封装体，例如是压缩成型(compression molding)、注射成型(injectionmolding)、液态封装型(liquid encapsulation)或转注成型(transfer molding)。
第一表面黏贴元件160例如是被动元件，如电阻、电容或电感。第一表面黏贴元件160设于第一基板110的上表面上，且位于第一基板110的上表面与第二基板130的下表面之间并电性连接第一基板110与第二基板130。第一表面黏贴元件160可通过第一线路层112及第一导电孔114电性连接于第二线路层113，并通过第二线路层113电性连接于外部接地端、外部交流电源或外部直流电源。一例中，第一表面黏贴元件160的长×宽可以是40英丝×20英丝，其厚度为0.5毫米；或者，第一表面黏贴元件160的长×宽可以是60英丝×30英丝，其厚度为0.8毫米，或为其它合适规格。
第二表面黏贴元件170例如是被动元件，如电阻、电容或电感。本例中，第二表面黏贴元件170设于第二基板130的下表面上并通过至少一焊料175与第一表面黏贴元件160对接。由于第一表面黏贴元件160与第二表面黏贴元件170直向地堆迭，故可减少堆迭式半导体结构100的横向尺寸。此外，第二表面黏贴元件170的尺寸规格相似于第一表面黏贴元件160，容此不再赘述。
第二表面黏贴元件170可通过第二导电孔134电性连接于第四线路层133，并通过第四线路层133电性连接于外部接地端、外部交流电源或外部直流电源。此外，第一表面黏贴元件160与第二表面黏贴元件170对接后的高度H1大于第一半导体芯片120及第二半导体芯片140的总厚度，使第一半导体芯片120及第二半导体芯片140之间形成空间S，此空间S可容纳焊线125，使焊线125不会轻易干涉到第二半导体芯片140。此外，上述封装体150填满此空间S，而更加固定住焊线125、第一半导体芯片120及第二半导体芯片140。
第一表面黏贴元件160与第二表面黏贴元件170可并联。详细而言，第一表面黏贴元件160包括第一接点160a及第二接点160b，而第二表面黏贴元件170包括第一接点170a及第二接点170b，其中第一表面黏贴元件160的第一接点160a及第二接点160b分别与第二表面黏贴元件170的第一接点170a及第二接点170b对接而并联。然本发明实施例不限于此，第一表面黏贴元件160与第二表面黏贴元件170亦可串联，例如，第一表面黏贴元件160的第一接点160a与第二表面黏贴元件170的第二接点170b对接而串联；或第一表面黏贴元件160的第二接点160b与第二表面黏贴元件170的第一接点170a对接而串联。
请参照图1B，其绘示图1A的俯视图(为清楚表示，图1B未绘示第一基板130、第二半导体芯片140及第二表面黏贴元件170)。经由表面黏贴元件的串/并联，可获得一预设的电路结构。以第一表面黏贴元件161为例说明，其中一个第一表面黏贴元件161例如是电感，其包括第一接点161a及第二接点161b，其中第一接点161a通过第一导电孔114’接地，而第二接点161b通过第一导电孔114”电性连接于外界，且通过第一线路层112及焊线125电性连接于第一半导体芯片120，如此，来自于外界的静电可通过第一导电孔114”及第二接点161b疏导至与第一导电孔114’电性连接的接地端，避免静电破坏第一半导体芯片120。
另一例中，第一表面黏贴元件161电容，其中第一接点161a通过第一导电孔114’接地，而第二接点161b通过第一导电孔114”电性连接于一外部电源且通过第一线路层112及焊线125电性连接于第一半导体芯片120，通过此设计，可把外部电源的直流干扰(Noise)或低频干扰通过第一表面黏贴元件161疏导至与第一导电孔114’电性连接的接地端。
再一例中，第一表面黏贴元件161’例如是电容，其串联于第一半导体芯片120，可形成一直流阻隔器(DC blocking)，阻挡直流讯号进入第一半导体芯片120。
其它例子中，另二第一表面黏贴元件162彼此串联，并通过第一线路层112及焊线125电性连接第一半导体芯片120。详细而言，二第一表面黏贴元件162各包括第一接点162a及第二接点162b，其中一第一表面黏贴元件162的第一接点162a与另一第一表面黏贴元件162的第二接点162b直接或通过第一线路层112电性连接而串联。本例中，二第一表面黏贴元件162为电阻，第一半导体芯片120可通过焊线125及第一线路层112电性连接于二第一表面黏贴元件162之间，而构成一分压电路(Bias circuit)。
再一例中，另二第一表面黏贴元件163可彼此并联。详细而言，二第一表面黏贴元件163各包括第一接点163a及第二接点163b，其中一第一表面黏贴元件163的第一接点163a及第二接点163b分别与另一第一表面黏贴元件163的第一接点163a及第二接点163b直接或通过第一线路层112电性连接而并联。
请参照图2，其绘示依照本发明另一实施例的堆迭式半导体结构的俯视图。本例中，第一表面黏贴元件164例如是电感，其包括第一端点164a及第二端点164b，其中第一端点164a通过第一导电孔114电性连接于一直流(DC)电源，而第二端点164b电性连接于第一半导体芯片120与一天线126或高频电路，通过此设计，使来自于天线126或高频电路的高频讯号不会经由第一表面黏贴元件164疏导至与第一导电孔114电性连接的直流电源。在结构上，天线126(或高频电路)可以是第四线路层133的至少一部分或额外形成于第二基材131的上表面131u的天线层。
请参照图3，其绘示依照本发明另一实施例的堆迭式半导体结构的俯视图。本例中，三第一表面黏贴元件165’、165”及165”’串联成一π形阻抗匹配，其中第一表面黏贴元件165”耦接于第一表面黏贴元件165’与第一表面黏贴元件165”’之间。第一表面黏贴元件165’的第一接点165a通过第一导电孔114电性连接于接地端，而第一表面黏贴元件165的第二接点165b电性连接于天线126与第一表面黏贴元件165”。
上述由第一表面黏贴元件160所组成的电路特征仅是本发明其中几个实施例。依据本发明实施例精神，可通过数个第一表面黏贴元件160的串/并联而设计出滤波器(filter)、平衡不平衡转换器(balun)、功率分配器(power divider)、天线分离滤波器(diplexer)、衰减器(attenuator)或其它各种电路。此外，第二表面黏贴元件170的连接方式相似于第一表面黏贴元件160的连接方式，容此不再赘述。另外，第一表面黏贴元件160与第二表面黏贴元件170亦可采用相似方式串联或并联。
请参照图4，其绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构200包括第一基板110、至少一第一半导体芯片120、第二基板130、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160及至少一第二表面黏贴元件170。
第一封装体151及第二封装体152各自独立形成的封装体，其中第一封装体151包覆第一半导体芯片120及第一表面黏贴元件160，而第二封装体152包覆第二半导体芯片140及第二表面黏贴元件170。第一封装体151及第二封装体152的材质可相似于上述封装体150，容此不再赘述。此外，第一封装体151及第二封装体152的材质可相同或相异。
上述实施例的第一基板110与第二基板130之间虽然以堆迭二层表面黏贴元件为例说明，然亦可于第一基板110与第二基板130之间堆迭二层以上的表面黏贴元件；或者，亦可堆迭单层表面黏贴元件，以下以5图举例说明。
请参照图5，其绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构300包括第一基板110、至少一第一半导体芯片120、第二基板130、至少一第二半导体芯片140、封装体150及至少一第一表面黏贴元件160。
本例中，第一基板110与第二基板130之间的表面黏贴元件单一的第一表面黏贴元件160，或可说是位于同一堆迭层的元件。第一表面黏贴元件160的第一接点160a及第二接点160b分别连接于第一基板110的上表面与第二基板130的下表面，并电性连接第一基板110与第二基板130。本例中，第一表面黏贴元件160可单纯作为第一基板110与第二基板130之间电讯的传输媒介，而不提供电路功能，然亦可提供电路功能，如被动元件功能。
第一表面黏贴元件160的第一接点160a与第二接点160b的距离H2大于第一半导体芯片120与第二半导体芯片140的总厚度，使第一半导体芯片120与第二半导体芯片140之间形成空间S。封装体150可填满此空间并包覆焊线125，而更加固定住焊线125、第一半导体芯片120及第二半导体芯片140。
请参照图6，其绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构400包括堆迭式半导体结构100及堆迭式半导体结构300，其彼此堆迭在一起。堆迭式半导体结构100的第二线路层113堆迭于并电性连接于堆迭式半导体结构300的第四线路层133，使堆迭式半导体结构100的半导体芯片120及140通过第一线路层112、第二线路层113、堆迭式半导体结构300的第四线路层133及第三线路层132电性连接于堆迭式半导体结构300的半导体芯片120及140。
虽然图6的堆迭式半导体结构以堆迭二个半导体结构为例说明，然亦可堆迭二个以上的半导体结构。
请参照图7，其绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构500包括第一基板510、至少一第一半导体芯片120、第二基板530、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160、至少一第二表面黏贴元件170及屏蔽膜580。
第一基板510包括第一基材111、第一线路层112、第二线路层113、至少一第一导电孔114及至少一第一接地件515。第一基材111的上表面111u与第一线路层112的上表面112u共同定义第一基板510的上表面。第一线路层112及第二线路层113分别形成于第一基材111的上表面111u及下表面111b，以电性连接设于其上的元件。第一导电孔114延伸于第一基材111的上表面111u与下表面111b之间，并电性连接第一线路层112与第二线路层113。第一接地件515延伸于第一基材111的上表面111u与下表面111b之间，并从第一基材111的外侧面111s露出，以电性连接于屏蔽膜580。第一接地件515例如是接地柱，其电性连接于一接地端(未绘示)，使第一表面黏贴元件160可通过第一接地件515电性连接于接地端。然，第一表面黏贴元件160亦可通过屏蔽膜580及第一接地件515电性连接于接地端。
第一半导体芯片120例如是覆晶，其以主动面朝下方位设于第一基板510的上表面上，且通过至少一焊球电性连接于第一线路层112。第一半导体芯片120可通过第一线路层112及第一表面黏贴元件160电性连接第二基板530。另一例中，第一半导体芯片120亦可以主动面朝上方位设于第一基板510的上表面上，并通过至少一焊线电性连接于第一线路层112。
第二基板530包括第二基材131、第三线路层132、第四线路层133、至少一第二导电孔134及至少一第二接地件535。第二基材131的下表面131b与第三线路层132的下表面132b共同定义第二基板530的上表面。第三线路层132及第四线路层133分别形成于第二基材131的上表面131u及下表面131b，以电性连接设于其上的元件。第二导电孔134延伸于第二基材131的上表面131u与下表面131b之间并电性连接第三线路层132与第四线路层133。第二接地件535延伸于第二基材131的上表面131u与下表面131b之间，并从第二基材131的外侧面131s露出，以电性连接于屏蔽膜580。第二接地件535可通过第二基板530、第一表面黏贴元件160及第一基板510的第一导电孔114电性连接于接地端；或者，可通过屏蔽膜580及第一基板510的第一接地件515电性连接于接地端。
第二半导体芯片140以主动面朝上方位设于第二基板530的上表面上，并通过至少一焊线电性连接于第三线路层132。第二半导体芯片140可通过第三线路层132、第二表面黏贴元件170及第一表面黏贴元件160电性连接第一基板530。另一例中，第二半导体芯片140例如是覆晶，其可以其主动面朝下方位设于第二基板530的上表面上，并通过至少一焊球电性连接于第三线路层132。
屏蔽膜580形成于第一基材111的外侧面111s、第二基材131的外侧面131s、第一接地件515的外侧面515s、第二接地件535的外侧面535s、第一封装体151的外侧面151s及第二封装体152的外侧面152s，并通过第一接地件515及/或第二接地件535电性连接于接地端。
屏蔽膜580的材料铝、铜、铬、锡、金、银、镍、不锈钢或上述材料的组合所制成，其可应用例如是化学蒸镀(Chemical Vapor Deposition，CVD)、无电镀(electroless plating)、电镀、印刷(printing)、喷布(spraying)、溅镀或真空沉积(vacuum deposition)等技术制成。屏蔽膜580可以是单层或多层材料。例如，屏蔽膜580三层结构，其内层不锈钢层、中间层铜层，而外层不锈钢层；或者，屏蔽膜580双层结构，其内层铜层，而其外层不锈钢层。
请参照图8，其绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构600包括第一基板610、至少一第一半导体芯片120、第二基板630、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160、至少一第二表面黏贴元件170及屏蔽膜580。
第一基板610包括第一基材111、第一线路层112、第二线路层113、至少一第一导电孔114、至少一第一接地件515及第一屏蔽层616。第一屏蔽层616电性连接于第一接地件515。第一屏蔽层616形成于第一基材111内部且横向地延伸，以对第一半导体芯片120产生电磁干扰防护作用。此外，第一屏蔽层616连续地于第一基材111内部延伸，并具有至少一开孔616a，以隔离第一导电孔114，避免第一导电孔114与第一屏蔽层616电性短路。
第二基板630包括第二基材131、第三线路层132、第四线路层133、至少一第二导电孔134、至少一第二接地件535及第二屏蔽层636。第二屏蔽层636电性连接于第二接地件535。第二屏蔽层636形成于第二基材131内部且横向地延伸，以对第一半导体芯片120及第二半导体芯片140产生电磁干扰防护作用。进一步地说，第一半导体芯片120受到第一屏蔽层616、第二屏蔽层636及屏蔽膜580的围绕，可减少或避免电磁干扰负面地影响第一半导体芯片120。相似地，第二半导体芯片140受到第二屏蔽层636及屏蔽膜580的围绕，可减少或避免电磁干扰负面地影响第二半导体芯片140。
请参照图9，其绘示依照本发明另一实施例的堆迭式半导体结构的剖视图。堆迭式半导体结构700包括第一基板510、至少一第一半导体芯片120、第二基板530、至少一第二半导体芯片140、第一封装体151、第二封装体152、至少一第一表面黏贴元件160、至少一第二表面黏贴元件170及屏蔽膜580。本例中，第一表面黏贴元件160的配置相似于上述图5的堆迭式半导体结构300的第一表面黏贴元件160，容此不再赘述。
请参照图10A至10G，其绘示图1A的堆迭式半导体结构的制造过程图。
如图10A所示，提供第一基板110。第一基板110包括第一基材111、第一线路层112、第二线路层113及至少一第一导电孔114。第一基材111的上表面111u与第一线路层112的上表面112u共同定义第一基板110的上表面。第一线路层112及第二线路层113分别形成于第一基材111的上表面111u及下表面111b，第一导电孔114贯穿第一基材111并电性连接第一线路层112与第二线路层113。
如图10B所示，以例如是表面黏贴技术(Surface Mounted Technology，SMT)，设置至少一第一半导体芯片120于第一基板110的上表面上，并以至少一焊线125电性连接第一半导体芯片120与第一线路层112。
如图10C所示，以例如是表面黏贴技术，设置至少一第一表面黏贴元件160于第一基板110的上表面上。第一表面黏贴元件160通过第一线路层112电性连接于第二线路层113及第一半导体芯片120。
如图10D所示，形成至少一焊料175于第一表面黏贴元件160的第一接点160a及第二接点160b上。
如图10E所示，以相似于图10A至图10D的工艺，形成第二基板130、第二半导体芯片140及第二表面黏贴元件170的组合结构。然后，例如是以表面黏贴技术或其它合适接合技术，对接第二表面黏贴元件170与第一表面黏贴元件160。然后，执行回焊(reflow)工艺，通过焊料175焊合第二表面黏贴元件170与第一表面黏贴元件160。
如图10F所示，以例如是压缩成型、注射成型、液态封装型或转注成型技术，形成封装体150包覆第一基板110的部分上表面、第二基板130的部分下表面、第一半导体芯片120、第一表面黏贴元件160、焊线125、第二半导体芯片140及第二表面黏贴元件170。
如图10G所示，单一化第10F图的结构。例如，以刀具或激光，形成至少一切割道P1经过第二基板130、封装体150及第一基板110，以形成至少一如图1A所示的堆迭式半导体结构100。
请参照图11A至11E，其绘示图4的堆迭式半导体结构的制造过程图。
如图11A所示，以例如是压缩成型、注射成型或转注成型技术，形成第一封装体151包覆第一半导体芯片120、第一表面黏贴元件160及焊线125。
如图11B所示，以例如磨削方式，移除封装体150的部分材料，直到露出第一表面黏贴元件160的第一接点160a及第二接点160b。
如图11C所示，形成至少一焊料175于第一表面黏贴元件160中暴露于封装体150的第一接点160a及第二接点160b上。
如图11D所示，以相似于图11A至图10C的工艺，形成第二基板130、第二半导体芯片140、第二封装体152及第二表面黏贴元件170的组合结构。然后，例如是表面黏贴技术或其它合适接合技术，对接第二表面黏贴元件170与第一表面黏贴元件160。然后，执行回焊工艺，通过焊料175焊合第二表面黏贴元件170与第一表面黏贴元件160。
如图11E所示，单一化图11D的结构。例如，以刀具或激光，形成至少一切割道P1经过第二基板130、第一封装体151、第二封装体152及第一基板110，以形成至少一如图4所示的堆迭式半导体结构200。
图5的堆迭式半导体结构300的制造过程相似于图1A的堆迭式半导体结构100的制造过程，容此不再赘述。图6的堆迭式半导体结构400的制造过程中，将堆迭式半导体结构100堆迭于堆迭式半导体结构300上。
请参照图12A至12C，其绘示图7的堆迭式半导体结构的制造过程图。
如图12A所示，提供第一基板510、第一半导体芯片120、第一封装体151及第一表面黏贴元件160的组合结构，此组合结构的形成过程相似于上述图11A至图11B的制造过程。并且，提供第二基板530、第二半导体芯片140、第二封装体152及第二表面黏贴元件170的组合结构，此组合结构的形成过程相似于上述图11A至图11B的制造过程。
图12A中，以例如是表面黏贴技术，将第二基板530的第四线路层133堆迭于第一表面黏贴元件160上，使第二半导体芯片140可通过第三线路层132、第四线路层133及第一表面黏贴元件160电性连接于第一半导体芯片120。
如图12B所示，设置图12A的结构于一载板190上。然后，以例如是刀具或激光，形成至少一切割道P1经过第二封装体152、第二基板530、第一封装体151、第一基板510及部分载板190，以切断整个第12A图的结构，如此的切割方式称为全穿切(full cut)。
如图12C所示，以例如是化学蒸镀、无电镀、电镀、印刷、喷布、溅镀或真空沉积等技术，形成屏蔽膜580覆盖第一基材111的外侧面111s、第二基材131的外侧面131s、第一接地件515的外侧面515s、第二接地件535的外侧面535s、第一封装体151的外侧面151s及第二封装体152的外侧面152s，以形成至少一如图7所示的堆迭式半导体结构500。屏蔽膜580通过第一接地件515及/或第二接地件535电性连接于一接地端(未绘示)。
图8的堆迭式半导体结构600及图9的堆迭式半导体结构700的制造过程及相似于图7的堆迭式半导体结构500的制造过程，容此不再赘述。
综上所述，虽然本发明已以实施例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视权利要求书所界定者为准。

Claims (10)

1.一种堆迭式半导体结构，其特征在于，包括：
一第一基板，具有一上表面；
一第二基板，具有一下表面；
一第一半导体芯片，设于该第一基板的该上表面；
一第二半导体芯片，设于该第二基板的该下表面；
一第一表面黏贴元件，设于该第一基板的该上表面与该第二基板的该下表面之间并电性连接该第一基板与该第二基板；以及
一封装体，包覆该第一基板的该上表面的一部分、该第二基板的该下表面的一部分、该第一半导体芯片、该第二半导体芯片与该第一表面黏贴元件。
2.如权利要求1所述的堆迭式半导体结构，其特征在于，该第一表面黏贴元件包括一第一接点及一第二接点，该第一表面黏贴元件的该第一接点及该第二接点分别连接于该第一基板的该上表面与该第二基板的该下表面。
3.如权利要求1所述的堆迭式半导体结构，其特征在于，该第一表面黏贴元件设于该第一基板上，该堆迭式半导体结构更包括：
一第二表面黏贴元件，设于该第二基板上并与该第一表面黏贴元件对接。
4.如权利要求3所述的堆迭式半导体结构，其特征在于，该第一表面黏贴元件及该第二表面黏贴元件各包括一第一接点及一第二接点，该第一表面黏贴元件的该第一接点及该第二接点分别与该第二表面黏贴元件的该第一接点及该第二接点对接。
5.如权利要求1所述的堆迭式半导体结构，其特征在于，该封装体包括：
一第一封装体，包覆该第一基板的该上表面的该部分、该第一半导体芯片及该第一表面黏贴元件；以及
一第二封装体，包覆该第二基板的该下表面的该部分、该第二半导体芯片及该第二表面黏贴元件。
6.如权利要求3所述的堆迭式半导体结构，其特征在于，该第一表面黏贴元件与该第二表面黏贴元件的对接高度大于该第一半导体芯片与该第二半导体芯片的总厚度，使该第一半导体芯片与该第二半导体芯片之间形成一空间；
该堆迭式半导体结构更包括：
一焊线，位于该空间内。
7.如权利要求1所述的堆迭式半导体结构，其特征在于，包括：
数个该第一表面黏贴元件，设于该第一基板上，该些第一表面黏贴元件的二者彼此串联或并联。
8.如权利要求1所述的堆迭式半导体结构，其特征在于，更包括：
数个第二表面黏贴元件，设于该第二基板上，该些第二表面黏贴元件的二者彼此串联或并联。
9.一种堆迭式半导体结构的制造方法，其特征在于，包括：
提供一第一基板；
设置一第一半导体芯片于该第一基板的一上表面；
提供一第二基板，其中该第二基板的一下表面设有一第二半导体芯片；
以一第一表面黏贴元件连接该第一基板的该上表面与该第二基板的该下表面之间，以电性连接该第一基板与该第二基板；以及
形成一封装体包覆该第一基板的部分该上表面、该第二基板的部分该下表面、该第一半导体芯片、该第二半导体芯片与该第一表面黏贴元件。
10.如权利要求9所述的制造方法，其特征在于，于以该第一表面黏贴元件连接该第一基板的该上表面与该第二基板的该下表面之间的步骤中，该第一表面黏贴元件设于该第一基板上；该制造方法更包括：
设置一第二表面黏贴元件于该第二基板并与该第一表面黏贴元件对接，其中该第一表面黏贴元件与该第二表面黏贴元件的对接高度大于该第一半导体芯片与该第二半导体芯片的总厚度，使该第一半导体芯片与该第二半导体芯片之间形成一空间；以及
形成一焊线，其中该焊线位于该空间内。
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