CN110062915A - 利用基于锁存器的环的时间-数字转换 - Google Patents

Abstract

公开了一种集成电路(IC)，用于利用基于锁存器的环的时间‑数字转换。在示例方面中，IC包括环、计数器、编码器、以及时间‑数字转换器(TDC)控制电路。环包括多个环级并且在连续环级之间传播环信号。每个相应环级包括锁存器电路，以保全环信号在相应环级处的状态。环使用环级中的每个环级的锁存器电路来提供环输出信号。环被耦合到计数器。计数器响应于环信号而递增计数器值，并且基于计数器值来提供计数器输出信号。编码器被耦合到环和计数器。编码器基于环输出信号和计数器输出信号来生成TDC输出信号。TDC控制电路响应于TDC输入信号而操作环。

Description

利用基于锁存器的环的时间-数字转换

技术领域

本公开总体涉及流逝时间与数字表示的转换，更具体地涉及实现具有带有多个环级的环的时间-数字转换器(TDC)，每个环级包括锁存器电路。

背景技术

诸如网络服务器或智能电话的计算设备的操作通常取决于某些发生(occurrence)的持续时间的定时。发生可以包括涉及传送和接收的通信、过程的执行、用于提供用户输出并且接受用户输入的用户输入/输出(I/O)交换等。发生的持续时间由发起事件和终止事件限定。因此，对应终止事件的相应示例包括信号到达、过程的完成和用户输入的检测。计算设备可以使用时间-数字转换器(TDC)将具有一定持续时间的发生转换为对应流逝时间的数字表示。

常规TDC使用耦合到至少两个不同计数器的环形振荡器从编码器提供TDC输出值。环形振荡器包括一系列反相器。在环形振荡器信号沿着该系列反相器传播时，该系列反相器改变环形振荡器输出值。在该系列的最后一个反相器处，环形振荡器信号被环回到第一反相器以形成环形振荡器。在该系列的最后一个反相器之后，环形振荡器信号进一步耦合到具有结束计数器值的结束计数器，该结束计数器值保持追踪环形振荡器信号已经循环通过环形振荡器的次数。

常规TDC还包括多个触发器。第一触发器集合中的每个相应触发器与环形振荡器的一系列反相器中的相应反相器相对应。在对发生的终止进行定时时，相应触发器沿着一系列反相器对每个相应反相器的输出进行采样，以获得环形振荡器输出值。采用第二触发器集合对来自结束计数器的结束计数器值进行采样。编码器经由与一系列反相器相对应的第一触发器集合接收环形振荡器输出值，并且经由与结束计数器相对应的第二触发器集合接收结束计数器值。根据环形振荡器输出值和结束计数器值，编码器产生TDC输出值。

然而，环形振荡器与结束计数器之间存在信令模糊。在环形振荡器的最后一个反相器之后且刚好在结束计数器之前，环形振荡器信号存在时序问题。用于触发结束计数器的信号的到达受到一定程度的不确定性的影响，诸如当终止事件的时间接近触发结束计数器的时间时。因此，在环形振荡器的中间附近包括至少一个附加的内部计数器作为常规TDC的一部分。该内部计数器从该系列反相器的内部反相器接收信号，以追踪内部计数器值，作为对结束计数器的结束计数器值的检查。为了解密当前哪个计数器具有正确计数器值，编码器还包括纠错逻辑。

遗憾的是，实现内部计数器和纠错逻辑两者涉及在集成电路(IC)芯片的TDC部分上部署许多附加电路设备。这些附加电路设备增加了设计和生产集成电路芯片的成本和复杂性。进一步地，操作这些附加电路设备生成了更多的热量并且增加了集成电路芯片的功率需求，其共同降低了集成电路芯片运转的计算设备的电池寿命。

发明内容

在示例方面中，公开了一种集成电路。该集成电路包括环、计数器、编码器、以及时间-数字转换器(TDC)控制电路。环包括多个环级并且被配置为在多个环级的连续环级之间传播环信号。每个相应环级包括锁存器电路，锁存器电路被配置为保全环信号在相应环级处的状态。环还被配置为使用多个环级中的每个环级的锁存器电路来提供环输出信号。计数器被耦合到环并且被配置为响应于环信号而递增计数器值。计数器还被配置为基于计数器值来提供计数器输出信号。编码器被耦合到环和计数器。编码器被配置为基于环输出信号和计数器输出信号来生成TDC输出信号。TDC控制电路被配置为响应于至少一个TDC输入信号而操作环。

在示例方面中，公开了一种集成电路。集成电路包括环、计数器、编码器、以及TDC控制电路。环被配置为跨过多个环级在环上传播环信号，并且提供环输出信号。多个环级的每个相应环级包括用于锁存环信号在相应环级处的状态的装置。环被耦合到计数器。计数器被配置为响应于环信号而递增计数器值，并且基于计数器值来提供计数器输出信号。编码器被耦合到环和计数器。编码器被配置为基于环输出信号和计数器输出信号来生成TDC输出信号。TDC控制电路被配置为响应于至少一个TDC输入信号而操作环。

在示例方面中，公开了一种用于利用基于锁存器的环的时间-数字转换的方法。该方法包括：在环的多个环级之间传播环信号，其中环信号包括互补电压电平。方法还包括：响应于环信号而递增计数器值。方法还包括：在多个环级的每个相应环级中反相和锁存。更具体地，环信号的互补电压电平被反相以产生反相互补电压电平。附加地，环信号的反相互补电压电平被锁存，以在相应环级处产生环信号的锁存互补电压电平。方法还包括：提供环输出信号，该环输出信号指示环的多个环级的锁存互补电压电平；以及提供计数器输出信号，该计数器输出信号指示计数器值。基于环输出信号和计数器输出信号来生成流逝时间的数字表示。

在示例方面中，公开了一种集成电路。集成电路包括TDC，TDC被配置为基于环值来产生TDC输出信号。TDC包括环，该环在多个环级上传播环信号并且利用多个环级建立环值。每个相应环级包括振荡电路和锁存器电路。振荡电路被配置为从前一个环级接收环信号并且将环信号的互补电压电平反相，以产生针对相应环级的反相互补电压电平。锁存器电路被配置为将反相互补电压电平锁存，以产生针对相应环级的锁存互补电压电平，并且将锁存互补电压电平转发到后一个环级。

附图说明

图1图示了可以在集成电路上实现的时间-数字转换器(TDC)的示例操作范例。

图2是图示了包括相关联的TDC控制电路的示例TDC的逻辑图。

图3是图示了具有包括多个环级的环的示例TDC的示意图。

图4图示了与相关联的TDC控制电路相结合的处于相对较高层级的示例环级。

图5图示了处于相对较低层级的环级的示例，其包括耦合在第一输出和第二输出上的锁存器电路。

图6示出了处于相对较低层级的环级的另一示例，其描绘了利用一对反相器实现的锁存器电路。

图7图示了处于晶体管层级的环级的示例。

图8图示了处于晶体管层级的环级的另一示例，其包括输出缓冲器。

图9图示了用于操作TDC的示例信号时序图。

图10是图示了用于利用如本文中所描述的TDC来实现可编程分辨率的示例过程的流程图。

图11是图示了用于利用基于锁存器的环的时间-数字转换的示例过程的流程图。

图12图示了包括其中可以实现如本文中所描述的TDC的集成电路的示例电子设备。

具体实施方式

与常规时间-数字转换器(TDC)相比，本文中所描述的TDC实现方式可以将所用的计数器的数目减少一半到仅有单个计数器(the TDC implementations that aredescribed herein can reduce by half the number of counters used to merely asingle counter)。因此，这样的实现方式还可以避免包括纠错逻辑，该纠错逻辑专用于解密编码器中的多个计数器值。更进一步地，所描述的实现方式可以消除使用多个触发器来保全TDC内部的值。

常规TDC通常至少包括环形振荡器、结束计数器、以及编码器。然而，常规TDC沿着环形振荡器的中间实施附加的内部计数器以及在编码器中实现纠错逻辑以应对内部计数器。该额外电路需要将许多附加电路设备包括在集成电路(IC)芯片的TDC部分中。除了内部计数器和相关纠错逻辑之外，常规TDC还利用了其他电路，这些其他电路需要许多附加电路设备来实现。

例如，常规TDC利用了三个触发器集合。第一触发器集合用于从环形振荡器获得振荡器环值。具体地，形成环形振荡器的一系列反相器的每个反相器使用一个触发器。该第一触发器集合被设计为保全环值(其在发生终止事件时存在)，即使环形振荡器继续循环振荡信号并因此产生改变的环值。第二触发器集合用于从结束计数器获得结束计数器值，并且第三触发器集合用于从内部计数器获得内部计数器值。每位计数器值一个触发器分别被用于结束计数器和内部计数器的这些第二触发器集合和第三触发器集合中的每个触发器集合。因此，单个常规TDC使用许多触发器，并且每个触发器需要很多电路设备来构建触发器。

相比之下，如本文中总体所描述的，TDC包括环、计数器、以及编码器。环包括多个环级，其中每个环级包括振荡电路和锁存器电路。振荡电路包括至少一个反相器和启用电路。启用电路使得单个环级能够被启用或被禁用。如果响应于发起事件而启用环级，则环信号通过环级传播。如果响应于终止事件而禁用环级，则环信号的传播停止。每个环级的锁存器电路保全环级值作为环值的一部分以由环提供作为环输出信号。可以使用例如一对交叉耦合的反相器来实现锁存器电路。

启用电路可以防止环信号在终止事件之后继续传播。因此，在终止事件之后，环的环值和计数器的计数器值不会继续改变。每个环级的锁存器电路可以维持对应环级值，因此不需要采用第一触发器集合来保全用于环输出信号的环值。进一步地，通过停止环信号的传播，因此在计数器处不存在信号定时模糊。结果，可以采用单个计数器，并且因为停止了环信号传播，所以无需使用第二触发器集合对该单个计数器进行采样。常规TDC中使用的第三触发器集合还省略了内部计数器。

在示例实现方式中，TDC响应于发起事件和终止事件，并且生成TDC输出信号，该TDC输出信号用作两个事件之间流逝时间的数字表示。TDC包括环、计数器、以及编码器。环产生提供给编码器的环输出信号。环还向计数器提供增量指示。计数器基于计数器值来产生提供给编码器的计数器输出信号。编码器使用环输出信号和计数器输出信号来生成TDC输出信号。

环包括多个环级，多个环级彼此串联耦合以形成信令环。在操作中，环信号通过环级传播。在每次通过环之后，将环信号作为增量指示而施加到计数器，并且计数器递增计数器值。环信号可以包括互补电压电平。因而，每个环级能够传播互补值信号。每个环级基于互补值信号的当前电压电平来对应于环级状态。沿着环延伸的多个环级的组合状态用作环的环值，其可用作环输出信号。

每个环级包括振荡电路、初始化电路、以及锁存器电路。通常，锁存器电路能够保全对应环级的环级状态。初始化电路被实现以使用初始环级状态来初始化特定环级。振荡电路被实现以使得环信号能够在低电平和高电平之间振荡电压电平。例如，振荡电路可以包括两个反相器，两个反相器相对于彼此并联耦合并且相对于被包括作为相邻环级(例如，前一个环级和后一个环级)的一部分的两个反相器串联耦合。振荡电路还包括启用电路，启用电路被实现为启用或禁用通过振荡电路的环信号的传播。禁用环信号的传播使得环中的环值停止改变并且防止环信号在终止事件之后继续递增计数器中的计数器值。

锁存器电路保全在每个环级处的互补值环信号的当前电压电平。当启用电路禁用环级的振荡电路时，锁存器电路维持在环级处存在的电压电平。使用例如一对交叉耦合的反相器来实现锁存器电路。交叉耦合的反相器耦合在环信号的相反电压电平之间。交叉耦合的反相器还在环信号的传播期间强制执行(enforce)环信号的互补电压电平。

在操作中，使用每个环级中的启用电路来禁用环防止了环值和计数器值在终止事件之后改变。每个环级中的锁存器电路在终止事件时维持环级的状态。因此，编码器可以在不使用各个触发器集合的情况下从多个环级获得环值并且从计数器获得计数器值。编码器将环值编码为流逝时间的数字表示的最低有效位(LSB)，并且将计数器值合并为数字表示的最高有效位(MSB)。

以这些方式，可以消除使用触发器来保全TDC的内部值，可以使用单个计数器，并且因此可以省略专用于解密编码器中的多个计数器值的纠错逻辑。编码器可以从环输出信号导出TDC输出信号的LSB，并且可以直接从计数器输出信号获得MSB，而无需编码。更进一步地，通过消除使用至少一些触发器，消耗更少的功率，并且降低了积分非线性(INL)。附加地，可以使用高速纹波计数器来实现单个计数器，其简化了设计并减少了面积和功耗。

使用本文中所描述的技术，可以减少环中的环级的数目，并且可以增加环频率，直到计数器的速度。因此，所描述的TDC实现方式可以占用更小面积并且提供良好线性。使用在每个环级的振荡电路中包括两个反相器的所描述的途径，还可以实现TDC的可编程分辨率。如下文所描述的，通过选择性地启用每个环级的振荡电路的一部分，可以实现低时间分辨率、中时间分辨率或高时间分辨率。

图1图示了可以在集成电路上实现的用于时间-数字转换器(TDC)或TDC 102的示例操作范例100。TDC 102产生TDC输出信号106，TDC输出信号106是发生118的流逝时间的数字表示。图表108示出了发生118的示例方面。图表108包括作为横坐标轴(x轴)的时间轴110和作为纵坐标轴(y轴)的刺激(stimuli)轴112。

发生118在具有持续时间104的某个时间段内沿着时间轴110延伸。两个刺激沿着时间轴110限定发起时间和终止时间，其限定发生118的开始点和结束点。这两个刺激包括发起事件114和终止事件116。对于示例飞行时间(TOF)发生，发起事件114对应于无线信号的传送，并且终止事件116对应于无线信号的接收。

在操作中，TDC 102接收发起事件114的指示和终止事件116的指示。发起事件114和终止事件116分别用作发生118的持续时间104的开始时间和停止时间。TDC 102追踪这两个事件之间的流逝时间以产生TDC输出信号106。TDC输出信号106可以实现为(例如，使用二进制数字)流逝时间的数字表示。

图2是图示了包括相关联的TDC控制电路218的示例TDC102的逻辑图。TDC 102包括环202、计数器204、以及编码器206。TDC控制电路218可以形成TDC 102的一部分，或者可以与TDC 102分离。通常，TDC控制电路218响应于至少一个TDC输入信号216而控制TDC 102的操作。TDC输入信号216基于两个或更多个刺激，诸如图1的发起事件114和终止事件116，这些刺激指示要测量的持续时间104。

环202耦合到计数器204。环202和计数器204耦合到编码器206。环202在回路中围绕环202传播环信号210以产生环值222。环202包括锁存器电路208。锁存器电路208能够锁存如由环信号210的整体状态所实现的环值222。环信号210每次在环202上循环结束时，环202将环信号210提供给计数器204。环信号210用作相对于计数器204的增量指示或信号。因此，响应于环信号210，计数器204在环信号210围绕环202的每次循环之后递增计数器值224。

在操作中，TDC控制电路218基于TDC输入信号216来开始和停止环信号210围绕环202的传播。在与发起事件114相对应的时间处开始环信号210的传播，并且在与终止事件116相对应的后续时间处停止传播。使用本文中所描述的启用方案来执行该开始和停止。在与终止事件116相对应的后续时间处，锁存器电路208保全如通过环信号210的整体状态所实现的环值222。在环信号210的传播停止之后，锁存器电路208维持环值222。环202经由锁存器电路208提供环值222作为环输出信号212。计数器204提供计数器值224作为计数器输出信号214。

编码器206从环202接收环输出信号212并且从计数器204接收计数器输出信号214。基于环输出信号212和计数器输出信号214，编码器206生成编码器输出信号作为TDC输出信号106。编码器206将环值222与计数器值224组合以产生某个发生118的持续时间104的数字表示。TDC输出信号106可以被转发到集成电路的其他电路设备或组件以供进一步处理。

图3是图示了具有环202的示例TDC 102的示意图，环202包括多个环级308。TDC102还包括计数器204和编码器206，并且与TDC控制电路218相关联。环202包括r个环级308-1、308-2、308-3......308-r，其中r表示某个正整数，诸如4、8、12或19。多个环级308-1、308-2、308-3...308-r中的每个相应环级308包括相应锁存器电路208(LC)。多个环级308共同建立环值222。该图描绘了TDC输出信号106、环信号210、环输出信号212、计数器输出信号214和TDC输入信号216。该图还示出了施加到计数器204的重置信号306。计数器204递增并且维持计数器值224。

在环202中，多个环级308沿着环202串联连接。多个环级308被布线以形成用于围绕环202传播环信号210的回路。可以单独启用或禁用每个环级308，其参考图4和图5进行描述。多个环级308在环202上顺序地将环信号210从第一环级308-1传播到最后一个环级308-r。在最后一个环级308-r之后，环信号210被路由回到第一环级308-1以继续信号传播，因此将多个环级308作为回路环操作。环202可以作为环形振荡器操作，其中连续环级308的输出具有相反的电压电平(例如，高电平对低电平)。下文参考图4和图5对示例环形振荡器实现方式进行描述。形成环信号210的一部分的每个相应环级308的输出由相应的锁存器电路208来保全。

在示例实现方式中，环信号210被实现为具有互补电压电平的信号。因此，两个信令线将连续或相邻环级308彼此耦合。每个环级308的输出向环值222贡献两个互补值的电压电平。每个环级具有第一环级输入和第二环级输入、以及第一环级输出和第二环级输出。多个环级308-1、308-2、308-3......308-r中的每个环级的第一环级输出和第二环级输出建立实现环值222的整体环信号状态。环值222经由每个环级308的锁存器电路208被提供给编码器206作为环输出信号212。最后一个环级308-r的输出还耦合到计数器204。

环信号210触发计数器204以递增计数器值224。换句话说，计数器204响应于从最后一个环级308-r输出的环信号210的状态改变而递增计数器值224。计数器204包括耦合到重置信号306的重置输入。响应于重置信号306的激活，计数器204重置计数器值224(例如，将计数器值224返回到零)。计数器204将计数器值224提供给编码器206作为计数器输出信号214。因为在持续时间104结束时禁用环信号210的传播，所以计数器204可以利用例如高速波纹计数器来实现。

编码器206从环202接收环输出信号212，并且从计数器204接收计数器输出信号214。因此，编码器206基于环信号210的锁存状态而从环202获得环值222，并且从计数器204获得计数器值224。编码器206基于环值222和计数器值224来生成TDC输出信号106。编码器206将环值222编码为TDC输出信号106的最低有效位(LSB)，并且将计数器值224合并为TDC输出信号106的最高有效位(MSB)。

在操作中，TDC控制电路218接收TDC输入信号216，TDC输入信号216指示要被定时的发生118的持续时间104。响应于TDC输入信号216的激活，TDC控制电路218通过在每个环级308的相应启用输入上提供启用指示来启用多个环级308-1、308-2、308-3......308-r中的每个环级。TDC控制电路218还驱动重置信号306有效以使计数器204重置计数器值224。在启用时，环202发起跨过多个环级308的环信号210的传播。环信号210在多个环级308的输出处的状态在连续环级之间从高到低振荡。在到达最后一个环级308-r的输出时，计数器204响应于环信号210而递增计数器值224。环202将环信号210循环回到第一环级308-1，继续传播环信号210，并且通过多个环周期递增计数器204，直到TDC控制电路2***用环级308为止。

响应于TDC输入信号216的去激活，TDC控制电路218通过在环202的每个环级308的相应启用输入上提供禁用指示来禁用多个环级308-1、308-2、308-3......308-r中的每个环级。该禁用终止了环信号210的传播。即使在环信号210停止通过环202传播之后，每个相应环级308的相应锁存器电路208在环信号210的传播被禁用时也维持相应环级308的状态。

图4总体以400图示了与相关联的TDC控制电路218结合的处于相对较高层级的示例环级308。环级308包括振荡电路402、初始化电路410、以及锁存器电路208。振荡电路402包括启用电路412。TDC控制电路218提供级启用信号406和级设置信号408。环级308具有第一环级输入(RSI_m)、第二环级输入(RSI_p)、第一环级输出(RSO_p)、以及第二环级输出(RSO_m)。图4还描绘了环级状态404。为了将环信号210实现为互补值信号，两个环级输入具有彼此相反的电压电平，并且两个环级输出也具有彼此相反的电压电平。

振荡电路402使得环信号210的电压电平在相邻的环级308之间振荡。例如，如果第一环级输入(RSI_m)具有高电压电平，则第一环级输出(RSO_p)具有低电压电平。同样，如果第二环级输入(RSI_p)具有低电压电平，则第二环级输出(RSO_m)具有高电压电平。为了实现振荡信令，振荡电路402可以包括两个反相器，这两个反相器分别将两个输入和两个输出之间的电压电平反相。下文参考图5对包括彼此并联耦合的两个反相器的振荡电路402的示例实现方式进行描述。

两个输出被锁存器电路208锁存。环级状态404包括两个输出中的至少一个输出的电压电平：第一环级输出(RSO_p)或第二环级输出(RSO_m)。因此，锁存器电路208保全环级308的环级状态404。例如，锁存器电路208在振荡电路402被禁用并且环信号210停止在环202上传播之后维持环级状态404。附加地或可替代地，锁存器电路208强制执行环信号210在环级308的两个输出处的互补电压电平。为了实现锁存以保全环级状态404，锁存器电路208可以包括在第一环级输出(RSO_p)和第二级环输出(RSO_m)之间的一对交叉耦合的反相器。下文参考图6对包括一对交叉耦合的反相器的锁存器电路208的示例实现方式进行描述。

初始化电路410使用锁存器电路208设置第一环级输出(RSO_p)或第二环级输出(RSO_m)的至少一个初始电压电平。锁存器电路208可以保全环级308的输出的初始电压电平，直到振荡电路402被启用为止。启用电路412通过准许环信号210通过振荡电路402，使得环信号210能够通过环级308传播。启用电路412通过阻止环信号210在振荡电路402处的传播，来禁用环信号210通过环级308的传播。下文参考图5对初始化电路410和启用电路412的示例实现方式进行描述。

TDC控制电路218分别使用级启用信号406和级设置信号408来控制启用电路412和初始化电路410的操作。多种形式的这些信号可以耦合到每个环级308。例如，级启用信号406可以耦合到启用电路412作为启用信号(En)或反相启用信号(En_b)。级设置信号408可以耦合到初始化电路410，作为针对第一输出的反相设置信号(Set_bp)或针对第二输出的反相设置信号(Set_bm)。下文对这些信号的应用进行进一步的描述。

图5图示了处于相对较低层级的环级308的示例，其描绘了锁存器电路208，该锁存器电路208耦合在环级308的第一输出和第二输出上。如所示出的，锁存器电路208耦合在第一环级输出(RSO_p)和第二环级输出(RSO_m)之间，使得环信号210通过锁存器电路208传播到后一个环级308。如虚线矩形所示，示例环级308还图示了振荡电路402和初始化电路410。这里参考图5对振荡电路402和初始化电路410的示例电路设备结构进行描述。

示例振荡电路402包括第一反相器502-1和第二反相器502-2。振荡电路402的启用电路412(如图4所示)包括第一启用开关504-1、第二启用开关504-2、第三启用开关504-3以及第四启用开关504-4。示例初始化电路410包括第一初始化开关506-1和第二初始化开关506-2。可以使用一个或多个晶体管来实现反相器和开关。下文参考图7和图8对示例晶体管实现方式进行描述。图5还描绘了保持在相对较高电压电平(Vdd)的电源轨的指示和保持在相对较低电压电平(Vss)的电源轨的指示。Vdd和Vss两者均可以是正电压，两者均可以是负电压，可以具有正电压和负电压等等。例如，Vdd可以表示正电压，并且Vss可以表示地电位。

在振荡电路402中，第一反相器502-1和第二反相器502-2相对于彼此并联耦合，并且沿着环信号210的传播方向对齐。第一反相器502-1耦合在第一环级输入(RSI_m)和第一环级输出(RSO_p)之间。第二反相器502-2耦合在第二环级输入(RSI_p)和第二环级输出(RSO_m)之间。因此，在环信号210的互补值电压电平通过环级308传播时，第一反相器502-1和第二反相器502-2将环信号210的相应电压电平反相。

第一启用开关504-1和第四启用开关504-4分别耦合在相对较高电压电平的电源轨(Vdd)与第一反相器502-1和第二反相器502-2之间。第一启用开关504-1和第四启用开关504-4由反相启用信号(En_b)控制。第二启用开关504-2和第三启用开关504-3分别耦合在相对较低的电压电平电源轨(Vss)与第一反相器5021和第二反相器502-2之间。第二启用开关504-2和第三启用开关504-3使用启用信号(En)控制。

在操作中，图4的TDC控制电路218提供反相启用信号(En_b)和启用信号(En)，使得四个开关在启用时段期间闭合并且在禁用时段期间断开。响应于闭合，第一启用开关504-1、第二启用开关504-2、第三启用开关504-3以及第四启用开关504-4用作电压拉动开关以将相邻节点拉向开关所耦合的相应电源轨的电压电平(例如，将电压向上拉向Vdd或将电压向下拉向Vss)。然而，一些开关可以在启用时段期间保持断开以改变环202的时间分辨率。参考图10对具有可编程分辨率的示例实现方式进行描述。

在初始化电路410中，第一初始化开关506-1耦合在相对较高的电压电平电源轨(Vdd)与第一环级输出(RSO_p)之间。为了将第一环级输出(RSO_p)设置为高电压电平，TDC控制电路218为第一输出(Set_bp)提供反相设置信号，使得第一初始化开关506-1闭合。第二初始化开关506-2耦合在相对较高电压电平的电源轨(Vdd)与第二环级输出(RSO_m)之间。为了将第二环级输出(RSO_m)设置为高电压电平，TDC控制电路218为第二输出(Set_bm)提供反相设置信号，使得第二初始化开关506-2闭合。在环202的一系列环级308上延伸，TDC控制电路218可以在连续环级308中闭合相对的初始化开关506，使得环值222的初始版本沿着连续环级308具有交替电压电平。

图6图示了处于相对较低层级的环级308的另一示例，其将锁存器电路208描绘为使用一对反相器实现。具体地，锁存器电路208包括一对交叉耦合的反相器602。这对交叉耦合的反相器602相对于彼此并联耦合在第一环级输出(RSO_p)和第二环级输出(RSO_m)上。第一锁存反相器602-1沿一个方向耦合在第一环级输出(RSO_p)与第二环级输出(RSO_m)之间，例如，从第一环级输出(RSO_p)指向第二环级输出(RSO_m)。第二锁存反相器602-2沿相反方向耦合在第二环级输出(RSO_m)与第一环级输出(RSO_p)之间，例如，从第二环级输出(RSO_m)指向第一环级输出(RSO_p)。

在操作中，第一锁存反相器602-1使第一环级输出(RSO_p)和第二环级输出(RSO_m)的电压具有相反的电压电平。同样，第二锁存反相器602-2使第二环级输出(RSO_m)和第一环级输出(RSO_p)的电压具有相反的电压电平。因此，该对交叉耦合的反相器602强制执行环信号210的互补电压电平。更进一步地，在环信号210停止在环202上传播之后，该对交叉耦合的反相器602维持第一环级输出(RSO_p)和第二环级输出(RSO_m)处的互补电压电平。

图7图示了处于晶体管层级的环级308的示例。换句话说，图7的环级308描绘了图6的环级308的示例实现方式。因而，参照图6的对应逻辑电路设备对图7的晶体管进行描述。环级308包括第一环级输入(RSI_m)、第二环级输入(RSI_p)、第一环级输出(RSO_p)、以及第二环级输出(RSO_m)。环级308接受以下控制信号：启用信号(En)、反相启用信号(En_b)、第一输出的反相设置信号(Set_bp)、以及第二输出的反相设置信号(Set_bm)。

环级308由高压电源轨702(Vdd)和低压电源轨704(Vss)供电。环级308的晶体管耦合在这两个电源轨之间。环级308包括14个晶体管。存在八个p型晶体管：晶体管706、晶体管708、晶体管714、晶体管716、晶体管720、晶体管724、晶体管726、以及晶体管728。还存在六个n型晶体管：晶体管710、晶体管712、晶体管718、晶体管722、晶体管730、以及晶体管732。

在右侧上，晶体管726对应于第一启用开关504-1，并且晶体管732对应于第二启用开关504-2。晶体管728和晶体管730共同对应于第一反相器502-1。晶体管724对应于第一初始化开关506-1。晶体管716和晶体管718共同对应于第一锁存反相器602-1。在左侧上，晶体管706对应于第四启用开关504-4，并且晶体管712对应于第三启用开关504-3。晶体管708和晶体管710共同对应于第二反相器502-2。晶体管714对应于第二初始化开关506-2。晶体管720和晶体管722共同对应于第二锁存反相器602-2。

在高压电源轨702与低压电源轨704之间，在图7的左侧上，以下四个晶体管从高压电源轨702开始串联耦合：晶体管706、晶体管708、晶体管710、以及晶体管712。晶体管706的栅极耦合到反相启用信号(En_b)。晶体管712的栅极耦合到启用信号(En)。晶体管708和晶体管710的两个栅极耦合在一起以形成第二环级输入(RSI_p)，其对应于第二反相器502-2的输入。晶体管708与晶体管710之间的节点734用作第二反相器502-2的输出。晶体管714耦合在高压电源轨702与节点734之间，该节点734在晶体管708与晶体管710之间。晶体管714的栅极耦合到第二输出的反相设置信号(Set_bm)。

此外，在高压电源轨702与低压电源轨704之间，以下两个晶体管从高压电源轨702开始串联耦合：晶体管720和晶体管722。晶体管720和晶体管722的两个栅极耦合在一起以形成到第二锁存反相器602-2的输入以及第二环级输出(RSO_m)，该输入也是晶体管708与晶体管710之间的节点734。晶体管720与晶体管722之间的节点736用作第二锁存反相器602-2的输出，并且对应于第一环级输出(RSO_p)。图7的右侧是上文所描述的左侧的镜像，但是所图示的晶体管属于第一环级输入(RSI_m)和第一环级输出(RSO_p)。

在操作中，对于图7的左侧，如果第二反相器502-2被启用，则环信号210的一半可以跨过环级308从第二环级输入(RSI_p)传播到第二环级输出(RSO_m)。如果晶体管706或晶体管712中的至少一个晶体管接通，则晶体管708和晶体管710被启用以用作反相器。接通的晶体管706或晶体管712分别对应于第三启用开关504-3或第四启用开关504-4的闭合状态。参考图9对用于操作如图7中所实现的启用开关的示例控制信令进行描述。

图8图示了处于晶体管层级的环级308的另一示例，环级308包括输出缓冲器。图8的环级308类似于图7的环级308。然而，两个输出缓冲器被描绘用于图8的环级308。因此，图8包括四个附加晶体管。有两个附加的p型晶体管：晶体管802和晶体管806。还有两个附加的n型晶体管：晶体管804和晶体管808。在高压电源轨702与低压电源轨704之间，以下两个晶体管从高压电源轨702开始串联耦合：晶体管802和晶体管804。晶体管802和晶体管804的两个栅极一起耦合在节点734处，该节点734也共同位于晶体管708和晶体管710之间，其对应于第二环级输出(RSO_m)。

在晶体管802与晶体管804之间的节点用作第二缓冲器输出(BO_p)。因此，晶体管802和晶体管804形成第二输出缓冲器，其将第二环级输出(RSO_m)的电压电平反相。在图8的右侧上，晶体管806和晶体管808分别对应于晶体管802和晶体管804。因此，在晶体管806与晶体管808之间的节点用作第一缓冲器输出(BO_m)。因此，晶体管806和晶体管808形成第一输出缓冲器，其将第一环级输出(RSO_p)的电压电平反相。在该实现方式中，第一缓冲器输出(BO_m)和第二缓冲器输出(BO_p)的电压电平被提供给编码器206作为环输出信号212(图2和图3两者)。

该电路还演示了锁存器电路208的三个方面，其使用第一锁存反相器602-1和第二锁存反相器602-2来实现。首先，锁存器电路208参与或影响环信号210跨过环202的传播。其次，在环信号210在围绕环202传播时的持续时间104的定时期间，而不仅仅是在定时结束时，锁存器电路208拥有代表环值222的电压电平。第三，环202借助于输出缓冲器经由锁存器电路208提供环值222作为环输出信号212。尽管可以使用单个输出缓冲器来代替图9中所图示的镜像对，但是实现缓冲器的镜像对平衡了电路。

图9图示了用于操作TDC 102的示例信号时序图900。图9中所描绘的信号波形可以操作TDC 102，TDC 102具有使用图7的晶体管布置实现的如图4和图6所示的环级308。示出了七个信号波形902-914。信号波形902对应于TDC输入信号216并且指示具有有效高电压电平的持续时间104。在持续时间104开始之前，TDC控制电路218准备TDC 102的计数器204和环202。信号波形904对应于重置信号306并且描绘了重置计数器204的计数器值224的有效高电平脉冲。信号波形906对应于环级308-1、308-2、308-3......308-r的输出的反相设置信号(set_b)，诸如第一输出的反相设置信号(Set_bp)或第二输出的反相设置信号(Set_bm)。如上所述，在连续环级308处设置交替的第一输出和第二输出，以沿着环202建立初始环值222。

信号波形908对应于启用信号(En)，启用信号(En)在该示例中为高电平有效。启用信号(En)被施加到n型晶体管712和n型晶体管732的栅极，以在持续时间104期间接通这些晶体管。信号波形910对应于反相启用信号(En_b)，反相启用信号(En_b)在这个示例中为低电平有效。反相启用信号(En_b)被施加到p型晶体管706和p型晶体管726的栅极，以在持续时间104期间接通这些晶体管。因此，TDC控制电路218控制启用信号(En)和反相启用信号(En_b)以使得第一反相器502-1(例如，晶体管728和晶体管730)和第二反相器502-2(例如，晶体管708和晶体管710)能够有效，并且在TDC输入信号216有效的同时通过环级308传播环信号210的振荡版本。

因此，环信号210的振荡版本沿着环202作为环值222存在。环202提供具有交替的高电压电平和低电压电平的该环值222作为环输出信号212。所图示的信号波形912对应于针对持续时间104的这种环输出信号212。每次振荡周期传播通过多个环级308-1、308-2、308-3......308-r时，最终环级308-r的状态改变。最终环级308-r的状态的改变触发计数器204，使得计数器204递增计数器值224。反映计数器值224的改变的计数器输出信号214的示例由信号波形914描绘。首先，计数器值224响应于如信号波形904所描绘的重置信号306而改变。计数器值224还在如表示环输出信号212的信号波形912所描绘的环信号210进行振荡的同时改变。在环信号210的传播停止之后，计数器值224变为恒定，如由信号波形914所描绘的。

图10至图11描绘了针对利用基于锁存器的环的时间-数字转换的各个方面的流程图。这些流程图在附图中图示并且在本文中使用多个框来描述，这些框指示可以执行的操作或者可以由集成电路获取的状态。然而，操作和状态的发生不必局限于图10至图11中所图示或本文中所描述的顺序，对于操作和状态，可以以备选顺序或以完全或部分重叠的方式来实现。

图10是图示了用于使用TDC 102的环202实现可编程分辨率的示例过程1000的流程图。根据设置框1002-1016对过程1000进行描述，其中每个框表示至少一个操作。过程1000可以由例如TDC控制电路218执行。如图7所示，每个环级308有四个面向启用的晶体管。两个p型晶体管是晶体管706和晶体管726。两个n型晶体管是晶体管712和晶体管732。这四个晶体管可以制造成具有相同尺寸。

可替代地，即使在恒定的供电电压电平下，这四个晶体管也可以被制造成具有两种不同的尺寸以产生具有可编程时间分辨率的TDC 102。换句话说，即使在供电电压保持不变的情况下，在环信号210传播通过单个环级308时流逝的时间量也可以是可调整的。使用p型晶体管与n型晶体管的不对称尺寸(例如，面向启用的晶体管中的不同的p型金属氧化物半导体(PMOS)尺寸与n型金属氧化物半导体(NMOS)尺寸)，可调整性得以实现。在示例实现方式中，下拉晶体管比上拉晶体管操作更快。因此，晶体管712和晶体管732比晶体管706和晶体管726操作更快。这使得能够实现三种不同的相对时间分辨率：低、中、以及高。

参考过程1000的流程图，TDC 102可以以高时间分辨率操作，其已经在上文参考图7和图9进行了描述。如果在框1014处接合高分辨率，则TDC控制电路218切换如图9所示的启用信号(En)和反相启用信号(En_b)。这在框1016处指示。然而，如框1002所示，可以激活可编程分辨率特征。例如，可以判定切换到TDC 102的环202的低时间分辨率还是中时间分辨率。较低的时间分辨率可以降低功耗。在框1004处，选择时间分辨率。三个示例时间分辨率从左到右为低时间分辨率、中时间分辨率、以及高时间分辨率。通常，环202的可编程分辨率通过启用一个电压拉动开关并且禁用第一启用开关504-1、第二启用开关504-2、第三启用开关504-3和启用开关504-4中的另一电压拉动开关来实现。

在框1006处，接合低分辨率。为了在框1008处实现低分辨率，TDC控制电路218将启用信号(En)维持在低电压电平，并且切换如图9所示的反相启用信号(En_b)。因为在该示例中上拉效应比下拉效应更慢发生，所以环信号210更缓慢地传播通过环202，这降低了TDC102的时间分辨率。

在框1010处，代之以接合中分辨率。为了在框1012处实现中分辨率，TDC控制电路218将反相启用信号(En_b)维持在高电压电平，并且切换如图9所示的启用信号(En)。因为在该示例中下拉效应比上拉效应更快发生，所以与低分辨率下的速度相比，环信号210更快地传播通过环202。因此，这将TDC 102的时间分辨率增加到中分辨率。

图11是图示了用于利用基于锁存器的环的时间-数字转换的示例过程1100的流程图。根据设置框1102-1114对过程1100进行描述，其中每个框代表至少一个操作。操作可以由下文所描述的集成电路(诸如图12的集成电路1210)执行。更具体地，过程1100的操作可以由图1至图3的TDC 102执行。

在框1102处，环信号在环的多个环级之间传播，其中环信号包括互补电压电平。例如，TDC 102可以在环202的多个环级308之间传播环信号210，其中环信号210包括互补电压电平。因此，环信号210可以在每个环级308处呈现高电压电平和低电压电平。

在多个环级308的每个相应环级308中执行框1104和1106的操作。在框1104处，环信号的互补电压电平被反相以产生反相互补电压电平。例如，TDC 102可以将环信号210的互补电压电平反相，以产生反相互补电压电平(例如，高交换为低并且低交换为高的电压电平)。为此，每个环级308中的振荡电路402可以通过第一反相器502-1和第二反相器502-2路由环信号210，第一反相器502-1和第二反相器502-2彼此平行布置，并且沿着环202与环信号210的传播方向对齐。

在框1106处，环信号的反相互补电压电平被锁存以在相应环级处产生环信号的锁存互补电压电平。例如，TDC 102可以将环信号210的反相互补电压电平锁存，以在相应环级308处产生环信号210的锁存互补电压电平。比如，每个环级308中的锁存器电路208可以保全第一环级输出(RSO_p)和第二环级输出(RSO_m)的环级状态404。

在框1108处，响应于环信号而递增计数器值。例如，TDC 102可以响应于环信号210而递增计数器值224。响应于最后一个环级308-r的输出的状态改变，计数器204可以将计数器值224增加一。

在框1110处，提供环输出信号，该环输出信号指示环的多个环级的锁存互补电压电平。例如，TDC 102可以提供环输出信号212，该环输出信号212指示环202的多个环级308的锁存互补电压电平。更具体地，环202可以在每个相应环级308的缓冲器输出上提供由锁存器电路208维持的高电压电平和低电压电平作为环值222。

在框1112处，提供指示计数器值的计数器输出信号。例如，TDC 102可以提供指示计数器值224的计数器输出信号214。在不使用触发器的情况下，计数器204可以将表示计数器值224的电压呈现给编码器206作为计数器输出信号214。

在框1114处，基于环输出信号和计数器输出信号来生成流逝时间的数字表示。例如，TDC 102可以基于环输出信号212和计数器输出信号214来生成流逝时间的数字表示。比如，编码器206可以从环输出信号212对环值222进行编码并且将来自计数器输出信号214的计数器值224并入TDC输出信号106，TDC输出信号106具有与表征某个发生118的持续时间104的二进制数字相对应的电压电平。

过程1100的示例实现方式可以进一步包括响应于与流逝时间相对应的发起事件而发起环信号的传播并且响应于与流逝时间相对应的终止事件而终止环信号的传播的操作。比如，响应于与发生118相对应的发起事件114而可以发起环信号210的传播，并且响应于与发生118相对应的终止事件116而可以终止环信号210的传播。

过程1100的示例实现方式可以进一步包括初始设置沿着环的多个环级的交替输出的互补电压电平的电压电平的操作。比如，互补电压电平的电压电平初始可以被设置在沿着环202的多个环级308中的连续或相邻环级的交替输出处(例如，在第一环级输出(RSO_p)处，然后在第二环级输出(RSO_m)处，然后再次在第一环级输出(RSO_p)处)。

用于框1106的锁存操作的示例实现方式可以进一步包括当环信号210在环202上传播时强制执行反相互补电压电平的互补值(例如，高电压电平和低电压电平)。附加地或可替代地，在环信号210的传播被终止之后，可以维持锁存互补电压电平。比如，可以通过在每个环级308的输出处设置的一对交叉耦合的反相器602来执行强制执行或维持。

用于框1106的锁存操作的示例实现方式可以进一步包括：将相应环级308的第一输出(例如，第一环级输出(RSO_p))的第一电压电平反相以产生第一反相输出；将第一反相输出路由到相应环级308的第二输出(例如，第二环级输出(RSO_m))，诸如通过将共同定位的节点作为第一锁存反相器602-1和第二锁存反相器602-2的交叉耦合布置的一部分；将第二输出的第二电压电平反相以产生第二反相输出；并且将第二反相输出路由到相应环级308的第一输出，诸如通过将共同定位的节点作为交叉耦合布置的一部分。

图12描绘了示例电子设备1202，该示例电子设备1202包括集成电路(IC)1210，在该集成电路(IC)1210中可以实现如本文中所描述的TDC。如所示出的，除了集成电路1210之外，电子设备1202还包括天线1204、收发器1206、以及用户输入/输出(I/O)接口1208。集成电路1210或其内核的图示示例包括微处理器1212、图形处理单元(GPU)1214、存储器阵列1216、以及调制解调器1218。在一个或多个实现方式中，如本文中所描述的时间-数字转换技术可以由集成电路1210实现，例如，通过产生发起事件114与终止事件116之间的持续时间104的数字表示。

电子设备1202可以是移动设备或电池供电设备或被设计为由电网供电的固定设备。电子设备1202的示例包括服务器计算机、网络交换机或路由器、数据中心的刀片(blade)、个人计算机、台式计算机、笔记本或膝上型计算机、平板计算机、智能电话、娱乐设备、或可穿戴式计算设备(诸如智能手表、智能眼镜或衣物)。电子设备1202也可以是具有嵌入式电子元件的设备或其一部分。具有嵌入式电子元件的电子设备1202的示例包括乘用车、工业设备、冰箱或其他家用电器、无人驾驶飞机或其他无人驾驶飞行器(UAV)、电动工具、或物联网(IoT)设备。

对于具有无线能力的电子设备，电子设备1202包括天线1204，该天线1204耦合到收发器1206以使得能够接收或传送一个或多个无线信号。集成电路1210可以耦合到收发器1206，以使得集成电路1210能够访问所接收的无线信号或者提供无线信号以供经由天线1204进行传送。所示的电子设备1202还包括至少一个用户I/O接口1208。用户I/O接口1208的示例包括键盘、鼠标、麦克风、触敏屏幕、相机、加速度计、触觉机构、扬声器、显示屏、或投影仪。

集成电路1210可以包括例如以下实例中的一个或多个实例：微处理器1212、GPU1214、存储器阵列1216、调制解调器1218等。微处理器1212可以用作中央处理单元(CPU)或其他通用处理器。一些微处理器包括可以单独通电或断电的不同部件，诸如多个处理内核。GPU 1214可以尤其适于处理视觉相关数据以供显示。如果视觉相关数据未被呈现或以其他方式被处理，则GPU1214可以完全或部分断电。存储器阵列1216存储用于微处理器1212或GPU 1214的数据。用于存储器阵列1216的存储器的示例类型包括随机存取存储器(RAM)(诸如动态RAM(DRAM)或静态RAM(SRAM))、闪存等等。如果程序没有访问存储在存储器中的数据，则存储器阵列1216可以整体断电或由各个区域断电。调制解调器1218解调信号以提取编码信息或对信号进行调制以将信息编码到信号中。如果没有从入站通信解码或针对出站通信编码的信息，则可以使调制解调器1218空闲以减少功耗。集成电路1210可以包括除了所示的那些部件之外的附加或备选部件，诸如I/O接口、诸如加速度计的传感器、收发器或接收器链的另一部分、诸如专用集成电路(ASIC)的定制处理器或硬编码处理器等。

集成电路1210还可以包括片上***(SOC)。SOC可以集成足够数量的不同类型的组件，以使得SOC能够提供计算功能作为至少主要使用一个芯片的笔记本计算机、移动电话或其他电子装置。SOC的组件(通常如集成电路1210的组件)可以称为电路的内核或块。如果没有使用，SOC的内核或块可以断电，诸如通过经历电源崩溃或通过多路复用到具有较低电压电平的电源轨上。除了图12中所图示的内核或块之外，内核或块的示例还包括电压调节器、主存储器或高速缓冲存储器块、存储器控制器、通用处理器、密码处理器、视频或图像处理器、矢量处理器、无线电、接口或通信子***、无线控制器或显示控制器。诸如处理或GPU内核的这些内核或块中的任一个可以进一步包括可以单独供电的多个内部内核或块。

除非上下文另有规定，否则在本文中使用“或”一词可以被认为使用“包含性的或”或者使用准许包含或应用由“或”一词链接的一个或多个项目的术语(例如，短语“A或B”可以被解释为仅准许“A”、仅准许“B”、或准许“A”和“B”两者)。进一步地，本文中所讨论的附图和术语中表示的项目可以指示一个或多个项目或术语，因此可以在本书面描述中对单个或复数形式的项目和术语进行互换引用。最后，尽管用结构特征或方法操作专用的语言描述了主题，但是应当理解，所附权利要求书中限定的主题不必限于上文所描述的具体特征或操作，其包括不一定受限于布置特征的组织或执行操作的顺序。

Claims (30)

1.一种集成电路，包括：

环，包括多个环级，所述环被配置为在所述多个环级的连续环级之间传播环信号，每个相应环级包括锁存器电路，所述锁存器电路被配置为保全所述环信号在所述相应环级处的状态，所述环被配置为使用所述多个环级中的每个环级的所述锁存器电路来提供环输出信号；

计数器，被耦合到所述环，所述计数器被配置为响应于所述环信号而递增计数器值，并且被配置为基于所述计数器值来提供计数器输出信号；

编码器，被耦合到所述环和所述计数器，所述编码器被配置为基于所述环输出信号和所述计数器输出信号来生成时间-数字转换器(TDC)输出信号；以及

TDC控制电路，被配置为响应于至少一个TDC输入信号而操作所述环。

2.根据权利要求1所述的集成电路，其中所述环被配置为传播所述环信号通过所述多个环级的特定环级的所述锁存器电路，以将所述环信号从前一个环级传播到后一个环级。

3.根据权利要求2所述的集成电路，其中

所述环信号包括互补电压电平，所述互补电压电平沿着所述环延伸；以及

所述多个环级的每个相应环级的所述锁存器电路被配置为强制执行所述相应环级的所述互补电压电平。

4.根据权利要求1所述的集成电路，其中所述多个环级的每个相应环级的所述锁存器电路被配置为在所述环信号停止传播通过所述环之后，维持所述相应环级的状态。

5.根据权利要求1所述的集成电路，其中所述锁存器电路包括一对交叉耦合的反相器。

6.根据权利要求5所述的集成电路，还包括：

相对较高的电压电平电源轨；以及

相对较低的电压电平电源轨，

其中所述一对交叉耦合的反相器并联地被耦合在相对高压电源轨与相对低压电源轨之间。

7.根据权利要求1所述的集成电路，其中

所述至少一个TDC输入信号指示发起事件和终止事件；以及

所述编码器被配置为生成所述TDC输出信号以提供所述发起事件与所述终止事件之间的持续时间的数字表示。

8.根据权利要求1所述的集成电路，其中所述多个环级的每个相应环级包括振荡电路，所述振荡电路被耦合到所述锁存器电路，所述振荡电路被配置为在所述环信号传播通过所述相应环级时，将所述环信号反相。

9.根据权利要求8所述的集成电路，其中所述振荡电路包括两个反相器，所述两个反相器在与所述环信号的传播对齐的方向上彼此并联地被耦合。

10.根据权利要求8所述的集成电路，其中所述振荡电路包括启用电路，所述启用电路被配置为启用或禁用所述环信号通过所述相应环级的传播。

11.根据权利要求10所述的集成电路，其中所述TDC控制电路被配置为响应于所述至少一个TDC输入信号而使用所述多个环级的每个环级的所述启用电路，来启用或禁用所述环信号通过所述环的传播。

12.根据权利要求1所述的集成电路，其中所述多个环级的每个相应环级包括初始化电路，所述初始化电路被耦合到所述锁存器电路，所述初始化电路被配置为使用所述锁存器电路来初始化所述环信号在所述相应环级处的所述状态。

13.根据权利要求12所述的集成电路，其中所述TDC控制电路被配置为向所述初始化电路提供级设置信号，以使用所述锁存器电路来初始化针对所述相应环级的至少一个电压电平。

14.根据权利要求1所述的集成电路，其中所述TDC控制电路被配置为使用恒定供电电压电平来实现用于所述环的可编程分辨率。

15.根据权利要求14所述的集成电路，其中所述TDC控制电路被配置为通过启用一个电压拉动开关并且禁用另一电压拉动开关，来实现用于所述环的所述可编程分辨率。

16.一种集成电路，包括：

环，被配置为跨过多个环级在所述环上传播环信号并且提供环输出信号，每个相应环级包括：

用于锁存所述环信号在所述相应环级处的状态的装置；

计数器，被耦合到所述环，所述计数器被配置为响应于所述环信号而递增计数器值，并且被配置为基于所述计数器值来提供计数器输出信号；

编码器，被耦合到所述环和所述计数器，所述编码器被配置为基于所述环输出信号和所述计数器输出信号来生成时间-数字转换器(TDC)输出信号；以及

TDC控制电路，被配置为响应于至少一个TDC输入信号而操作所述环。

17.根据权利要求16所述的集成电路，其中用于锁存的所述装置包括：用于强制执行互补电压电平作为所述环信号在所述相应环级处的所述状态的装置。

18.根据权利要求16所述的集成电路，其中用于锁存的所述装置包括：用于在所述环信号在所述环上的传播停止之后维持所述环信号在所述相应环级处的所述状态的装置。

19.根据权利要求16所述的集成电路，其中每个相应环级还包括：用于振荡所述环信号在所述相应环级处的至少一个电压电平的装置。

20.根据权利要求19所述的集成电路，其中用于振荡的所述装置包括：用于使得所述环信号能够跨过所述相应环级进行传播的装置。

21.根据权利要求16所述的集成电路，其中每个相应环级还包括：用于使用用于锁存的所述装置来初始化所述环信号在所述相应环级处的至少一个电压电平的装置。

22.一种用于利用基于锁存器的环的时间-数字转换的方法，所述方法包括：

在环的多个环级之间传播环信号，所述环信号包括互补电压电平；

在所述多个环级的每个相应环级中，

将所述环信号的所述互补电压电平反相以产生反相互补电压电平；以及

将所述环信号的所述反相互补电压电平锁存以产生所述环信号在所述相应环级处的锁存互补电压电平；

响应于所述环信号而递增计数器值；

提供环输出信号，所述环输出信号指示所述环的所述多个环级的所述锁存互补电压电平；

提供计数器输出信号，所述计数器输出信号指示所述计数器值；以及

基于所述环输出信号和所述计数器输出信号来生成流逝时间的数字表示。

23.根据权利要求22所述的方法，还包括：

响应于与所述流逝时间相对应的发起事件，发起所述环信号的所述传播；以及

响应于与所述流逝时间相对应的终止事件，终止所述环信号的所述传播。

24.根据权利要求22所述的方法，其中所述锁存包括：在所述环信号在所述环上被传播时，强制执行所述反相互补电压电平的互补值。

25.根据权利要求22所述的方法，其中所述锁存包括：在所述环信号的所述传播被终止之后，维持所述锁存互补电压电平。

26.根据权利要求22所述的方法，其中所述锁存包括：

将所述相应环级的第一输出的第一电压电平反相以产生第一反相输出；

将所述第一反相输出路由到所述相应环级的第二输出；

将所述第二输出的第二电压电平反相以产生第二反相输出；以及

将所述第二反相输出路由到所述相应环级的所述第一输出。

27.根据权利要求22所述的方法，还包括：初始地设置所述多个环级的沿着所述环的交替输出的所述互补电压电平的电压电平。

28.一种集成电路，包括：

时间-数字转换器(TDC)，被配置为基于环值来产生TDC输出信号，所述TDC包括环，所述环在多个环级上传播环信号并且利用所述多个环级建立所述环值，每个相应环级包括：

振荡电路，被配置为从前一个环级接收所述环信号并且将所述环信号的互补电压电平反相以产生针对所述相应环级的反相互补电压电平；以及

锁存器电路，被配置为将所述反相互补电压电平锁存，以产生针对所述相应环级的锁存互补电压电平，并且将所述锁存互补电压电平转发到后一个环级。

29.根据权利要求28所述的集成电路，其中

所述振荡电路包括两个反相器，所述两个反相器彼此并联地被耦合以将所述环信号的所述互补电压电平反相，从而产生针对所述相应环级的所述反相互补电压电平；以及

所述锁存器电路包括一对反相器，所述一对反相器相对于彼此交叉耦合以将所述反相互补电压电平锁存，从而产生针对相应环状态的所述锁存互补电压电平。

30.根据权利要求28所述的集成电路，其中

所述TDC还包括计数器和编码器；

所述计数器被配置为产生计数器值，所述计数器值响应于所述环信号而递增；以及

所述编码器被配置为：

经由每个相应环级的所述锁存器电路从所述环接收所述环值；

从所述计数器接收所述计数器值；以及

通过将所述环值编码为所述TDC输出信号的最低有效位并且通过将所述计数器值合并为所述TDC输出信号的最高有效位，来生成所述TDC输出信号。