CN103168359A - 非易失性存储元件和非易失性存储装置及它们的制造方法 - Google Patents

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Abstract

本发明的非易失性存储元件（10）具有：第1金属布线（103）；插塞（107），形成于第1金属布线（103）上，并与第1金属布线（103）连接；层叠体（150），包括第1电极（108）和第2电极（111）和电阻变化层（113），并形成于插塞（107）上，插塞（107）与第1电极（108）连接；第2金属布线（119），形成于层叠体（150）上，直接与第2电极（111）连接；以及侧壁保护层（115），具有绝缘性和氧阻隔性，覆盖层叠体（150）的侧壁，第2金属布线（119）的下表面的一部分位于层叠体（150）的上表面的下侧。

Description

非易失性存储元件和非易失性存储装置及它们的制造方法
技术领域
本发明涉及电阻变化型的非易失性存储元件、使用多个该非易失性存储元件的非易失性存储装置、以及它们的制造方法，所述非易失性存储元件具有电阻值根据电压脉冲的施加而变化的电阻变化元件。
背景技术
近年来，随着数字技术的发展，便携式信息设备和信息家电等电子设备进一步实现了高功能化。伴随这些电子设备的高功能化，所使用的半导体元件的细微化及高速化得到快速发展。其中，诸如以闪存为代表的大容量的非易失性存储器的用途快速扩大。另外，作为替换该闪存的下一代的新型非易失性存储器，正在推进使用电阻变化元件的电阻变化型存储器（ReRAM：Resistive Random Access Memory）的研发。其中，电阻变化元件是指具有电阻值根据电信号而可逆地变化的性质，并且能够非易失性地存储与该电阻值对应的信息的元件。
该电阻变化型存储器使用电阻值变化的电阻变化层作为存储元件，通过对该电阻变化层施加电脉冲（例如电压脉冲），使其电阻值从高电阻状态向低电阻状态或者从低电阻状态向高电阻状态变化。由此，电阻变化型存储器进行数据存储。在这种情况下，需要明确区分低电阻状态和高电阻状态这两个值，并且使在低电阻状态与高电阻状态之间快速地稳定变化，而且非易失性地保存这两个值。
作为这种非易失性存储元件的一例，提出了使用将含氧率不同的过渡金属氧化物进行层叠得到的电阻变化层的非易失性存储元件。例如，专利文献1公开了通过有选择地使在与含氧率较高的过渡金属氧化物层接触的电极界面产生氧化反应和还原反应，使电阻变化现象变稳定。
图23是具有专利文献1记载的非易失性存储元件55的电阻变化型的非易失性存储装置50的截面图。在图23所示的非易失性存储装置50中，在基板60上形成有第1布线61，还形成有覆盖该第1布线61的第1层间绝缘层62。并且，形成有贯通第1层间绝缘层62的与第1布线61连接的第1插塞64。另外，在第1层间绝缘层62上形成有覆盖第1插塞64的非易失性存储元件55。该非易失性存储元件55由下部电极65、电阻变化层66及上部电极67构成。并且，形成有覆盖该非易失性存储元件55的第2层间绝缘层68。并且，形成有贯通该第2层间绝缘层68的第2插塞70。该第2插塞70将上部电极67和第2布线71相连接。
电阻变化层66是第1电阻变化层66x和第2电阻变化层66y的层叠构造。第1电阻变化层66x和第2电阻变化层66y由相同种类的过渡金属氧化物构成。并且，形成第2电阻变化层66y的过渡金属氧化物的含氧率高于形成第1电阻变化层66x的过渡金属氧化物的含氧率。
通过形成这种构造，在对非易失性存储元件55施加电压的情况下，电压几乎都施加到含氧率较高、显示出更高的电阻值的第2电阻变化层66y上。并且，在第2电阻变化层66y的附近存在大量能够有助于反应的氧。因此，在上部电极67与第2电阻变化层66y的界面附近有选择地产生氧化或者还原反应，因而能够稳定地实现电阻变化。
另外，专利文献1公开了由使用过渡金属氧化物作为电阻变化层的1T1R（1晶体管1电阻）型存储器单元构成的非易失性存储器。过渡金属氧化物薄膜通常是绝缘体。因此，在初始状态下进行电阻变化层的击穿（初始击穿），由此形成能够在高电阻状态与低电阻状态之间切换电阻值的导电路径，以便使电阻值进行脉冲变化。另外，所谓“初始击穿（initialbreakdown）”，是使制造后的电阻变化层变为能够根据施加的电压值（或者施加的电压的极性）可逆地转变为高电阻状态和低电阻状态的状态的处理。具体地讲，初始击穿是指对具有极高的电阻值的制造后的电阻变化层或者包含电阻包含层的非易失性存储元件施加大于写入电压的电压（初始击穿电压）。通过该初始击穿，电阻变化层能够可逆地转变为高电阻状态和低电阻状态，并且其电阻值降低。
现有技术文献
专利文献
专利文献1：国际公开2008/149484号
专利文献2：国际公开2008/059701号
非专利文献
非专利文献1：I.G.Baek等,IEDM2004,p.587
发明概要
发明要解决的问题
但是，在图23所示的结构中，对于不经由插塞而直接将电阻变化元件的上部电极和上层布线连接的构造，存在将形成电流从上层布线不经由电阻变化元件的上部电极即直接流向电阻变化层的泄漏路径的担忧。
如果形成这种电流不经由上部电极即流向电阻变化层的泄漏路径，将不会对电阻变化层施加足够的击穿电压。因此，产生电阻变化元件不会被初始击穿的情况，因而初始击穿率下降。其结果是成品率下降。
这样，在现有的非易失性存储元件中，具有由于在布线形成步骤中形成泄漏路径，因而初始击穿电压具有偏差的问题。
发明内容
本发明正是为了解决上述问题而提出的，其目的在于，提供一种能够防止布线形成步骤中的泄漏路径的形成的非易失性存储元件、非易失性存储装置以及它们的制造方法。
用于解决问题的手段
为了达到上述目的，本发明的一个方式的非易失性存储元件，包括第1电极和第2电极和电阻变化层，所述电阻变化层由氧不足型的过渡金属氧化物构成，被夹持在所述第1电极和所述第2电极之间，并且根据提供到所述第1电极和所述第2电极之间的电信号在高电阻状态和电阻值低于所述高电阻状态的低电阻状态之间可逆地变化，所述非易失性存储元件具有：第1金属布线；插塞，形成于所述第1金属布线上，并与所述第1金属布线连接；层叠体，包括所述第1电极和所述第2电极和所述电阻变化层，形成于所述插塞上，所述插塞与所述第1电极和所述第2电极中的一方连接；第2金属布线，形成于所述层叠体上，直接与所述第1电极和所述第2电极中的另一方连接；以及侧壁保护层，具有绝缘性和氧阻隔性，覆盖所述层叠体的侧壁，所述第2金属布线的下表面的一部分位于所述层叠体的上表面的下侧。
根据这种结构，在本发明的一个方式的非易失性存储元件中，包含电阻变化元件的层叠体的侧壁被侧壁保护层覆盖。由此，本发明的一个方式的非易失性存储元件能够防止在布线形成步骤中在第2金属布线与电阻变化层之间形成泄漏路径。
另外，也可以是，所述侧壁保护层包含氧化物、氮化物及氮氧化物中的任意一种。
另外，也可以是，所述侧壁保护层包含硅氮化物、铝氧化物及钛氧化物中的任意一种。
另外，也可以是，所述电阻变化层具有：第1电阻变化层，由所述过渡金属氧化物构成；以及第2电阻变化层，由所述过渡金属氧化物构成，含氧率高于所述第1电阻变化层。
另外，也可以是，所述电阻变化层具有：第1电阻变化层，由所述过渡金属氧化物构成；第2电阻变化层，由所述过渡金属氧化物构成，含氧率高于所述第1电阻变化层；以及电阻层，形成于所述第1电阻变化层和所述第2电阻变化层的侧壁，由所述过渡金属氧化物构成，含氧率高于所述第1电阻变化层。
另外，也可以是，所述电阻变化层包含氧不足型钽氧化物、氧不足型铪氧化物及氧不足型锆氧化物中的任意一种。
根据这种结构，能够缩小在初始击穿时电流流过的电阻变化层的实效截面面积。其结果是流向电阻变化层的电流密度提高，因而能够降低初始击穿电压。另外，流向电阻变化层的电流密度的偏差降低，由此能够防止非易失性存储元件的成品率的下降，并且能够提高可靠性。
另外，也可以是，所述第2电极包含铱、铂、钯、铜及钨中的任意一种金属、或者这些金属的组合、或者这些金属的合金，所述层叠体的截面形状是所述层叠体的上表面的延长线与所述层叠体的侧壁所形成的夹角小于90度的梯形状。
根据这种结构，在本发明的一个方式的非易失性存储元件中，层叠体的截面形状是梯形状。因此，例如即使是在使用台阶覆盖性劣于减压CVD（Chemical Vapor Deposition：化学气相沉积）的等离子CVD或者溅射来成膜侧壁保护层的情况下，与截面形状为矩形状时相比，容易在层叠体的侧面成膜侧壁保护层。因此，能够利用侧壁保护层无间断地覆盖包含电阻变化元件的层叠体的侧面。
尤其是在使用溅射的情况下，容易形成在层叠体的上端的台肩部分成膜的膜厚变厚的所谓悬突形状。但是，像这样侧壁保护层在层叠体的上端的台肩部分形成为悬突状，在形成第2金属布线的步骤中，能够有效防止由于第2金属布线与电阻变化层侧面接触而形成泄漏路径。
因此，本发明的一个方式的非易失性存储元件能够抑制电阻变化层从侧面被氧化，并且还能够防止第2金属布线与电阻变化层侧面的泄漏路径的形成。
另外，本发明的一个方式的非易失性存储装置，具有多个上述的非易失性存储元件，所述非易失性存储装置具有：多条第1金属布线，沿第1方向延伸设置，包括所述第1金属布线；多条第2金属布线，沿与所述第1方向交叉的第2方向延伸设置，包括所述第2金属布线；多个插塞，包括所述插塞；以及点形状的多个层叠体，包括所述层叠体，在所述多条第1金属布线与所述多条第2金属布线的立体交叉点分别形成有所述插塞与所述层叠体构成的各个组，所述侧壁保护层覆盖所述多个层叠体的侧壁。
另外，也可以是，所述侧壁保护层按照所述多个层叠体中的每个层叠体而分离形成。
根据这种结构，侧壁保护层按照包含电阻变化元件的每个层叠体而分离形成，因而在没有形成层叠体的区域中不存在侧壁保护层。因此，在没有设置层叠体的区域中，容易进行形成用于将第1金属布线和第2金属布线相连接的引出触点时的干式蚀刻步骤。
另外，也可以是，所述层叠体还具有：半导体层，形成于所述第1电极与所述电阻变化层之间，并与所述第1电极连接；以及中间电极，被夹持在所述半导体层与所述电阻变化层之间，由所述第1电极和所述半导体层和所述中间电极构成二极管元件，由所述中间电极和所述电阻变化层和所述第2电极构成电阻变化元件。
根据这种结构，能够可靠避免相邻接的电阻变化元件的写入干扰的产生。因此，本发明的一个方式的非易失性存储装置不需配置晶体管等开关元件，即可实现能够做到大容量且高度集成的电阻变化型的非易失性存储装置。
另外，在本说明书中，将二极管元件定义为具有在施加电压为临界电压以下时电阻非常高、而在施加电压超过临界电压时电阻急剧下降从而流过大电流的非线性的电阻特性的二端子元件。
关于具有这种特性的二端子元件，例如公知有MSM（Metal－Semiconductor－Metal：金属－半导体－金属）二极管、MIM（Metal－Insulator－Metal：金属－绝缘体－金属）二极管、或者非线性电阻。
另外，包含电阻变化元件和二极管元件的层叠体被侧壁保护层覆盖。因此，能够抑制因制造步骤中的层间绝缘层的成膜处理或者热处理半导体层从侧壁部分被氧化。由此，能够抑制二极管元件的实效截面面积缩小。因此，能够防止流向二极管元件的电流容量的下降，因而能够实现包括具有较高的电流容量的二极管元件的非易失性存储装置。
另外，也可以是，所述半导体层包含缺氮型硅氮化物。
另外，也可以是，所述层叠体还具有半导体层，形成于所述第1电极与所述电阻变化层之间，并与所述第1电极及所述电阻变化层连接，所述第1电极及所述电阻变化层都由功函数高于所述半导体的材料构成。
根据这种结构，能够可靠避免相邻接的电阻变化元件的写入干扰的产生。因此，本发明的一个方式的非易失性存储装置不需配置晶体管等开关元件，即可实现能够做到大容量且高度集成的电阻变化型的非易失性存储装置。
另外，包含电阻变化元件和二极管元件的层叠体被侧壁保护层覆盖。因此，能够抑制因制造步骤中的层间绝缘层的成膜处理或者热处理半导体层从侧壁部分被氧化。由此，能够抑制二极管元件的实效截面面积缩小。因此，能够防止流向二极管元件的电流容量的下降，因而能够实现包括具有较高的电流容量的二极管元件的非易失性存储装置。
另外，由于能够构成4层的层叠体，因而能够使该层叠体简化及薄膜化。由此，能够减小寄生电阻的影响，能够容易控制电流密度。并且，由于加工精度提高，因而能够减小尺寸偏差。因此，能够降低流向层叠体的电流密度的偏差，因而能够降低非易失性存储装置的成品率的下降，并且提高可靠性。
另外，也可以是，所述第2金属布线的下表面的一部分位于所述电阻变化层的上表面的下侧。
根据这种结构，在没有侧壁保护层的情况下，即使是在诸如导致在第2金属布线与电阻变化层之间形成泄漏路径的情况时，也能够防止该泄漏路径的形成。
另外，关于本发明的一个方式的非易失性存储元件的制造方法，所述非易失性存储元件包括第1电极和第2电极和电阻变化层，所述电阻变化层由氧不足型的过渡金属氧化物构成，被夹持在所述第1电极和所述第2电极之间，并且根据提供到所述第1电极和所述第2电极之间的电信号在高电阻状态和电阻值低于所述高电阻状态的低电阻状态之间可逆地变化，所述非易失性存储元件的制造方法包括：第1步骤，形成第1金属布线；第2步骤，在所述第1金属布线上形成与所述第1金属布线连接的插塞；第3步骤，在所述插塞上形成层叠体，所述层叠体包括所述第1电极和所述第2电极和所述电阻变化层，所述插塞与所述第1电极和所述第2电极中的一方连接；第4步骤，形成覆盖所述层叠体的侧壁、而且具有绝缘性和氧阻隔性的侧壁保护层；以及第5步骤，在所述层叠体上形成直接与所述第1电极和所述第2电极中的另一方连接的第2金属布线，所述第2金属布线的下表面的一部分位于所述层叠体的上表面的下侧。
根据这种制造方法，电阻变化层的侧壁被侧壁保护层覆盖。因此，在形成第2金属布线的步骤中，即使是用于埋设形成第2金属布线的布线槽的底部被深深地挖掘一直到电阻变化层的侧壁露出的深度时，也能够防止第2金属布线与电阻变化层接触。另外，第2金属布线本来仅与上部电极（例如第2电极）相接。因此，能够防止电流从第2金属布线不经由上部电极即流向电阻变化层的泄漏路径的形成。由此，电阻变化层被施加足够的击穿电压，因而电阻变化元件的初始击穿率及成品率能够提高。因此，能够制造出电阻变化特性的再现性良好、而且高可靠性的非易失性存储装置。
另外，层叠体的侧壁被侧壁保护层覆盖，由此能够抑制因在形成电阻变化元件后的制造步骤中的层间绝缘层的成膜步骤和热处理步骤导致的电阻变化层从侧面被氧化。由此，能够抑制电阻变化层的实效截面面积出现偏差。因此，本发明的一个方式的非易失性存储元件能够抑制初始击穿电压的偏差，因而能够抑制成品率的下降。
另外，本发明的一个方式的非易失性存储装置的制造方法是包括所述非易失性存储元件的制造方法在内的非易失性存储装置的制造方法，所述非易失性存储装置具有多个所述非易失性存储元件，在所述第1步骤中，形成包括所述第1金属布线在内的、沿第1方向延伸设置的多条第1金属布线，在所述第5步骤中，形成包括所述第2金属布线在内的、沿与所述第1方向交叉的第2方向延伸设置的多条第2金属布线，在所述第2步骤中，在所述多条第1金属布线与所述多条第2金属布线的立体交叉点的位置，分别形成包括所述插塞在内的多个所述插塞，在所述第3步骤中，在所述各个位置分别形成包括所述层叠体在内的多个层叠体中的各个层叠体，在所述第4步骤中，形成覆盖所述多个层叠体的侧壁的所述侧壁保护层。
另外，也可以是，所述第4步骤包括：成膜所述侧壁保护层的步骤；以及将所述层叠体的侧壁部分以外的所述侧壁保护层去除的步骤。
根据这种制造方法，侧壁保护层按照包含电阻变化元件的每个层叠体而分离形成。由此，在没有形成层叠体的区域中不存在侧壁保护层。因此，在没有设置层叠体的区域中，容易进行形成用于将第1金属布线和第2金属布线相连接的引出触点时的干式蚀刻步骤。
另外，本发明不仅以这种非易失性存储元件及非易失性存储装置来实现，而且也能够以实现这种非易失性存储元件或者非易失性存储装置的半导体集成电路（LSI）来实现。
发明效果
如上所述，本发明能够提供一种能够防止布线形成步骤中的泄漏路径的形成的非易失性存储元件、非易失性存储装置、以及它们的制造方法。
附图说明
图1是表示本发明的实施方式1的非易失性存储元件的结构示例的截面图。
图2是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图3是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图4是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图5是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图6是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图7是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图8是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图9是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图10是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图11是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图12是表示本发明的实施方式1的非易失性存储元件的制造方法的截面图。
图13是表示本发明的实施方式1的非易失性存储元件的变形例的截面图。
图14是表示本发明的实施方式2的非易失性存储装置的结构示例的俯视图。
图15是表示本发明的实施方式2的非易失性存储装置的结构示例的截面图。
图16是表示本发明的实施方式2的非易失性存储装置的结构示例的截面图。
图17是表示本发明的实施方式2的非易失性存储装置的制造方法的截面图。
图18是表示本发明的实施方式2的非易失性存储装置的制造方法的截面图。
图19是表示本发明的实施方式2的非易失性存储装置的制造方法的截面图。
图20是表示本发明的实施方式2的非易失性存储装置的制造方法的截面图。
图21是表示本发明的实施方式3的非易失性存储装置的结构示例的截面图。
图22是表示本发明的实施方式的变形例的非易失性存储装置的结构示例的截面图。
图23是表示现有技术的非易失性存储元件的结构示例的截面图。
图24是用于说明现有技术的非易失性存储元件的问题的构造截面图。
具体实施方式
在电阻变化型的非易失性存储元件（下面，也简称为非易失性存储元件）中，可以认为通过初始击穿而形成的导电路径具有如灯丝那样的形状。导电路径的水平截面的截面面积相比电阻变化元件的水平截面的截面面积非常小。而且，关于该导电路径形成在电阻变化层的哪个位置无法确定。
因此，在现有技术的非易失性存储元件中，存在形成导电路径所需要的初始击穿电压在多个电阻变化元件之间出现偏差的问题。
例如，在电极材料采用铱或者铱与其它贵金属的合金的情况下，可知初始击穿电压根据电阻变化元件的尺寸而敏感地变化。因此，在采用这种电极材料的电阻变化元件中，电阻变化元件之间的初始击穿电压的偏差特别大。
另外，构成电阻变化层的氧不足型的过渡金属氧化物容易被氧化。因此，电阻变化层由于用于覆盖电阻变化层的层间绝缘层的成膜步骤中的热量、等离子、及原料气体等而氧化、以及通过之后的热处理而从层间绝缘层向电阻变化层的氧扩散，因而电阻变化层从侧面被氧化。因此，在电阻变化层的侧面周围形成有绝缘性的氧化层。
由于这种制造步骤中的电阻变化层从侧壁被氧化的控制性较差，因而其氧化量在电阻变化元件之间产生偏差。因此，在电阻变化层的初始击穿时电流流过的实效截面面积出现偏差，因而初始击穿电压的偏差增大。
这样，在现有技术的非易失性存储元件中，由于电阻变化层的实效截面面积的偏差，存在初始击穿电压有偏差的第一问题。
另外，在图23所示的结构中，关于不经由插塞70而直接将电阻变化元件的上部电极67和上层布线71连接的构造，如上所述存在如下的问题。
当在形成于电阻变化元件55上的层间绝缘层68中形成用于埋设形成与电阻变化元件的上部电极67连接的上层布线71的布线槽的步骤时，即使是上层布线71的布线宽度小于电阻变化元件的上部电极67的布线宽度、而且没有产生对准偏移时，考虑到上层布线71的布线长度方向（图24中与纸面平行的方向），由于电阻变化元件55上的层间绝缘层68的膜厚偏差，有时所形成的布线槽的底部的位置降低，并被深深地挖掘到使电阻变化层65的侧壁露出的深度（图24）。在这种情况下，存在将形成电流从上层布线不经由电阻变化元件的上部电极即直接流向电阻变化层的泄漏路径的担忧。
如果形成这种电流不经由上部电极即流向电阻变化层的泄漏路径，则电阻变化层不会被施加足够的击穿电压。因此，产生电阻变化元件初期不会被击穿的情况，因而初始击穿率下降。其结果是成品率下降。
这样，在现有的非易失性存储元件中，由于在布线形成步骤中形成泄漏路径，因而存在初始击穿电压具有偏差的第二问题。
因此，下面说明的本发明的实施方式的电阻变化元件及其制造方法，通过抑制电阻变化层的实效截面面积的偏差，并且防止布线形成步骤中的泄漏路径的形成，能够抑制初始击穿电压的偏差。
下面，参照附图说明本发明的实施方式的电阻变化型的非易失性存储元件（下面，也简称为非易失性存储元件）。另外，在附图中，关于带有相同标号的部分有时省略说明。并且，为了容易理解附图而示意性地示出了各个构成要素，并不是有关形状及尺寸等的准确表示。
另外，下面说明的实施方式均是示出本发明的优选的一个具体示例的方式。在下面的实施方式中示出的数值、形状、材料、构成要素、构成要素的配置位置及连接方式、步骤、步骤的顺序等仅是一例，其主旨不是限定本发明。本发明仅利用权利要求书进行限定。因此，关于下面的实施方式的构成要素中、没有在表示本发明的最上位概念的独立权利要求中记载的构成要素，不一定是解决本发明的课题所需要的构成要素，仅是作为构成更优选的方式的构成要素进行说明的。
（实施方式1）
图1是表示本发明的实施方式1的非易失性存储元件10的结构示例的截面图。
在图1中，将在普通的半导体存储装置中被称为存储器单元阵列或者存储器主体部等的部分，表示为非易失性存储元件10。另外，非易失性存储元件10也可以具有这种存储器单元阵列、以及驱动存储器单元阵列的驱动电路。
非易失性存储元件10通过从驱动电路向存储器单元阵列供给用于数据写入的电脉冲，变更期望的电阻变化元件114的电阻状态。并且，非易失性存储元件10通过从驱动电路向存储器单元阵列供给用于数据读出的电脉冲，读出期望的电阻变化元件114的电阻状态。
第1层间绝缘层101形成于半导体基板（未图示）上，例如由硅氧化物构成，在该半导体基板形成有晶体管等。
第1金属布线103形成于第1层间绝缘层101中，例如是铜布线。另外，第1金属布线103也可以由铜以外的其它金属（例如铝）等构成。
第1衬层104形成于包含第1金属布线103的第1层间绝缘层101上，例如由硅氮化物（膜厚30～200nm）构成。
第2层间绝缘层105形成于第1衬层104上，例如由硅氧化物（膜厚100～500nm）构成。
插塞(plug)107（直径50～200nm）形成于这些第1衬层104及第2层间绝缘层105中，并与第1金属布线103电连接。
电阻变化元件114形成于第2层间绝缘层105上，并与插塞107连接。该电阻变化元件114形成为点形状的层叠体150。
另外，电阻变化元件114包括第1电极108、电阻变化层113、第2电极111。
电阻变化层113被夹持在第1电极108和第2电极111之间。并且，电阻变化层113由氧不足型的过渡金属氧化物构成，根据提供到第1电极108和第2电极111之间的电信号，在高电阻状态和电阻值低于该高电阻状态的低电阻状态之间可逆地变化。并且，电阻变化层113形成为第1电阻变化层109与第2电阻变化层110的层叠结构。
侧壁保护层115以覆盖层叠体150的侧壁的方式形成于电阻变化元件114的侧壁部分和第2层间绝缘层105上。该侧壁保护层115例如由硅氮化物（膜厚20～50nm）构成。另外，除硅氮化物以外，侧壁保护层115也可以采用具有绝缘性、而且具有氧阻隔性的氧化物、氮化物、或者氮氧化物（例如，铝氧化物或者钛氧化物等）。
第3层间绝缘层116形成于包括电阻变化元件114和侧壁保护层115的第2层间绝缘层105上。
第2金属布线119形成于第3层间绝缘层116中，而且在层叠体150的上方。另外，第2金属布线119直接与构成电阻变化元件114的第2电极111连接。在此，第2金属布线119包括金属部分和由导电性材料形成的第3阻挡金属层117。该第3阻挡金属层117形成于金属部分的外周部。
另外，第2金属布线119的下表面的一部分位于层叠体150的上表面（第2电极111的上表面）的下侧。在此，层叠体150的上表面例如是指层叠体150的上表面中位于垂直方向（与半导体基板的主面垂直的方向）的最上侧的部分。另外，所谓层叠体150的上表面也可以是指层叠体150的上表面的垂直方向的位置的平均值，还可以是层叠体150的上表面中位于垂直方向的最下侧的部分。此外，第2金属布线119的下表面是指包含于第2金属布线119中的第3阻挡金属层117的下表面。例如，在图1中，第2金属布线119的下表面的一部分位于第2电极111的上表面的下侧、而且在下表面的上侧。
在此，电阻变化层113由氧不足型的过渡金属氧化物（例如氧不足型的钽氧化物）构成。在将过渡金属设为M、将氧设为O、将过渡金属氧化物表述为MOx的情况下，所谓氧不足型的过渡金属氧化物，是指氧O的组分x是比化学计量（Stoichiometry）上的稳定状态（通常是绝缘体）时少的组分（通常是半导体）时的氧化物。在过渡金属是钽的情况下，Ta2O5是化学计量上的稳定状态，因而可以说在0<x<2.5时是氧不足型的钽氧化物。通过采用使用上述的氧不足型钽氧化物构成的电阻变化层113，能够实现利用了电阻变化现象的非易失性存储元件，该非易失性存储元件具有稳定的改写特性，其电电阻值根据极性不同的规定的电脉冲的施加而可逆地变化。关于这种电阻变化元件的基本结构、制造方法及动作特性，例如在作为关联专利的专利文献2中有详细说明。
另外，电阻变化层不限于上述的氧不足型钽氧化物，也可以使用氧不足型的其它过渡金属氧化物，例如可以使用铪氧化物或者锆氧化物。在使用铪氧化物的情况下，在将铪氧化物的组分设为HfOx时，优选x约为0.9≦x≦1.6，在使用锆氧化物的情况下，在将锆氧化物的组分设为ZrOx时，优选x约为0.9≦x≦1.4。通过设为这种组分范围，能够实现稳定的电阻变化动作。
另外，如本实施方式所示，电阻变化层113也可以由第1电阻变化层109和第2电阻变化层110的层叠体构成，在这种情况下，第2电阻变化层110与第2电极111连接，第2电阻变化层110的含氧率高于第1电阻变化层109的含氧率。
另外，关于电阻变化层113是由这样两层的层叠体构成时的制造方法及电阻变化元件的特性，例如在作为关联专利的专利文献1中有详细说明。
例如，在第1电阻变化层109和第2电阻变化层110采用钽氧化物的情况下，第1电阻变化层109的含氧率可以是44.4～65.5tm％（在表述为TaOx时，0.8≦x≦1.9），第2电阻变化层110的含氧率可以是67.7～71.4tm％（在表述为TaOy时，2.1≦y<2.5）。通过设计为使与第2电极111连接的第2电阻变化层110的含氧率高于第1电阻变化层109的含氧率，基于第2电阻变化层110与第2电极111的界面附近的氧化及还原的电阻变化容易被发现。由此，能够实现可以低电压驱动、而且具有稳定的电阻变化特性的电阻变化元件114。
另外，在此说明了过渡金属氧化物是由钽氧化物的层叠构造构成的示例，但是该过渡金属氧化物也可以是例如铪氧化物的层叠构造或者锆氧化物的层叠构造等。
在采用铪氧化物的层叠构造的情况下，在将第一铪氧化物的组分表述为HfOx、将第二铪氧化物的组分表述为HfOy时，优选x约为0.9≦x≦1.6、y约为1.8<y<2.0，第二铪氧化物的膜厚为3nm以上4nm以下。
另外，在采用锆氧化物的层叠构造的情况下，在将第一锆氧化物的组分设为ZrOx、将第二锆氧化物的组分设为ZrOy时，优选x约为0.9≦x≦1.4、y约为1.9<y<2.0，第二锆氧化物的膜厚为1nm以上5nm以下。
另外，在采用铪氧化物的情况下，利用使用Hf靶材在氩气及氧气中进行溅射的所谓反应性溅射法，在下部电极上形成第一铪氧化物层。在形成该第一铪氧化物层后，通过使第一铪氧化物层的表面暴露于氩气及氧气的等离子中，能够形成第二铪氧化物层。与上述的钽氧化物的情况相同地，通过改变反应性溅射中的氧气相对于氩气的流量比，能够容易调整第一铪氧化物层的含氧率。另外，该处理能够在室温下进行，而不需要将基板特别加热。
另外，第二铪氧化物层的膜厚能够容易利用在氩气及氧气的等离子中的暴露时间进行调整。在将第一铪氧化物层的组分表述为HfOx、将第二铪氧化物层的组分表述为HfOy的情况下，通过设为0.9≦x≦1.6、1.8<y<2.0，能够在第二铪氧化物层的膜厚为3nm以上4nm以下的范围内实现稳定的电阻变化特性。
在采用锆氧化物的情况下，利用使用Zr靶材在氩气及氧气中进行溅射的所谓反应性溅射法，在下部电极上形成第一锆氧化物层。在形成该第一锆氧化物层后，通过使第一锆氧化物层的表面暴露于氩气及氧气的等离子中，能够形成第二锆氧化物层。与上述的钽氧化物的情况相同地，通过改变反应性溅射中的氧气相对于氩气的流量比，能够容易调整第一锆氧化物层的含氧率。另外，该处理能够在室温下进行，而不需要将基板特别加热。
另外，第二锆氧化物层的膜厚能够容易利用在氩气及氧气的等离子中的暴露时间进行调整。在将第一锆氧化物层的组分表述为ZrOx、将第二锆氧化物层的组分表述为ZrOy的情况下，通过设为0.9≦x≦1.4、1.9<y<2.0，能够在第二锆氧化物层的膜厚为1nm以上5nm以下的范围内实现稳定的电阻变化特性。
另外，包含于电阻变化元件114中的第2电极111优选采用铱或者铂等贵金属材料。铱及铂的标准电极电势约是1.2eV。通常，标准电极电势是氧化难易度的一个指标，该值越大越不容易氧化，该值越小越容易氧化。并且，构成电极和电阻变化层的金属间的标准电极电势之差越大，越容易在电阻变化层侧产生氧化反应，因而容易产生电阻变化。并且，随着该差值变小，由于在电极中的氧化反应而不容易产生电阻变化。基于这些情况，可以估计在电极与电阻变化层的界面中的电阻变化层的氧化难易度对电阻变化现象的机理产生较大作用。
因此，钽的标准电极电势约是－0.6eV，比铱及铂的标准电极电势低，因而在由铱或者铂构成的第2电极111与电阻变化层113（第2电阻变化层110）的界面中，产生氧不足型钽氧化物的氧化及还原反应。由此，在电阻变化层113内、以及电阻变化层113与第2电极111之间进行氧的传递，由此发现电阻变化现象。
另外，关于标准电极电势比钽高的材料，可以列举铱、铂、钯、铜及钨等。
另外，为了使进行电阻变化的极性变稳定，通过使第1电极108采用显示出标准电极电势比钽低或者同等的值的、不容易产生电阻变化的材料，能够实现稳定的存储器特性。具体地讲，第1电极108能够采用钽、钽氮化物、钛、钛氮化物、或者钛－铝氮化物等。
在此，在电阻变化层113采用氧不足型的钽氧化物等过渡金属氧化物、而且采用由第1电阻变化层109和第2电阻变化层110构成的层叠结构的情况下，由于第2电阻变化层110的含氧率被设定为高于第1电阻变化层109的含氧率，因而由于该第2电阻变化层110的存在，电阻变化元件114的初始电阻非常高。因此，为了得到电阻变化特性，需要对初始状态的电阻变化层113施加比在通常电阻变化中使用的电压高的电脉冲（初始击穿电压），由此在电阻变化层113内形成（使击穿）导电路径。这种处理被称为初始击穿。
在初始击穿中，通过对电阻变化层113施加初始击穿电压，使电流流过作为电阻变化层113的高含氧率层（即高电阻层）的第2电阻变化层110，由此将该第2电阻变化层110的电阻值从非常高的初始电阻值（1×106～1×108Ω）调整为能够进行电阻变化的较低的电阻值（1×102～1×104Ω）。
在此，可以认为通过初始击穿而形成的导电路径具有如灯丝那样的形状，其直径约为10nm。
并且，发明者们经过认真研究得到了这样的新见解：即基于初始击穿处理的导电路径的形成大大依赖于流过电阻变化层的电流密度。
因此，如果电阻变化元件的电流流过的实效元件尺寸及面积产生偏差，则产生用于形成导电路径的初始击穿电压在多个电阻变化元件之间具有偏差的问题。
即，即使是施加一样的初始击穿电压，由于流过各个电阻变化元件的电流密度具有偏差，因而产生初期被击穿的元件和未被击穿的元件。即，初始击穿率降低，则成品率降低。
另外，保存（retention：数据保存）特性及耐久（endurance：数据改写耐性）特性这些特性因每个非易失性存储元件而变化。因此，不能对所有非易失性存储元件设定合适的初始击穿电压，因而导致非易失性存储元件的成品率进一步降低。具体地讲，如果初始击穿电压过高，则表示数据“0”的电阻值降低，因而不能向表示数据“1”的高电阻侧进行电阻变化。因此，有可能产生不能进行再写入的耐久性不良。相反，如果初始击穿电压过低，则表示数据“0”的电阻值提高。因此，在数据保存过程中有可能产生向表示电阻值更高的数据“1”的高电阻侧变动并改写数据的保存不良（不能保存数据）。
如上所述，由于各个电阻变化元件的电流流过的实效元件尺寸及面积的偏差，在进行初始击穿时流过元件的电流密度、即电流流过的截面的实效面积出现偏差，这成为不良的原因。因此，产生非易失性存储元件的成品率的降低及可靠性恶化。
关于该电阻变化元件114的实效元件尺寸及面积的偏差的原因，可以列举以下原因。首先，可以列举由于第3层间绝缘层的成膜步骤中的氧等离子或者材料气体等，电阻变化层113从侧壁进行氧化。另外，通过之后的步骤的热处理，产生从第3层间绝缘层向电阻变化层113的氧扩散。因此，电阻变化层113从侧壁进行氧化被认为是一个原因。通过这种非有意的起自电阻变化层113的侧壁的氧化，如果在电阻变化层113的周围形成绝缘性的氧化层，则在初始击穿时电流流过的实效的电阻变化元件114的截面面积缩小。另外，导致该实效的电阻变化元件114的截面面积在各个电阻变化元件114之间以及晶片面内产生偏差。
因此，本发明以防止在形成电阻变化元件114后的步骤中起自电阻变化层113的侧壁的氧化为目的，形成覆盖包括电阻变化层113在内的层叠体150的侧面的侧壁保护层115。由此，能够防止电阻变化元件114的电流流过的实效元件尺寸及面积的变化。其结果是，流过电阻变化元件114的电流密度的偏差降低，因而电气方面的不良减少。由此，能够防止非易失性存储元件10的成品率的降低，并且提高可靠性。
另外，优选该侧壁保护层115采用硅氮化物。
由硅氮化物构成的侧壁保护层115作为水分及氧等的阻隔膜发挥作用。因此，通过利用侧壁保护层115覆盖电阻变化元件114，能够防止电阻变化层113由于在成膜第3层间绝缘层116时的原料气体及氧等离子等而从侧壁部分被氧化，并且防止包含于第3层间绝缘层116中的氧通过之后的热处理而向电阻变化层113扩散。因此，能够防止电阻变化层113从侧壁部分进行氧化，因而能够抑制有助于电阻变化动作的、电阻变化层113的实效截面面积发生变化。
下面，图2～图12是表示本实施方式1的非易失性存储元件10的制造方法的截面图。使用这些附图说明其制造方法。
首先，如图2所示，在预先形成有晶体管等的半导体基板上形成第1金属布线103，在第1金属布线103上形成与第1金属布线103连接的插塞107。
具体地讲，在半导体基板上使用等离子CVD等形成由硅氧化物构成的第1层间绝缘层101。然后，通过光刻及干式蚀刻，在第1层间绝缘层101形成用于埋设形成第1金属布线103的布线槽。使用溅射法等，在该布线槽内堆积第1阻挡金属层102（例如，钽氮化物（5～40nm）和钽（5～40nm）的层叠构造）、成为布线材料的种子层的铜（50～300nm）。并且，利用电解镀覆法等，在铜的种子层上继续堆积铜，由此利用布线材料的铜将布线槽全部填满。然后，在利用CMP（Chemical Mechanical Polishing：化学机械抛光）法将所堆积的铜之中的表面多余的铜去除的同时，使第1层间绝缘层101的表面和第1金属布线103的表面变平坦。由此，形成第1金属布线103。
然后，使用等离子CVD等堆积约30～200nm的硅氮化物，由此形成覆盖在第1层间绝缘层101和第1金属布线103上的第1衬层104。
然后，在第1衬层104上继续堆积第2层间绝缘层105。根据需要利用CMP法进行表面的阶梯差缓解处理。然后，通过光刻及干式蚀刻，在第1金属布线103上的规定位置形成用于埋设形成与第1金属布线103连接的插塞107的接触孔。然后，在包含所形成的接触孔的第2层间绝缘层105上，使用溅射法等堆积由钽氮化物（5～40nm）和钽（5～40nm）构成的第2阻挡金属层106、及布线材料的铜（50～300nm）。并且，利用电解镀覆法等，以铜为种子继续堆积铜，由此利用第2阻挡金属层106和铜将接触孔全部填满，从而形成插塞107。然后，利用CMP法，将表面多余的铜及第2阻挡金属层106去除，并且使第2层间绝缘层105的表面和插塞107的表面变平坦。
然后，如图3和图4所示，在插塞107的上表面形成包括电阻变化元件114的层叠体150。
首先，如图3所示，在包含插塞107的第2层间绝缘层105上，以水平层叠的方式依次堆积由钽氮化物构成的第1电极层108a（膜厚30nm）、由氧不足型的钽氧化物构成的电阻变化薄膜113a（膜厚50nm）、和含有铱的第2电极层111a（膜厚50nm）。
并且，此时也可以在含有贵金属的第2电极层111a上以水平层叠的方式堆积在干式蚀刻时被用作硬掩膜的导电性的膜、即钽氮化物、钛氮化物和钛－铝氮化物中的任意一种（例如钛－铝氮化物）（未图示）。
在此，使用溅射法等形成第1电极层、第2电极层和导电性的硬掩膜（未图示）。
电阻变化薄膜113a是使用将钽用作靶材在氩气及氧气氛围中进行溅射的所谓反应性溅射法形成的。在此，通过调整氧气的流量，将层内的氧浓度控制为44.4～65.5atom％。由此，能够将电阻变化薄膜113a的电阻率调整为0.5～20mΩ·cm（例如，通过将氧浓度设为60atm％，能够形成具有约2mΩ·cm的电阻率的电阻变化薄膜113a）。另外，也可以对电阻变化薄膜113a进行氧化处理，在上述氧不足型的电阻变化薄膜113a（第1电阻变化薄膜109a）的最表面层形成膜厚在2～12nm范围内的Ta2O5层，作为含氧率更高的第2电阻变化薄膜110a。
然后，如图4所示，通过光刻和干式蚀刻对水平地层叠形成的层叠膜进行加工，由此形成与插塞107连接的相互独立的点形状（一边为100～400nm、例如一边为250nm的水平的截面矩形状）的层叠体150（电阻变化元件114）。
然后，如图5所示，在包含层叠体150的第2层间绝缘层105上，使用等离子CVD堆积由硅氮化物构成的侧壁保护层115（膜厚为50nm）。
在此，作为针对凸部成膜台阶覆盖性良好的硅氮化物的方法，通常采用减压CVD。减压CVD由于反应分子的平均自由程较长，因而能够堆积出台阶覆盖性良好的薄膜。但是，由于减压CVD是在成膜腔室内的温度为650～800℃的高温下进行成膜，因而不能在形成布线后使用。
因此，在本实施方式中，优选使用能够在比减压CVD低的温度（250～400℃）下成膜的等离子CVD，成膜由硅氮化物构成的侧壁保护层115。
并且，铱或者铂等贵金属很难实现使用蒸气压力较高的气体种子形成。因此，在如本实施方式这样电阻变化元件114的电极材料使用铱或者铂等贵金属时，在通过干式蚀刻来进行点形状的层叠体150的形状加工时，由于蚀刻的机理主要是依据于物理溅射，因而通过蚀刻而形成的反应生成物或者被溅射蚀刻后的贵金属的混合物容易再次附着于光致抗蚀剂的侧部。因此，在去除光致抗蚀剂后，容易在层叠体150的侧面及上表面形成有围栏状的蚀刻残渣。
因此，在加工含有贵金属的层叠体150时，将层叠体150的截面形状加工成为侧部的锥角（层叠体150的上表面的延长线与层叠体150的侧壁形成的夹角）小于90°（即顺锥形状，层叠体150的上表面的宽度小于层叠体150的底面宽度的状态）的梯形状，以便防止在蚀刻工艺中对附着于光致抗蚀剂及层叠体150的侧部的反应生成物或者贵金属的混合物进行蚀刻的同时浸蚀光致抗蚀剂侧部，致使产生蚀刻后的残渣（围栏）。
这样，由于层叠体150的截面形状是侧壁的锥角小于90°的梯形状，因而即使是使用台阶覆盖性劣于减压CVD的等离子CVD，也能够以保形地(conformal)包含电阻变化元件的点形状的层叠体150的侧壁的方式，成膜由硅氮化物构成的侧壁保护层115。在此，所谓保形(conformal)是指形状适应性的意思，指能够成膜与层叠体150的上表面及侧面没有间隙的、不中断的、膜厚基本均匀的侧壁保护层115。
另外，也可以使用溅射来成膜由硅氮化物构成的侧壁保护层115。在通过硅氮化物的溅射进行成膜时，例如可以采用将多晶硅用作靶材在氩气和氮气的混合气体氛围下进行溅射的方法、即所谓反应性溅射法。
基于溅射的成膜的台阶覆盖性劣于CVD，因而如图6所示，容易在层叠体150的上端的台肩部分形成膜厚较厚地成膜的所谓悬突(overhang)形状。但是，在本实施方式中，如果在层叠体150的侧壁部分、尤其至少在电阻变化层113的侧壁成膜侧壁保护层115，则能够达到本发明的目的，即防止电阻变化层113从侧壁被氧化，以及防止由于电阻变化层113的侧面与第2金属布线119接触而形成泄漏路径。因此，即使是使用台阶覆盖性较差的溅射成膜，也能够期待充分形成侧壁保护层115的效果。
然后，如图7～图12所示，在第3层间绝缘层116中而且是包含电阻变化元件114的层叠体150上，形成与第2电极111连接的第2金属布线119。
首先，如图7所示，在侧壁保护层115上使用等离子CVD等堆积由硅氧化物等构成的第3层间绝缘层116，以便埋设形成第2金属布线。
然后，在图8所示的步骤中，通过光刻及干式蚀刻，在第3层间绝缘层116中形成布线槽119a和接触孔118a。该布线槽119a形成为使第2电极111露出，被用来埋设形成第2金属布线119。并且，接触孔118a形成于第1金属布线103上没有设置层叠体150的规定位置，被用来形成与第1金属布线103连接的引出触点118。
通常，通过第一次的光刻及干式蚀刻先形成接触孔118a，然后通过第二次的光刻及干式蚀刻来形成布线槽119a，但也可以先形成布线槽119a。在此，包含电阻变化元件114的层叠体150的侧壁部分，被由硅氮化物构成的侧壁保护层115覆盖。因此，即使是在布线槽119a被深深地挖掘的情况下，由于在电阻变化层113的侧面具有侧壁保护层115，因而能够防止电阻变化层113露出于布线槽109a内。
在此，对形成布线槽109a的步骤进行详细说明。
首先，对由硅氧化物构成的第3层间绝缘层116进行蚀刻，使由硅氮化物构成的侧壁保护层115露出于布线槽119a底部。
在本实施方式中，在通过干式蚀刻来去除硅氧化物使侧壁保护层115露出的步骤中，例如设腔室压力为2.1Pa，蚀刻气体为C5F8、O2及Ar，使用流量是17sccm/23sccm/500sccm。在这种情况下，硅氮化物的蚀刻速率较小，是硅氧化物的蚀刻速率的1/20。
因此，如图9所示，即使是在布线槽119a被深深地挖掘时，由于侧壁保护层115几乎未被蚀刻地而残留于电阻变化层113的上表面及侧面，因而能够防止电阻变化层113的侧面露出于布线槽119a内。
然后，如图10所示，通过蚀刻将露出于布线槽119a底部的侧壁保护层115去除，形成使第2电极111露出的布线槽119a。在这种情况下，如果蚀刻气体为CHF3、O2及Ar、使用流量是40sccm/15sccm/500sccm，则此次相反，硅氮化物的蚀刻速率较大，约是硅氧化物的蚀刻速率的2倍。因此，能够可靠去除第2电极111上的侧壁保护层115，而且布线槽119a底部不会被挖掘比与第3层间绝缘层116相接的区域更深。
另外，通常在使用反应性离子蚀刻（RIE）的干式蚀刻工艺中，朝向离子入射方向（纵向）的蚀刻速度压倒性地快于朝向非该方向（横向）的蚀刻速度。因此，在去除第2电极111上的侧壁保护层115时，仅是第2电极111上的侧壁保护层115被去除，电阻变化元件114的侧壁部分的侧壁保护层115不容易被蚀刻。因此，即使是布线槽119a被过深挖掘时，电阻变化层113也不会露出于布线槽119a内。
因此，能够防止泄漏电流从第2金属布线119不经由第2电极111即流向电阻变化层113。如果形成了电流从第2金属布线119不经由第2电极111即直接流向电阻变化层113、尤其是第1电阻变化层109的路径，则第2电阻变化层110将不能被施加足够的初始击穿电压。因此，初始击穿率降低，成品率降低。
另外，当在第2电极111上形成导电性的硬掩膜（未图示）的情况下，通过进行蚀刻一直到硬掩膜露出于布线槽119a的底部来形成布线槽119a。此时，硬掩膜被完全去除也可以。另外，与保留硬掩膜的情况相比，将硬掩膜完全去除能够减小寄生电阻，因而能够减小接触电阻的偏差。
然后，如图11所示，使用与埋设形成第1金属布线103的步骤相同的条件，使用溅射法等在接触孔118a及布线槽119a内堆积第3阻挡金属层117（例如，由钽氮化物（5～40nm）和钽（5～40nm）构成的层叠构造）、和作为种子层的铜（50～300nm）。另外，利用电解镀覆法等，将种子层的铜作为种子继续堆积铜，由此利用布线材料的铜将布线槽119a全部填满。并且，利用CMP法将表面多余的铜和第3阻挡金属层117去除，使第3层间绝缘层116的表面和第2金属布线119的表面变平坦。由此，形成第2金属布线119。
然后，如图12所示，使用等离子CVD等堆积约30～200nm、例如50nm左右的硅氮化物层，由此形成覆盖第2金属布线119的第2衬层120。
另外，在本实施方式中，利用铱形成电阻变化元件114的第2电极111，但本发明不限于此。例如，也可以利用铂、铜、钨、铱及钯中的任意一种金属、或者这些金属的组合或者合金来形成第2电极111。通过利用这种合金来形成电阻变化层113的高氧化层（第2电阻变化层110）侧的电极，能够抑制初始电阻值的降低及偏差，能够将初始击穿电压抑制为较低的值。
另外，图13是表示本发明的实施方式1的非易失性存储元件10的变形例的非易失性存储元件10A的截面图。非易失性存储元件10A相对于非易失性存储元件10，包含于电阻变化元件114A（层叠体150A）中的电阻变化层113A的结构与电阻变化层113不同。电阻变化层113A在电阻变化层113的结构基础上，还包括形成于第1电阻变化层109及第2电阻变化层110的侧壁部分的电阻层112。
电阻层112由含氧率高于第1电阻变化层109的绝缘性的过渡金属氧化物（在本实施方式中是实质上按照化学计量比构成的TA2O5）形成。
根据上述结构，在初始击穿时流过的电流密度是根据周围被绝缘性的电阻层112包围的第1电阻变化层109及第2电阻变化层110的截面面积而确定的。因此，能够缩小在电阻变化元件114A的初始击穿时电流流过的实效截面面积。其结果是，流过电阻变化元件114A的电流密度提高，因而能够降低初始击穿电压。另外，由于流过电阻变化元件114A的电流密度的偏差降低，因而电气方面的不良减少。由此，能够防止非易失性存储元件10A的成品率的降低，能够提高可靠性。
在此，电阻层112是按照如下所述形成的。在图4所示的步骤中，在将电阻变化元件114形成为点形状的层叠体150后，对该层叠体150的侧面进行氧化。由此，在电阻变化层113的电阻变化区域（第1电阻变化层109及第2电阻变化层110）的侧面周围形成电阻层112。
这样，通过使电阻变化层113的侧面氧化，在第1电阻变化层109及第2电阻变化层110的周围形成作为绝缘区域的电阻层112，因而能够容易减小电阻变化元件114A的水平截面的实效面积。
另外，关于通过使第1电阻变化层109及第2电阻变化层110的侧壁部分氧化，形成氧浓度达到接近化学计量比的67.7～71.4atm％、绝缘性较高的由TA2O5构成的电阻层112的方法，也可以使用RTA或者等离子氧化法。通过使用RTA或者等离子氧化法，能够提高电阻层112相对于层叠体150A的水平方向的膜厚的控制性、即电阻变化元件114A的实效尺寸的缩小量的控制性。
另外，在形成电阻层112后，利用侧壁保护层115覆盖电阻变化元件114A（层叠体150A）的侧壁，由此能够防止电阻层112的膜厚由于在形成电阻变化元件114A后的层间绝缘层的成膜及热处理而变化。因此，能够防止电阻变化元件114A的有助于电阻变化的水平截面的实效面积的变动。
（实施方式2）
在本发明的实施方式2中，说明将本发明应用于还具有二极管元件的非易失性存储装置20的情况。
图14是表示本发明的实施方式2的非易失性存储装置20的结构示例的俯视图。另外，图15和图16是表示本发明的实施方式2的非易失性存储装置20的结构示例的剖视图。沿箭头方向观察图14中的A－A面截面时的截面图相当于图15，沿箭头方向观察图14中的B－B面截面时的截面图相当于图16。
本发明的实施方式2的非易失性存储装置20如图14的俯视图所示，具有形成为相互平行的条形状的多条第1金属布线103、和形成为相互平行的条形状的多条第2金属布线109。并且，在多条第1金属布线103与多条第2金属布线109交叉的各个位置，分别形成有插塞107、和包括电阻变化元件114B及二极管元件123的层叠体150B。另外，在上述的实施方式1中将电阻变化元件记述为层叠体，而在本实施方式2中，包括电阻变化元件和二极管元件在内定义为层叠体。
另外，在图14中，第1金属布线103与第2金属布线109正交，但不一定需要正交，只要配置成为使第1金属布线103与第2金属布线109交叉即可。关于这一点，对于下面叙述的第3实施方式也一样。
在此，二极管元件（电流控制元件）在正的施加电压区域和负的施加电压区域分别具有阈值电压，并且具有这样的非线性的特性，即：在施加电压的绝对值大于各个阈值电压的绝对值时处于导通（ON）状态，在施加电压的值在除此以外的区域时（施加电压的绝对值小于对应的各个阈值的绝对值时）处于切断（OFF）状态。
另外，对于与图13相同的要素标注相同的标号，下面以与实施方式1的不同之处为主进行说明。并且，下面说明针对图13所示的结构追加了二极管元件123的结构，但也可以将同样的结构应用于图1所示的结构。
图15及图16所示的本实施方式2的非易失性存储装置20相对于图13所示的非易失性存储元件10A，层叠体150B的结构与层叠体150A不同。具体地讲，层叠体150B包括电阻变化元件114B和二极管元件123。并且，层叠体150B包括被依次层叠的第1电极108、半导体层121、中间电极122、电阻变化层113A和第2电极111。
半导体层121形成于第1电极108和电阻变化层113A之间，并与第1电极108连接。中间电极122被夹持在半导体层121和电阻变化层113A之间。
在此，二极管元件123由第1电极108、半导体层121和中间电极122构成。另外，电阻变化元件114B由中间电极122、电阻变化层113A和第2电极111构成。
另外，在层叠体150B的侧壁部分及第2层间绝缘层105上形成有由硅氮化物构成的侧壁保护层115。
在此，构成二极管元件123的半导体层121使用缺氮型硅氮化物，第1电极108和中间电极122使用钽氮化物。
另外，在将硅氮化物表述为SiNz（0<z）的情况下，所谓缺氮型硅氮化物是指氮N的组分z是比化学计量上的稳定状态少的组分时的氮化物。由于Si3N4是化学计量上的稳定状态，因而在0<z<1.33的情况下，可以说是缺氮型硅氮化物。另外，在电极材料采用钽氮化物的情况下，在0<z≦0.85时，SiNz显示出半导体特性。因此，通过采用这种材料，可以构成能够足以使电阻变化的电压及电流导通及切断的MSM（Metal－Semiconductor－Metal：金属－半导体－金属）二极管。
另外，在成膜缺氮型硅氮化物时，例如采用将多晶硅用作靶材在氩气和氮气的混合气体氛围下进行溅射的方法、即所谓反应性溅射法。并且，作为典型的成膜条件，设压力为0.08～2Pa、设基板温度为20～300℃、设氮气的流量比（氮气的流量相对于氩气和氮气的总流量之比）为0～40％、设DC功率为100～1300W。另外，调节成膜时间使缺氮型硅氮化物的厚度达到5～20nm。
在此，钽氮化物的功函数是4.6eV，相比硅的电子亲和力3.8eV足够高，因而在第1电极108与半导体层121的界面、以及半导体层121与中间电极122的界面形成肖特基势垒。
并且，在电阻变化元件114B的电阻变化时流过10kA/cm2以上的大电流密度的电流。并且，钽等高熔点金属及其氮化物的耐热性良好，因而即使被施加大电流密度的电流时也显示出稳定的特性。基于以上理由，作为MSM二极管的电极材料，优选钽、钽氮化物、钛、钛氮化物、钨或者氮化钨等。
并且，中间电极122不仅作为二极管元件123的上部电极，而且也作为电阻变化元件114B的下部电极发挥作用。因此，优选中间电极122采用钽、钽氮化物、钛或者钛氮化物。
另外，在本实施方式中，与上述的实施方式1相同地，在截面的锥角小于90°的梯形状的层叠体的下层侧形成二极管元件123。因此，能够使二极管元件123的截面面积大于电阻变化元件114B的截面面积。由此，能够增大二极管元件123的允许电流，因而能够抑制电阻变化元件114B的电阻变化时的二极管破损。
另外，构成二极管元件123的半导体层121也存在与构成电阻变化元件114B的电阻变化层113相同的问题，即因在形成层叠体150B之后的层间绝缘层的成膜步骤和热处理，从侧壁部分开始进行氧化。因此，二极管元件123的实效截面面积缩小，导致电流容量降低。
针对该问题，通过利用侧壁保护层115覆盖包括二极管元件123的层叠体150B的侧壁，能够防止半导体层121从侧壁被氧化。由此，能够防止二极管元件123的实效截面面积的缩小，因而能够防止二极管元件123的电流容量降低。
这样，通过采用将电阻变化元件114B和二极管元件123相结合的结构，能够可靠避免相邻接的存储器单元的写入干扰的发生。因此，不需配置晶体管等开关元件，即可实现能够做到大容量且高度集成的电阻变化型的非易失性存储装置。
图17～图20是表示在本实施方式2的非易失性存储装置20的制造方法中形成层叠体150B的步骤的截面图。使用这些附图说明其制造方法。
首先，如图17所示，与本实施方式1的非易失性存储元件10的制造方法相同地，形成第1金属布线103和插塞107。
并且，在包含插塞107的第2层间绝缘层105上层叠形成电阻变化元件114B及二极管元件123中包含的第1电极108a、半导体薄膜121a、中间电极层122a、电阻变化薄膜113a和第2电极层111a。
另外，采用普通的曝光工艺并且根据需要采用蚀刻工艺，在与各个插塞107对应的位置形成用于将层叠体加工为点形状的点形状掩膜125。掩膜125也可以采用光致抗蚀剂掩膜、或者由氮化铝钛等构成的硬掩膜。
然后，如图18所示，通过干式蚀刻，将第2电极层111a和电阻变化薄膜113a加工成为与掩膜125相同的点形状。
然后，如图19所示，使用等离子氧化法，在第1电阻变化层109和第2电阻变化层110的侧面形成绝缘性的电阻层112。由此，能够缩小在初始击穿时电流流过的实效的电阻变化元件114B的截面面积。此时，半导体薄膜121a被中间电极层122a覆盖，因而不会暴露于用于缩小电阻变化元件114B的截面面积的等离子氧化处理中。
然后，如图20所示，通过干式蚀刻，将层叠体150B的下层侧的中间电极层122a、半导体薄膜121a和第1电极层108a加工成为与掩膜125相同的点形状，最后将掩膜125去除。在掩膜125采用光致抗蚀剂掩膜的情况下，通过灰化(ashing)或者湿式蚀刻将该掩膜125去除，在掩膜125采用硬掩膜的情况下，通过干式蚀刻将该掩膜125去除。
通过这种步骤，形成包括电阻变化元件114B和二极管元件123的层叠体150A，由此能够采用等离子氧化法仅缩小在电阻变化元件114B的初始击穿时电流流过的实效截面面积，而二极管元件123的实效截面面积不会缩小。
（实施方式3）
图21是表示本发明的实施方式3的非易失性存储装置30的结构示例的截面图。
本发明的实施方式3的非易失性存储装置30的构造与实施方式2的非易失性存储装置20基本相同，但从实施方式2的结构中省略作为了二极管元件123的上部电极及电阻变化元件114B的下部电极发挥作用的中间电极122。
另外，本发明的实施方式3的非易失性存储装置30与实施方式2的非易失性存储装置20的不同之处在于，侧壁保护层115C是按照每个层叠体150C而分离形成的。
并且，第1电极108使用功函数高于半导体层121的材料，由此在第1电极108与半导体层121的界面形成有肖特基势垒。并且，电阻变化层113A（第1电阻变化层109）使用功函数高于半导体层121的功函数的材料，由此在电阻变化层113A（第1电阻变化层109）与半导体层121的界面也形成有肖特基势垒。因此，能够利用第1电极108、半导体层121、电阻变化层113A及第2电极111这4层的层叠结构实现电阻变化元件114C和二极管元件123C。
其结果是，包括电阻变化元件114C和二极管元件123C的层叠体150C与图15及图16所示的非易失性存储装置20相比简化且薄膜化。因此，能够减小寄生电阻的影响，因而能够容易控制电流密度。并且，由于加工精度提高，因而能够减小尺寸偏差。因此，能够降低流向层叠体150C的电流密度的偏差，因而电气方面的不良减少。因此，能够防止非易失性存储装置30的成品率的下降，并且提高可靠性。
并且，通过省去中间电极122，能够使层叠体150C薄膜化，因而在层叠体150C的侧壁形成的侧壁保护层115C的台阶覆盖性提高。因此，能够在层叠体150C的侧壁形成不会发生中断的侧壁保护层115C。因此，能够进一步抑制电阻变化层113A从侧壁被氧化。
并且，优选电阻变化层113A使用氧不足型的钽氧化物，优选半导体层121使用缺氮型的硅氮化物。
硅单体的功函数是4.2eV，被完全氧化到化学计量组分的钽氧化物（Ta2O5）的功函数是5.4eV。因此，可以估计电阻变化层113A使用的氧不足型钽氧化物的功函数显示出该4.2～5.4eV之间的值。因此，氧不足型钽氧化物的功函数比硅的电子亲和力高，而且在电阻变化层113A（第1电阻变化层109）与半导体层121的界面也形成有肖特基势垒，由此二极管元件123C作为MSM二极管发挥作用。
另外，在上述说明中叙述了使用包含电阻层112的电阻变化层113A的示例，但也可以如图1所示的非易失性存储元件10那样使用不包含电阻层112的电阻变化层113。
并且，在本实施方式中，侧壁保护层115C是按照每个层叠体150C而分离形成的，但也可以按照下面所述来形成。
在本发明的实施方式1的非易失性存储元件10的制造方法中，如图5所示形成包含电阻变化元件114的层叠体150，在其上成膜侧壁保护层115，然后进行回蚀，由此将层叠体150C的侧壁部分以外（第2电极111上和第2层间绝缘层105上）的侧壁保护层115去除。
关于对由硅氮化物构成的侧壁保护层115进行回蚀的方法，在采用反应性离子蚀刻（RIE）的情况下，通常是朝向离子入射方向（纵向）的蚀刻速度压倒性地快于朝向非该方向（横向）的蚀刻速度。因此，能够仅在层叠体150C的侧壁部分保留侧壁保护层115C。
通过按照每个层叠体150C来分离形成侧壁保护层115C，在没有形成层叠体150C的区域中不存在侧壁保护层115C。即，在由硅氧化物构成的第2层间绝缘层105与由硅氧化物构成的第3层间绝缘层116之间，不存在由硅氮化物构成的侧壁保护层115C。因此，在没有设置层叠体150C的规定位置形成用于埋设形成引出触点118的接触孔118a时执行的干式蚀刻步骤变容易。
另外，在上述说明中，针对上述的实施方式2的结构，以按照每个层叠体150C来分离形成侧壁保护层115C的结构为例进行了说明，但是也可以将相同的结构应用于上述的实施方式1及其变形例。
以上对本发明的实施方式进行了说明，但本发明不限于上述实施方式，也可以在不脱离其宗旨的范围内进行各种改进、变更、修改。
例如，在上述说明中，第2金属布线119的下表面的一部分位于第2电极111的上表面的下侧、而且在下表面的上侧，但也可以位于第2电极111的下表面的下侧。换言之，第2金属布线119的下表面的一部分也可以位于电阻变化层113的上表面的下侧。
图22是表示将本发明应用于图24所示的结构的一例的、非易失性存储装置40的截面图。图22所示的非易失性存储装置40在图24所示的结构基础上还具有侧壁保护层115。侧壁保护层115的结构及功能与上述的实施方式相同。侧壁保护层115形成于该层叠体的侧壁部分，并且覆盖层叠体（非易失性存储元件55）的侧壁。并且，在图22中，第2金属布线119的下表面的一部分位于电阻变化层113的上表面的下侧、而且在下表面的上侧。
在此，在图24所示的结构中，将导致在第2金属布线71与电阻变化层66之间形成泄漏路径。另一方面，如图22所示，通过设置侧壁保护层115，能够防止该泄漏路径的形成。
并且，也可以将上述的多个实施方式中的各个构成要素进行任意组合。
并且，在上述的实施方式中，关于作为电阻变化层的过渡金属氧化物，对采用钽氧化物、铪氧化物、锆氧化物的情况进行了说明，但是作为被夹持在上下电极之间的过渡金属氧化物层，只要用于发现电阻变化的主要的电阻变化层包含钽、铪、锆等的氧化物层即可，除此之外还可以包含例如微量的其它元素。也可以通过电阻值的微调等，有意识地包含少量的其它元素，这种情况也包含在本发明的范围内。例如，如果在电阻变化层中添加氮，则电阻变化层的电阻值提高，能够改善电阻变化的反应性。
因此，关于电阻变化层采用氧不足型的过渡金属氧化物的电阻变化元件，在电阻变化层构成为包括第1区域和第2区域的情况下，所述第1区域和第2区域除对应的组分的过渡金属氧化物之外，也可以含有规定的杂质（例如，调整电阻值用的添加物），其中所述第1区域包含具有用MOx表示的组分的第1氧不足型的过渡金属氧化物，所述第2区域包含具有用MOy（其中，x<y）表示的组分的第2氧不足型的过渡金属氧化物。
并且，在通过溅射来形成电阻膜时，由于残留气体或来自真空容器壁的气体释放等，有时在电阻膜中会混入并非有意的微量的元素，这种微量的元素混入电阻膜中的情况当然也包含在本发明的范围内。
并且，上述实施方式的非易失性存储元件是实现为典型的集成电路即LSI。这些LSI可以形成为独立的单片，也可以形成为包含一部分或全部的单片。
并且，在上述各个附图中，将各个构成要素的角部及边记述为直线状，但基于制造上的原因，角部及边带有圆弧的方式也包含在本发明中。
并且，在上述说明中使用的数字全部是用于具体说明本发明的示例性数字，本发明不限于示例的数字。并且，以上示出的各个构成要素的材料全部是用于具体说明本发明的示例性材料，本发明不限于示例的材料。
产业上的可利用性
本发明能够应用于电阻变化型的半导体存储元件和非易失性存储装置以及它们的制造方法。并且，本发明能够应用于采用非易失性存储元件和非易失性存储装置的各种电子设备。
标号说明
10、10A 非易失性存储元件；20、30、40 非易失性存储装置；101 第1层间绝缘层；102 第1阻挡金属层；103 第1金属布线；104 第1衬层；105第2层间绝缘层；106 第2阻挡金属层；107 插塞；108 第1电极；108a 第1电极层；109 第1电阻变化层；109a 第1电阻变化薄膜；110 第2电阻变化层；110a 第2电阻变化薄膜；111 第2电极；111a 第2电极层；112 电阻层；113、113A 电阻变化层；113a 电阻变化薄膜；114、114A、114B、114C电阻变化元件；115、115C 侧壁保护层；116 第3层间绝缘层；117 第3阻挡金属层；118 引出触点；118a 接触孔；119 第2金属布线；119a 布线槽；120 第2衬层；121 半导体层；121a 半导体薄膜；122 中间电极；122a 中间电极层；123、123C 二极管元件；125 掩膜；150、150A、150B、150C 层叠体。

Claims (16)

1.一种非易失性存储元件，包括第1电极和第2电极和电阻变化层，所述电阻变化层由氧不足型的过渡金属氧化物构成，被夹持在所述第1电极和所述第2电极之间，并且根据提供到所述第1电极和所述第2电极之间的电信号在高电阻状态和电阻值低于所述高电阻状态的低电阻状态之间可逆地变化，所述非易失性存储元件具有：
第1金属布线；
插塞，形成于所述第1金属布线上，并与所述第1金属布线连接；
层叠体，包括所述第1电极和所述第2电极和所述电阻变化层，形成于所述插塞上，所述插塞与所述第1电极和所述第2电极中的一方连接；
第2金属布线，形成于所述层叠体上，直接与所述第1电极和所述第2电极中的另一方连接；以及
侧壁保护层，具有绝缘性和氧阻隔性，覆盖所述层叠体的侧壁，
所述第2金属布线的下表面的一部分位于所述层叠体的上表面的下侧。
2.根据权利要求1所述的非易失性存储元件，
所述侧壁保护层包含氧化物、氮化物及氮氧化物中的任意一种。
3.根据权利要求2所述的非易失性存储元件，
所述侧壁保护层包含硅氮化物、铝氧化物及钛氧化物中的任意一种。
4.根据权利要求1～3中任意一项所述的非易失性存储元件，
所述电阻变化层具有：
第1电阻变化层，由所述过渡金属氧化物构成；以及
第2电阻变化层，由所述过渡金属氧化物构成，含氧率高于所述第1电阻变化层。
5.根据权利要求1～3中任意一项所述的非易失性存储元件，
所述电阻变化层具有：
第1电阻变化层，由所述过渡金属氧化物构成；
第2电阻变化层，由所述过渡金属氧化物构成，含氧率高于所述第1电阻变化层；以及
电阻层，形成于所述第1电阻变化层和所述第2电阻变化层的侧壁，由所述过渡金属氧化物构成，含氧率高于所述第1电阻变化层。
6.根据权利要求1～5中任意一项所述的非易失性存储元件，
所述电阻变化层包含氧不足型钽氧化物、氧不足型铪氧化物及氧不足型锆氧化物中的任意一种。
7.根据权利要求1～6中任意一项所述的非易失性存储元件，
所述第2电极包含铱、铂、钯、铜及钨中的任意一种金属、或者这些金属的组合、或者这些金属的合金，
所述层叠体的截面形状是所述层叠体的上表面的延长线与所述层叠体的侧壁所形成的夹角小于90度的梯形。
8.一种非易失性存储装置，具有多个权利要求1～7中任意一项所述的非易失性存储元件，所述非易失性存储装置具有：
多条第1金属布线，沿第1方向延伸设置，包括所述第1金属布线；
多条第2金属布线，沿与所述第1方向交叉的第2方向延伸设置，包括所述第2金属布线；
多个插塞，包括所述插塞；以及
点形状的多个层叠体，包括所述层叠体，
在所述多条第1金属布线与所述多条第2金属布线的各个立体交叉点分别形成有所述插塞与所述层叠体构成的各个组，
所述侧壁保护层覆盖所述多个层叠体的侧壁。
9.根据权利要求8所述的非易失性存储装置，
所述侧壁保护层按照所述多个层叠体中的每个层叠体而分离形成。
10.根据权利要求8或9所述的非易失性存储装置，
所述层叠体还具有：
半导体层，形成于所述第1电极与所述电阻变化层之间，并与所述第1电极连接；以及
中间电极，被夹持在所述半导体层与所述电阻变化层之间，
由所述第1电极和所述半导体层和所述中间电极构成二极管元件，
由所述中间电极和所述电阻变化层和所述第2电极构成电阻变化元件。
11.根据权利要求10所述的非易失性存储装置，
所述半导体层包含缺氮型硅氮化物。
12.根据权利要求8或9所述的非易失性存储装置，
所述层叠体还具有半导体层，形成于所述第1电极与所述电阻变化层之间，并与所述第1电极及所述电阻变化层连接，
所述第1电极及所述电阻变化层都由功函数高于所述半导体层的材料构成。
13.根据权利要求1～12中任意一项所述的非易失性存储装置，
所述第2金属布线的下表面的一部分位于所述电阻变化层的上表面的下侧。
14.一种非易失性存储元件的制造方法，所述非易失性存储元件包括第1电极和第2电极和电阻变化层，所述电阻变化层由氧不足型的过渡金属氧化物构成，被夹持在所述第1电极和所述第2电极之间，并且根据提供到所述第1电极和所述第2电极之间的电信号在高电阻状态和电阻值低于所述高电阻状态的低电阻状态之间可逆地变化，所述非易失性存储元件的制造方法包括：
第1步骤，形成第1金属布线；
第2步骤，在所述第1金属布线上形成与所述第1金属布线连接的插塞；
第3步骤，在所述插塞上形成层叠体，所述层叠体包括所述第1电极和所述第2电极和所述电阻变化层，所述插塞与所述第1电极和所述第2电极中的一方连接；
第4步骤，形成覆盖所述层叠体的侧壁、而且具有绝缘性和氧阻隔性的侧壁保护层；以及
第5步骤，在所述层叠体上形成直接与所述第1电极和所述第2电极中的另一方连接的第2金属布线，
所述第2金属布线的下表面的一部分位于所述层叠体的上表面的下侧。
15.一种包括权利要求14所述的非易失性存储元件的制造方法在内的非易失性存储装置的制造方法，所述非易失性存储装置具有多个所述非易失性存储元件，
在所述第1步骤中，形成包括所述第1金属布线在内的、沿第1方向延伸设置的多条第1金属布线，
在所述第5步骤中，形成包括所述第2金属布线在内的、沿与所述第1方向交叉的第2方向延伸设置的多条第2金属布线，
在所述第2步骤中，在所述多条第1金属布线与所述多条第2金属布线的立体交叉点的各个位置，分别形成包括所述插塞在内的多个所述插塞中的各个插塞，
在所述第3步骤中，在所述各个位置分别形成包括所述层叠体在内的多个层叠体中的各个层叠体，
在所述第4步骤中，形成覆盖所述多个层叠体的侧壁的所述侧壁保护层。
16.根据权利要求15所述的非易失性存储装置的制造方法，
所述第4步骤包括：
成膜所述侧壁保护层的步骤；以及
将所述层叠体的侧壁部分以外的所述侧壁保护层去除的步骤。
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Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105308728A (zh) * 2013-06-28 2016-02-03 英特尔公司 将vlsi可兼容的鳍结构与选择性外延生长集成并在其上制造器件
CN105321949A (zh) * 2014-06-27 2016-02-10 华邦电子股份有限公司 存储单元结构及其形成方法
CN105826346A (zh) * 2015-01-23 2016-08-03 旺宏电子股份有限公司 存储器结构及其制造方法
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
CN111261661A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111295771A (zh) * 2017-11-16 2020-06-16 国际商业机器公司 用于交叉式阵列电阻切换器件的环绕式顶部电极线
CN111952446A (zh) * 2019-05-15 2020-11-17 中芯国际集成电路制造(上海)有限公司 阻变随机存取存储器的结构及其形成方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20150171324A1 (en) * 2012-01-19 2015-06-18 Panasonic Corporation Method of manufacturing variable resistance nonvolatile memory device, and variable resistance nonvolatile memory device
KR20150041609A (ko) * 2012-07-31 2015-04-16 휴렛-팩커드 디벨롭먼트 컴퍼니, 엘.피. 비휘발성 저항성 메모리 셀
JP6102121B2 (ja) * 2012-08-20 2017-03-29 日本電気株式会社 抵抗変化素子、および抵抗変化素子の形成方法
JP5636081B2 (ja) 2012-09-26 2014-12-03 パナソニック株式会社 不揮発性記憶装置およびその製造方法
US9412790B1 (en) * 2012-12-04 2016-08-09 Crossbar, Inc. Scalable RRAM device architecture for a non-volatile memory device and method
US20140252298A1 (en) * 2013-03-10 2014-09-11 Sandisk 3D Llc Methods and apparatus for metal oxide reversible resistance-switching memory devices
CN104051618B (zh) * 2013-03-13 2018-04-06 旺宏电子股份有限公司 电阻式存储器装置与其制造方法
JP6201151B2 (ja) * 2013-03-18 2017-09-27 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置及びその製造方法
US9136473B2 (en) * 2013-03-28 2015-09-15 Stmicroelectronics, Inc. Semiconductor device with PCM memory cells and nanotubes and related methods
KR20140148068A (ko) * 2013-06-21 2014-12-31 에스케이하이닉스 주식회사 상변화 메모리 장치 및 그의 제조방법
US9548449B2 (en) * 2013-06-25 2017-01-17 Intel Corporation Conductive oxide random access memory (CORAM) cell and method of fabricating same
JP6410095B2 (ja) * 2013-12-16 2018-10-24 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法
US9385316B2 (en) * 2014-01-07 2016-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM retention by depositing Ti capping layer before HK HfO
US10003022B2 (en) 2014-03-04 2018-06-19 Taiwan Semiconductor Manufacturing Co., Ltd. RRAM cell structure with conductive etch-stop layer
JP6489480B2 (ja) * 2014-06-12 2019-03-27 パナソニックＩｐマネジメント株式会社 不揮発性記憶装置およびその製造方法
US9257642B1 (en) * 2014-07-16 2016-02-09 Taiwan Semiconductor Manufacturing Co., Ltd. Protective sidewall techniques for RRAM
KR20160022046A (ko) * 2014-08-19 2016-02-29 에스케이하이닉스 주식회사 전자 장치
JP6415956B2 (ja) * 2014-12-09 2018-10-31 東芝メモリ株式会社 半導体記憶装置及びその制御方法
CN106654004B (zh) * 2015-10-29 2019-03-19 华邦电子股份有限公司 电阻式存储器及其制造方法
US9972779B2 (en) * 2015-12-14 2018-05-15 Winbond Electronics Corp. Resistive random access memory
US9923139B2 (en) * 2016-03-11 2018-03-20 Micron Technology, Inc. Conductive hard mask for memory device formation
TWI699914B (zh) * 2016-09-08 2020-07-21 聯華電子股份有限公司 半導體元件及其製作方法
US10153432B2 (en) * 2017-05-12 2018-12-11 United Microelectronics Corp. Resistive random access memory structure and manufacturing method thereof
US10163651B1 (en) 2017-09-28 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and method to expose memory cells with different sizes
KR102403731B1 (ko) * 2017-11-01 2022-05-30 삼성전자주식회사 가변 저항 메모리 소자
KR101922049B1 (ko) * 2018-01-25 2019-02-20 재단법인 대구경북과학기술원 인공 시냅스 소자 및 이의 제조방법
US11075339B2 (en) 2018-10-17 2021-07-27 Cerfe Labs, Inc. Correlated electron material (CEM) devices with contact region sidewall insulation
US10854811B2 (en) * 2018-10-17 2020-12-01 Arm Limited Formation of correlated electron material (CEM) devices with restored sidewall regions
WO2019180405A1 (en) * 2018-03-23 2019-09-26 Arm Ltd Method for fabrication of a cem device
US10833271B2 (en) * 2018-03-23 2020-11-10 Arm Ltd. Method for fabrication of a CEM device
US10566527B2 (en) * 2018-03-23 2020-02-18 ARM, Ltd. Method for fabrication of a CEM device
US10784151B2 (en) * 2018-09-11 2020-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Interconnect structure and manufacturing method for the same
US20200259083A1 (en) * 2019-02-08 2020-08-13 Arm Limited Method for fabrication of a cem device
CN113557613A (zh) * 2019-03-04 2021-10-26 新唐科技日本株式会社 非易失性存储装置及其制造方法
US11177438B2 (en) * 2019-05-23 2021-11-16 Tetramen Inc. Patterning oxidation resistant electrode in crossbar array circuits
CN112054117A (zh) * 2019-06-05 2020-12-08 联华电子股份有限公司 存储器元件的结构及其制造方法
CN112768606A (zh) 2019-10-21 2021-05-07 联华电子股份有限公司 存储器元件结构及其制造方法
US11201083B2 (en) * 2019-12-31 2021-12-14 Micron Technology, Inc. Methods for forming memory devices, and associated devices and systems
US11201276B2 (en) 2020-02-13 2021-12-14 Cerfe Labs, Inc. Switch cell device
US11133466B1 (en) 2020-04-29 2021-09-28 Cerfe Labs, Inc. Methods for controlling switching characteristics of a correlated electron material device
US11495637B2 (en) * 2020-07-01 2022-11-08 Winbond Electronics Corp. Resistive random access memory and method of manufacturing the same
TW202306151A (zh) 2021-07-20 2023-02-01 聯華電子股份有限公司 電阻式隨機存取記憶體及其製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
CN101395716A (zh) * 2006-03-08 2009-03-25 松下电器产业株式会社 非易失性存储元件、非易失性存储装置、以及它们的制造方法
CN101542730A (zh) * 2007-06-05 2009-09-23 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置
WO2010079816A1 (ja) * 2009-01-09 2010-07-15 日本電気株式会社 半導体装置及びその製造方法
WO2010119671A1 (ja) * 2009-04-15 2010-10-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001210798A (ja) 1999-12-22 2001-08-03 Texas Instr Inc <Ti> コンデンサ構造の保護のための絶縁性と導電性の障壁の使用
US6753561B1 (en) 2002-08-02 2004-06-22 Unity Semiconductor Corporation Cross point memory array using multiple thin films
US7009235B2 (en) 2003-11-10 2006-03-07 Unity Semiconductor Corporation Conductive memory stack with non-uniform width
EP1759392A2 (en) 2004-06-16 2007-03-07 Koninklijke Philips Electronics N.V. Electrical device having a programmable resistor connected in series to a punch-through diode and method of manufacturing therefor
JP2007027537A (ja) 2005-07-20 2007-02-01 Sharp Corp 可変抵抗素子を備えた半導体記憶装置
KR101159075B1 (ko) * 2006-06-27 2012-06-25 삼성전자주식회사 ｎ+ 계면층을 구비한 가변 저항 랜덤 액세스 메모리 소자
JP2008091601A (ja) 2006-10-02 2008-04-17 Matsushita Electric Ind Co Ltd 不揮発性記憶素子およびその製造方法
CN101636840B (zh) 2006-11-17 2011-05-25 松下电器产业株式会社 非易失性存储元件、非易失性存储器件、非易失性半导体器件以及非易失性存储元件的制造方法
WO2008132899A1 (ja) * 2007-04-17 2008-11-06 Nec Corporation 抵抗変化素子及び該抵抗変化素子を含む半導体装置
CN101542632B (zh) * 2007-06-01 2012-12-26 松下电器产业株式会社 电阻变化型存储装置
JP5263160B2 (ja) * 2007-08-22 2013-08-14 富士通株式会社 抵抗変化型素子
JP5175525B2 (ja) 2007-11-14 2013-04-03 株式会社東芝 不揮発性半導体記憶装置
JP5159270B2 (ja) * 2007-11-22 2013-03-06 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
WO2009096363A1 (ja) * 2008-01-28 2009-08-06 Nec Corporation 抵抗変化型不揮発性記憶装置とその製造方法
JP2009289822A (ja) 2008-05-27 2009-12-10 Toshiba Corp 抵抗変化メモリ
JP5367400B2 (ja) * 2009-02-12 2013-12-11 株式会社東芝 半導体記憶装置、及びその製造方法
JP4810581B2 (ja) 2009-03-25 2011-11-09 株式会社東芝 不揮発性記憶装置
JP2011199035A (ja) * 2010-03-19 2011-10-06 Toshiba Corp 半導体記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101395716A (zh) * 2006-03-08 2009-03-25 松下电器产业株式会社 非易失性存储元件、非易失性存储装置、以及它们的制造方法
CN101542730A (zh) * 2007-06-05 2009-09-23 松下电器产业株式会社 非易失性存储元件和其制造方法、以及使用了该非易失性存储元件的非易失性半导体装置
WO2008155832A1 (ja) * 2007-06-20 2008-12-24 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
WO2010079816A1 (ja) * 2009-01-09 2010-07-15 日本電気株式会社 半導体装置及びその製造方法
WO2010119671A1 (ja) * 2009-04-15 2010-10-21 パナソニック株式会社 抵抗変化型不揮発性記憶装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105308728A (zh) * 2013-06-28 2016-02-03 英特尔公司 将vlsi可兼容的鳍结构与选择性外延生长集成并在其上制造器件
CN105308728B (zh) * 2013-06-28 2019-01-29 英特尔公司 将vlsi可兼容的鳍结构与选择性外延生长集成并在其上制造器件
CN105321949A (zh) * 2014-06-27 2016-02-10 华邦电子股份有限公司 存储单元结构及其形成方法
CN105321949B (zh) * 2014-06-27 2018-03-30 华邦电子股份有限公司 存储单元结构及其形成方法
CN105826346A (zh) * 2015-01-23 2016-08-03 旺宏电子股份有限公司 存储器结构及其制造方法
CN105826346B (zh) * 2015-01-23 2019-03-01 旺宏电子股份有限公司 存储器结构及其制造方法
CN111295771A (zh) * 2017-11-16 2020-06-16 国际商业机器公司 用于交叉式阵列电阻切换器件的环绕式顶部电极线
US20190164890A1 (en) * 2017-11-30 2019-05-30 Intel Corporation Pitch-divided interconnects for advanced integrated circuit structure fabrication
CN111261661A (zh) * 2018-11-30 2020-06-09 台湾积体电路制造股份有限公司 半导体器件及其制造方法
US11380369B2 (en) 2018-11-30 2022-07-05 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device including memory cells and method for manufacturing thereof
CN111261661B (zh) * 2018-11-30 2023-05-26 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN111952446A (zh) * 2019-05-15 2020-11-17 中芯国际集成电路制造(上海)有限公司 阻变随机存取存储器的结构及其形成方法

Also Published As

Publication number Publication date
CN103168359B (zh) 2016-05-04
US20130112935A1 (en) 2013-05-09
JPWO2012073503A1 (ja) 2014-05-19
JP5442876B2 (ja) 2014-03-12
WO2012073503A1 (ja) 2012-06-07
US9214628B2 (en) 2015-12-15

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