CN111261661A - 半导体器件及其制造方法 - Google Patents

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Abstract

一种半导体器件包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括分别设置在逻辑电路上方的金属布线层和层间介电层；以及存储器阵列。金属布线的多层以更靠近衬底的顺序包括第一层、第二层、第三层和第四层，并且存储器阵列包括设置在第三层中的下部多层。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明的实施例涉及半导体器件及其制造方法。
背景技术
已经研究并期望包括存储器单元的逻辑半导体器件。具体地，需要将存储器单元集成在金属布线层中。
发明内容
本发明的实施例提供了一种半导体器件，包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括分别设置在所述逻辑电路上方的金属布线层和层间介电层；以及存储器阵列，其中：金属布线的所述多层以更靠近所述衬底的顺序包括第一层、第二层、第三层和第四层，并且所述存储器阵列包括设置在所述第三层中的下部多层。
本发明的另一实施例提供了一种半导体器件，包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括分别设置在所述逻辑电路上方的金属布线层和层间介电层；以及存储器阵列，设置在所述多层中的至少一个层中，其中：用于所述存储器阵列的***电路设置在所述存储器阵列下方。
本发明的又一实施例提供了一种制造半导体器件的方法，包括：在衬底上方形成包括晶体管的逻辑电路；在所述晶体管上方形成第一布线层和第二布线层，所述第一布线层和所述第二布线层中的每个包括金属布线和层间介电层；在所述第二布线层上方形成第一存储器阵列层；形成第三布线层；在所述第一存储器阵列层上方形成第二存储器阵列层；以及形成第四布线层，其中，所述第一存储器阵列层设置在与所述第三布线层相同的层处，并且所述第二存储器阵列层设置在与所述第四布线层相同的层处。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A示出了根据本发明的实施例的包括逻辑电路和存储器单元的半导体集成电路(IC)的截面图。
图1B示出了根据本发明的实施例的包括逻辑电路和存储器单元的半导体集成电路(IC)的平面图(布局)。
图2示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图3示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图4示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图5示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图6示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图7示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图8示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图9示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图10示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
图11示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图12示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图13示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图14示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图15示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图16示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图17示出了根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的立体图。
图18A示出了立体图，并且图18B是根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的截面图。
图19A示出了立体图，并且图19B是根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的截面图。
图20A示出了立体图，并且图20B是根据本发明的实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的截面图。
图21示出了根据本发明的另一实施例的半导体IC的存储器单元部分的顺序制造操作的各个阶段之一的截面图。
图22示出了根据本发明的实施例的包括逻辑电路和存储器单元的半导体集成电路(IC)的截面图。
图23示出了根据本发明的实施例的半导体集成电路(IC)的截面图。
图24示出了根据本发明的实施例的半导体集成电路(IC)的截面图。
图25示出了根据本发明的实施例的半导体集成电路(IC)的立体图。
具体实施方式
应该理解，以下公开内容提供了许多用于实现本发明的不同特征不同的实施例或实例。下面描述了组件和布置的具体实施例或实例以简化本发明。当然这些仅是实例而不旨在限制。例如，元件的尺寸不限于公开的范围或值，而是可以取决于工艺条件和/或器件的期望性质。此外，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。为了简单和清楚的目的，各个部件可以以不同的比例任意地绘制。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除了图中所示的方位外，空间关系术语旨在包括器件在使用或操作工艺中的不同方位。装置可以以其它方式定位(旋转90度或在其它方位)，并且在本文中使用的空间关系描述符可以同样地作相应地解释。另外，术语“由……制成”可以表示“包括”或“由……组成”。此外，此外，术语“正由……制成”可以表示“包括”或“由……组成”。在本发明中，除非另有说明，短语“A、B和C中的一个”表示“A、B和/或C”(A、B、C、A和B、A和C、B和C、或A、B和C)，并且不表示来自A的一个元件、来自B的一个元件和来自C的一个元件。
本发明针对具有高密度嵌入式存储器阵列的半导体逻辑电路器件。存储器阵列包括存储器单元。存储器单元包括电阻式随机存取存储器(RRAM)单元、相变RAM(PCRAM)单元、铁电RAM(FRAM)单元、磁性RAM(MRAM)单元、纳米管RAM(NRAM)单元以及与纳米级逻辑电路兼容的任何类型的存储器中的至少一种。在一些实施例中，纳米级逻辑电路的栅极间距小于约100nm。用于该架构的存储器阵列包括堆叠的金属层、选择器层和提供不同状态的存储器层。存储器阵列包括位线和字线，并且存储器还包括***电路，诸如字线驱动器、位线驱动器和解码器。在本发明中，存储器阵列位于相对较低层级的布线层(例如，第三和/或第四布线层)中，并且存储器阵列下方的区域的一部分用于存储器阵列的***电路以及逻辑电路、I/O(输入/输出)电路、ESD(静电放电)电路和任何其他电路。
图1A示出了根据本发明的实施例的包括逻辑电路和存储器单元(存储器阵列)的半导体集成电路(IC)的截面图。
在一些实施例中，半导体器件包括形成设置在衬底上的逻辑电路的晶体管。晶体管包括n型场效应晶体管(NFET)和p型场效应晶体管(PFET)。在一些实施例中，晶体管是鳍式FET(FIN FET)、全环栅FET(GAA FET)或平面FET。
在衬底10上方形成晶体管。在一些实施例中，晶体管是形成在鳍结构20上方的FINFET。晶体管还包括栅极结构40和源极/漏极区域50。晶体管通过隔离绝缘层30(诸如浅沟槽隔离(STI)层)与其他晶体管电隔离。晶体管由介电层60覆盖，并且源极/漏极接触件70设置在介电层60中。
晶体管连接到各种金属布线和通孔(接触插塞)(垂直连接金属布线)。在一些实施例中，半导体器件包括多个布线层Mx，其中x＝1、2、3、…，虽然图1A示出了七(7)个金属布线层M1、M2、M3、M4、M5、M6和M7，金属布线层(x)的数量可以小于7或大于7。在一些实施例中，层数最多为20。
每个金属布线层包括一个或多层间介电(ILD)层、至下部布线层的通孔和金属布线。例如，第一金属布线层M1包括第一ILD层110、第一通孔112和第一金属布线114；第二金属布线层M2包括第二ILD层120、第二通孔122和第二金属布线124；第三金属布线层M3包括第三ILD层130、第三通孔132和第三金属布线134；第四金属布线层M4包括第四ILD层140、第四通孔142和第四金属布线144；第五金属布线层M5包括第五ILD层150、第五通孔152和第五金属布线154；第六金属布线层M6包括第六ILD层160、第六通孔162和第六金属布线164；并且第七金属布线层M7包括第七ILD层170、第七通孔172和第七金属布线174。
在一些实施例中，相邻层的金属布线延伸的方向彼此交叉(例如，彼此垂直)。例如，当第一金属布线114在X方向上延伸时，第二金属布线124在Y方向上延伸，并且第三金属布线134在X方向上延伸。布线层的设计规则(例如，金属布线的间距)通常随着布线层级的增加而增加。
在一些实施例中，存储器阵列203和207分别设置在M3和M4金属布线层中。在一些实施例中，存储器阵列203和207分别包括下部存储器层202和206以及上部存储器层204和208。
在一些实施例中，金属布线层M1和M2用于存储器阵列的***电路RP，例如，行(字线)和列(位线)解码器。在一些实施例中。***电路RP位于存储器阵列203和207下方。在一些实施例中，***电路RP包括通孔112A、122A以及金属布线114A和124A。
在一些实施例中，在前段制程(FEOL)制造操作中制造晶体管。在后段制程(BEOL)制造操作中制造金属布线。
图1B示出了根据本发明的实施例的包括逻辑电路和存储器单元的半导体集成电路(IC)的平面图(布局)。
如上所述，如图1A和图1B所示，存储器阵列的***电路RP位于存储器阵列区域RM下方。存储器阵列区域RM下方的***电路RP的面积小于总面积的约20％。在一些实施例中，存储器阵列区域RM下方的***电路RP的面积小于总面积的约10％并且大于约1％。
图2至图10示出了根据本发明的实施例的制造图1A所示的半导体器件的顺序操作。应该理解的是，可以在图2至图10所示的过程之前、期间和之后提供附加的操作，并且对于该方法的附加实施例，可以替换或消除下面描述的一些操作。操作/工艺的顺序可以互换。
图2示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。在图2中，在衬底10上方形成晶体管(例如，FIN FET)。
衬底10例如是p型硅衬底，杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。在其他实施例中，衬底10是n型硅衬底，杂质浓度在约1×1015cm-3至约1×1018cm-3的范围内。可选地，衬底10可以包括：另一元素半导体，诸如锗；化合物半导体，包括诸如SiC和SiGe等IV-IV族化合物半导体、诸如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP和/GaInAsP的III-V族化合物半导体；或它们的组合。在一个实施例中，衬底10是SOI(绝缘体上硅)衬底的硅层。诸如非晶硅或非晶SiC的非晶衬底或诸如氧化硅的绝缘材料也可以用作衬底10。衬底10可以包括已经适当地掺杂有杂质(例如，p型或n型导电性)的各种区域。
可以通过任何合适的方法来图案化鳍结构20。例如，可以使用一种或多种光刻工艺来图案化鳍结构20，光刻工艺包括双重图案化或多重图案化工艺。通常，双重图案化或多重图案化工艺将光刻和自对准工艺组合，从而允许创建例如间距小于使用单个直接光刻工艺可获得的间距的图案。例如，在一个实施例中，在衬底上方形成牺牲层，并使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。然后去除牺牲层，然后可以使用剩余的间隔件来图案化鳍结构20。
在形成鳍结构20之后，形成隔离绝缘层30。隔离绝缘层30包括通过LPCVD(低压化学气相沉积)、等离子CVD或可流动CVD形成的一层或多层绝缘材料，诸如氧化硅、氧氮化硅或氮化硅。在可流动CVD中，沉积可流动的介电材料而不是氧化硅。顾名思义，可流动的介电材料可以在沉积期间“流动”，以填充高高宽比的间隙或间隔。通常，将各种化学物质添加到含硅的前体中以使沉积的膜流动。在一些实施例中，添加氢氮键。可流动的电介质前体，特别是可流动的氧化硅前体的实例包括硅酸盐、硅氧烷、甲基倍半硅氧烷(MSQ)、氢倍半硅氧烷(HSQ)、MSQ和HSQ的混合物、全氢硅氮烷(TCPS)、全氢聚硅氮烷(PSZ)、正硅酸乙酯(TEOS)或甲硅烷基胺(诸如三甲硅烷基胺(TSA))。这些可流动的氧化硅材料是在多个操作工艺中形成的。在沉积可流动膜之后，将其固化，然后退火以去除不期望的元素以形成氧化硅。可流动膜可以掺杂有硼和/或磷。在一些实施例中，隔离绝缘层30可以由旋涂玻璃(SOG)、SiO、SiON、SiOCN和/或掺杂氟化物的硅酸盐玻璃(FSG)中的一层或多层形成。
在一些实施例中，采用栅极替换技术。在栅极替换技术中，伪栅极结构形成在鳍结构的一部分上方。形成介电层和多晶硅层，然后执行图案化操作以获得包括由多晶硅制成的伪栅电极层和伪栅极介电层的伪栅结构。在一些实施例中，通过使用包括氮化硅层和氧化物层的硬掩模来执行多晶硅层的图案化。伪栅极介电层可以是通过CVD、PVD、ALD、电子束蒸发或其他合适的工艺形成的氧化硅。在一些实施例中，伪栅极介电层可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。在一些实施例中，伪栅电极层可以是均匀或不均匀掺杂的掺杂多晶硅。
此外，在伪栅极结构的相对侧面上形成侧壁间隔件。在伪栅极结构上方形成用于侧壁间隔件的绝缘材料层。绝缘材料层包括SiN、SiON和SiCN或任何其他合适的介电材料中的一种或多种。可以通过ALD或CVD或任何其他合适的方法来形成绝缘材料层。接下来，通过各向异性蚀刻去除绝缘材料层的底部，从而形成侧壁间隔件。
随后，在一些实施例中，向下蚀刻(凹进)鳍结构20的未被伪栅极结构覆盖的源极/漏极区域50以形成源极/漏极凹槽。在形成源极/漏极凹槽之后，在源极/漏极凹槽中形成一个或多个源极/漏极外延层。在一些实施例中，形成第一外延层、第二外延层和第三外延层。在其他实施例中，不形成凹槽，并且在鳍结构上方形成外延层。在一些实施例中，第一外延层包括用于n型FinFET的SiP或SiCP，以及用于p型FINFET的掺杂有B的SiGe。
然后，在S/D外延层和伪栅极结构上方形成介电层60。用于介电层的材料包括包括Si、O、C和/或H的化合物(诸如氧化硅、SiCOH、SiOC和SiOCN)、低k材料、有机材料或任何其他合适的介电材料。在形成介电层60之后，执行诸如CMP的平坦化操作，使得暴露伪栅电极层的顶部。在一些实施例中，在形成介电层60之前，形成接触蚀刻停止层，诸如氮化硅层或氮氧化硅层。然后，去除伪栅电极层和伪栅极介电层，从而形成栅极间隔。在去除伪栅极结构之后，鳍结构20的沟道区在栅极间隔中暴露。
然后，在鳍结构20上形成界面层，并且在界面层上形成栅极介电层。在一些实施例中，界面层通过使用化学氧化形成。在一些实施例中，栅极介电层包括一层或多层介电材料，诸如氧化硅、氮化硅或高k介电材料、其他合适的介电材料和/或它们的组合。高k介电材料的示例包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化锆、氧化铝、氧化钛、二氧化铪-氧化铝(HfO2-Al2O3)合金、La2O3、HfO2-La2O3、Y2O3或其他合适的高k介电材料和/或它们的组合。
然后，在栅极介电层上方形成包括阻挡层、一个或多个功函调整层和主体栅极金属层的多个导电层。在一些实施例中，阻挡层包括TaN、TiN、Ti和Ta中的一种或多种。在一些实施例中，功函调整层由导电材料制成，诸如TiN、WN、TaAlC、TiC、TaC、Co、Al、TiAl或TiAlC的单层或这些材料中的两种或多种的多层。对于n沟道FET，TaN、TaAlC、TiN、TiC、Co或TiAl中的一种或多种用作功函调整层，并且对于p沟道FET，TiAlC、Al、TiAl、TaN、TaAlC、TiN、WN、TiC和Co的一种或多种用作功函调整层。功函调整层可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺形成。此外，针对可以使用不同金属层的n沟道FET和p沟道FET，可以分别形成功函调整层。
主体栅极金属层包括一层或多层导电材料，诸如多晶硅、铝、铜、钛、钽、钨、钴、钼、氮化钽、硅化镍、硅化钴、TiN、WN、TiAl、TiAlN、TaCN、TaC、TaSiN、金属合金、其他合适的材料和/或它们的组合。主体金属层可以通过CVD、ALD、电镀或其他合适的方法形成。在图2的实施例中，栅极结构40至少包括界面层、栅极介电层、阻挡层、功函调整层与主体金属层以及侧壁间隔件。
此外，在介电层60中形成源极/漏极接触件70。源极/漏极接触件由导电材料制成，诸如Co、Ni、W、Cu、Al、Mo、Ti、Ta及其合金或任何其他合适的导电材料。
在一些实施例中，同时形成用于存储器阵列的逻辑电路RL和***电路RP的晶体管。
图3示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
随后，在晶体管上方形成金属布线层M1和M2。M1布线层包括第一ILD层110、第一通孔112和第一金属布线114。M2布线层包括第二ILD层120、第二通孔122和第二金属布线124。第一和第二ILD层110和120由包括Si、O、C和/或H的材料(诸如氧化硅、SiCOH、SiOC和SiOCN)、低k材料、有机材料或任何其他合适的介电材料制成。第一ILD层110的材料与介电层60的材料相同或不同，并且第二ILD层120的材料与第一ILD层110的材料相同或不同。通过使用例如单或双镶嵌技术形成第一和第二通孔112和122和/或第一和第二金属布线124和124。
图4示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
随后，在第二ILD层120和第二金属布线124上方形成下部存储器层200。稍后将说明制造下部存储器层200和存储器阵列的操作。在一些实施例中，下部存储器层200形成在图4所示的结构的整个上表面上方。在其他实施例中，下部存储器层200形成在有限区域上，而剩余区域由保护层覆盖。
图5示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
在形成下部存储器层200之后，下部存储器层200的一部分(随后成为存储器阵列)由掩模层220(诸如光刻胶图案)覆盖，并且通过适当的蚀刻操作去除下部存储器层200的暴露部分。通过该蚀刻操作，形成下部存储器阵列203。然后去除掩模层220。
图6示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
在去除掩模层220之后，在下部存储器阵列203和第二ILD层120上方形成第三ILD层130。第三ILD层130由包括Si、O、C和/或H的材料(诸如氧化硅、SiCOH、SiOC和SiOCN)、低k材料、有机材料或任何其他合适的介电材料制成。第三ILD层130的材料与第二ILD层120的材料相同或不同。
图7示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
随后执行诸如CMP的平坦化操作以平坦化第三ILD层130并暴露下部存储器阵列203的上表面。在一些实施例中，在下部存储器阵列203和/或第二ILD层120上方形成诸如氮化硅层的蚀刻停止层。在这种情况下，CMP操作在蚀刻停止层处停止。
图8示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
在执行平坦化操作之后，通过使用单或双镶嵌技术形成第三通孔132和第三金属布线134。
图9示出了根据本发明的实施例的半导体IC的顺序制造操作的各个阶段之一的截面图。
重复图4至图8中解释的步骤以形成上部存储器阵列207、形成用于第四布线层M4的第四ILD层140、第四通孔142和第四金属布线144。
重复形成ILD层以及通孔和金属布线的操作，以形成图10所示的金属布线层M5-M7。图10示出了根据本发明的实施例的与图1A相同的半导体IC的顺序制造操作的各个阶段之一的截面图。
图11至图20B示出了根据本发明的实施例的制造存储器层200的顺序操作。应该理解的是，可以在图11至图20B所示的过程之前、期间和之后提供附加操作，并且对于该方法的附加实施例，可以替换或消除以下描述的一些操作。操作/工艺的顺序可以互换。
图11示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
如图11所示，在例如第二ILD层120的ILD层上方形成堆叠层。在一些实施例中，该堆叠层从底部到顶部包括蚀刻停止层125、第一导电层210、第一绝缘层215、第二导电层220、第二绝缘层225、第三绝缘层230和第四绝缘层235。此外，在第四绝缘层235上方形成包括第一掩模层300、第二掩模层305和第三掩模层310的掩模层。
在一些实施例中，第一和第二导电层210和220包括W、Co、Ni、Cu、Al、Ti、Ta、其合金、硅化物或任何其他合适的导电材料。在某些实施例中，第一和第二导电层210和220由W制成。随后图案化第一和第二导电层210和220以形成位线。在一些实施例中，第一导电层210和第二导电层220的厚度在约20nm至约40nm的范围内。第一导电层201和第二导电层220的厚度可以彼此相同或不同。可以通过ALD、PVD、CVD、电子束蒸发或其他合适的工艺来形成第一导电层和第二导电层。
蚀刻停止层125由基于氮化硅的材料制成，诸如氮化硅或氮氧化硅。在一些实施例中，蚀刻停止层125的厚度在约5nm至约20nm的范围内。可以通过ALD、CVD或其他合适的工艺来形成蚀刻停止层。
第一绝缘层215由基于氧化硅的材料制成，诸如氧化硅或氮氧化硅。在某些实施例中，使用氧化硅。在一些实施例中，第一绝缘层215的厚度在约5nm至约20nm的范围内。可以通过ALD、CVD或其他合适的工艺来形成第一绝缘层。
第二绝缘层225由除了基于硅的绝缘材料之外的绝缘材料(例如，氧化硅和氮化硅)制成。在一些实施例中，第二绝缘层225包括铝基绝缘材料，诸如氧化铝或AlON或AlN。在某些实施例中，使用氧化铝。在一些实施例中，第二绝缘层225的厚度在从约1nm到约10nm的范围内。可以通过ALD、CVD或其他合适的工艺来形成第二绝缘层。
第三绝缘层230由基于氧化硅的材料制成，诸如氧化硅或氮氧化硅。在某些实施例中，使用氧化硅。在一些实施例中，第三绝缘层230的厚度在约5nm至约20nm的范围内。可以通过ALD、CVD或其他合适的工艺来形成第三绝缘层。
第四绝缘层235由基于氮化硅的材料制成，诸如氮化硅或氮氧化硅。在某些实施例中，使用氮化硅。在一些实施例中，第四绝缘层235的厚度在从约1nm到约10nm的范围内。可以通过ALD、CVD或其他合适的工艺来形成第四绝缘层。
在一些实施例中，第一掩模层300包括氧化硅，第二掩模层305包括氮化硅，并且第三掩模层包括氧化硅。
图12示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
如图12所示，然后通过一种或多种光刻和蚀刻操作图案化堆叠层以形成位线。在一些实施例中，光刻胶层形成在第三掩模层310上方并且通过一个或多个光刻操作被图案化。通过使用图案化的光刻胶层作为蚀刻掩模，对硬掩模层的一层或多层进行蚀刻。然后，如图12所示，通过使用图案化的硬掩模作为蚀刻掩模，对堆叠层进行图案化。在一些实施例中，通过使用图案化的第三掩模层310来图案化第二掩模层305，并且通过使用图案化的第二掩模层305作为蚀刻掩模来图案化堆叠层。在一些实施例中，去除蚀刻停止层125的一部分。
图13示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
在图案化之后，去除掩模层，例如第二和第一掩模层305和300。如图13所示，获得线和间隔图案，并且第四绝缘层235在线图案的顶部处暴露。在一些实施例中，线图案(位线图案)的宽度在约10nm至约50nm的范围内，并且线与间隔图案的间距在约20nm至约200nm的范围内。
图14示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
然后，形成隔离层314，并且在隔离层314上方形成硬掩模层320。隔离层314由基于氧化硅的材料制成，诸如氧化硅或氮氧化硅。在某些实施例中，使用氧化硅。硬掩模层320由基于氮化硅的材料制成，诸如氮化硅或氮氧化硅。在某些实施例中，使用氮化硅。隔离层314填充位线图案之间的间隔并覆盖位线图案。然后，执行诸如CMP的平坦化操作以暴露第四绝缘层235。然后，在隔离层314和暴露的第四绝缘层235上形成硬掩模层320。隔离绝缘层314和硬掩模层320可以通过ALD、CVD或其他合适的工艺来形成。在一些实施例中，硬掩模层320包括类似于图11所示的硬掩模层的多层。
图15示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
通过使用一种或多种光刻和蚀刻操作，形成与位线图案交叉的隔离壁图案315。
在一些实施例中，在硬掩模层320上方形成光刻胶层，并通过一个或多个光刻操作对光刻胶层进行图案化。通过使用图案化的光刻胶层作为蚀刻掩模，对硬掩模层进行蚀刻。然后，通过使用图案化的硬掩模层作为蚀刻掩模，将隔离绝缘层314图案化成隔离壁图案315。此外，也蚀刻未由图案化的硬掩模层覆盖的第四绝缘层235和第三绝缘层230的一部分。蚀刻在第二绝缘层225处停止。因此，沿着X方向，隔离壁图案315包括隔离层314以及第四和第三绝缘层235和230的一部分。在一些实施例中，隔离壁图案315的宽度在约5nm至约50nm的范围内，并且隔离壁图案315的间距在约15nm至约150nm的范围内。
图16示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
在一些实施例中，随后形成存储器层240，并且进一步在存储器层240上方形成选择器层245。在一些实施例中，存储器层240包括相变材料或电阻率变化材料。在一些实施例中，存储器层240包括：非化学计量的(例如，缺氧的)金属氧化物，诸如HfOx、TiOx、TaOx、ZrOx、WOx、AlOx、NbOx、FeOx、GeOx或GdOx；或金属氧化物，诸如NiO、CeO、NiO、ZrO和CuO。在其他实施例中，存储器层240包括二元相变材料，诸如GeSb、InSb、InSe、SbTe、GeTe和/或GaSb；三元体系，诸如GeSbTe、InSbTe、GaSeTe、SnSbTe、InSbGe和/或GaSbTe；或四元体系，诸如GeSnSbTe、GeSbSeTe、TeGeSbS、GeSbTeO和/或GeSbTeN。在某些实施例中，相变材料是具有或不具有氮掺杂和/或氧化硅的Ge-Sb-Te合金(例如，Ge2Sb2Te5)。在其他实施例中，存储器层240包括铁电材料，诸如Pb3Ge5O11(PGO)、钛酸铅锆(PZT)、SrBi2Ta2O9(SBT或SBTO)、SrB4O7(SBO)、SraBibTacNbdOx(SBTN)、SrTiO3(STO)、BaTiO3(BTO)、(BixLay)Ti3O12(BLT)、LaNiO3(LNO)、YMnO3、ZrO2、硅酸锆、ZrAlSiO、HfO2、HfZrO2、硅酸铪、HfAlO、LaAlO、氧化镧、掺杂有Si(HfSiOx)的HfO2或Ta2O5。在一些实施例中，PbZr0.5Ti0.5O3或Hf0.5Zr0.5O2用作铁电层。在一些实施例中，不使用选择器材料层。例如，FRAM不利用选择器材料层。
在一些实施例中，存储器层240的厚度在约2nm至约10nm的范围内，并且在其他实施例中，在约3nm至约5nm的范围内。可以通过ALD、CVD或其他合适的工艺来形成存储器层240。
在一些实施例中，选择器材料层245包括选自由以下组成的组的一种或多种材料：GeSe，掺杂有选自由N、P、S、Si和Te组成的组的一种或多种；AsGeSe，掺杂有选自由N、P、S、Si和Te组成的组的一种或多种；以及AsGeSeSi，掺杂有选自由N、P、S、Si和Te组成的组的一种或多种。在其他实施例中，选择器材料层由包括SiOx、TiOx、AlOx、WOx、TixNyOz、HfOx、TaOx、NbOx等或其适当组合的材料制成，其中x、y和z为非化学计量值。在某些实施例中，选择器材料层245是硫属化物或包含Ge、Sb、S和Te中的一种或多种的固体电解质材料。在一些实施例中，选择器材料层245的厚度在约5nm至约20nm的范围内，并且在其他实施例中在约10nm至约14nm的范围内。选择器材料层245可以通过ALD、CVD或其他合适的工艺形成。
图17示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的立体图。
然后在选择器材料层245上方形成第三导电层251。在一些实施例中，第三导电层251包括W、Co、Ni、Cu、Al、Ti、Ta、其合金、其硅化物或任何其他合适的导电材料。在某些实施例中，第三导电层251由W制成。第三导电层251填充选择器材料之间的间隔(位线图案和隔离壁图案化)并且完全覆盖选择器材料层245。随后图案化第三导电层251以形成字线。第三导电层251可以通过CVD、ALD、电镀或其他合适的方法形成。
图18A示出了立体图，并且图18B示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的截面图。
随后，如图18A和图18B所示，对第三导电层执行诸如CMP的平坦化操作，以暴露出隔离壁图案315的上表面。第三导电层251的剩余部分是字线图案250。
图19A示出了立体图，并且图19B示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的截面图。
在一些实施例中，如图19A和图19B所示，通过刻蚀使字线图案250、选择器材料层245和存储器层240的顶部凹进。在一些实施例中，执行一个或多个蚀刻操作以针对隔离壁图案315选择性地蚀刻字线图案250、选择器材料层245和存储器层240的一部分。在一些实施例中，凹进的量D1在从约5nm至约30nm。
图20A示出了立体图，并且图20B示出了根据本发明的实施例的半导体IC的存储器层200的顺序制造操作的各个阶段之一的截面图。
然后，在凹槽中形成附加导电层255，以形成T形字线(250+255)。在一些实施例中，附加导电层255由与第三导电层251(字线图案250)相同的材料制成。
在一些实施例中，如图21所示，附加导电层260由与第三导电层251(字线图案250)不同的材料制成。在一些实施例中，附加导电层260由Cu、Al、Ni、Co、它们的合金、硅化物或电阻率低于W的任何其他导电材料中的一种或多种制成。
图22示出了根据本发明的实施例的包括逻辑电路和存储器单元的半导体IC的M3和M4布线层的截面图。
如图22所示，在M3布线层中设置存储器阵列203，并且在M4布线层中设置存储器阵列207。存储器阵列203包括第一存储器阵列202和第二存储器阵列204，第一存储器阵列202包括由第一导电层形成的第一位线210，第二存储器阵列204包括由第二导电层形成的第二位线220。字线250通常被提供给第一存储器阵列202和第二存储器阵列204。
在一些实施例中，第三通孔132的高度H1基本上等于第三布线134的高度H2。在一些实施例中，H1和H2之间的差小于约2nm。等于隔离壁的高度的存储器阵列203的高度H3基本上等于H1+H2。在一些实施例中，H3与H1+H2之间的差小于约2nm。在一些实施例中，H1和H2在约20nm至约120nm的范围内，并且在其他实施例中，H1和H2在约40nm至约90nm的范围内。在一些实施例中，H3在约40nm至约240nm的范围内，并且在其他实施例中，H3在约80nm至约180nm的范围内。存储器阵列207具有与第一存储器阵列203相同或相似的结构。
在一些实施例中，布线层M3包括下部第三ILD层130-1和上部第三ILD层130-2。在一些实施例中，在形成存储器阵列203(参见图6)之后，形成下部第三ILD层130-1，并且在下部第三ILD层130-1上形成中间蚀刻停止层137。然后，形成第三通孔132。此后，形成上部第三ILD层130-2，并且形成第三布线134。
类似地，在一些实施例中，布线层M4包括下部第四ILD层140-1和上部第四ILD层140-2。在一些实施例中，在形成存储器阵列207之后，形成下部第四ILD层140-1，并且在下部第四ILD层140-1上形成中间蚀刻停止层147。然后，形成第四通孔142。此后，形成上部第四ILD层140-2，并且形成第四布线144。
图23示出了沿Y方向的截面图，图24是根据本发明的实施例的沿着切割包括逻辑电路和存储器单元的半导体IC的字线的X方向的截面图。
在第三布线层M3中，存储器阵列包括第一位线210和第二位线220，并且在第四布线层M4中，存储器阵列包括第三位线211和第四位线221。在一些实施例中，第一位线210通过通孔137和147耦合到上部层(例如，M5或更高)，并且第三位线211通过通孔146耦合到上部层(例如，M5或更高)。在一些实施例中，第二位线220通过通孔136耦合到下部层(例如，M2或更低)，并且第四位线221通过通孔146和138耦合到下部层(例如，M2或更低)。
此外，在一些实施例中，M3层中的字线250通过通孔127耦合到下部层(例如，M2或更低)，并且通过通孔149耦合到上部层(例如，M5或更高)。在一些实施例中，M4层中的字线251通过通孔153耦合到上部层(例如，M5或更高)。
图25示出了根据本发明的实施例的半导体IC的立体图。
字线250在X方向上延伸，并且位线210和220在Y方向上延伸。在一些实施例中，字线250的端部通过通孔127或上部布线层耦合到下部布线层。第一位线210的端部通过通孔129或上部布线层耦合到下部布线层。第二位线220的端部通过通孔139耦合到下部布线层或上部布线层。通孔被提供给每隔一条字线和/或位线的端部，并且其他通孔被提供给每隔一条字线和/或位线的另一端。
在前述实施例中，存储器阵列设置在第三和第四布线层上。然而，存储器阵列的位置不限于M3和M4布线层。在一些实施例中，第五布线层M5在图1A所示的位置209处还包括与存储器阵列203和207相同或相似的存储器阵列。在一些实施例中，存储器阵列位于第四和第五布线层中。在其他实施例中，存储器阵列位于第四、第五和第六布线层中。在一些实施例中，存储器阵列位于第二和第三布线层中。在其他实施例中，存储器阵列位于第二、第三和第四布线层中。
在本发明中，提供了嵌入在逻辑电路上方的金属/ILD层中的高密度存储器阵列。存储器阵列的存储器单元包括堆叠层，堆叠层包括金属焊盘。金属焊盘用作阻挡层或在存储器中提供均匀的电场。该存储器单元还包括选择器材料层和存储器层。存储器单元包括RRAM、PCRAM、FRAM、MRAM和/或NRAM或与纳米级逻辑电路兼容的任何类型的存储器。在逻辑电路的BEOL中制造具有纳米线(位线)和正交金属片(字线)的水平阵列。存储器阵列的***电路和PnR(布局和布线)可以集成到逻辑电路的FEOL/BEOL中。
由于存储器阵列位于BEOL(M3至M4)中，因此设计者可以将阵列下方的区域用作存储器阵列的逻辑单元、I/O、ESD和/或***电路的区域。利用本发明的配置，可以实现电路设计的性能增强和高灵活性，易于与逻辑电路集成以及由于芯片上较低的面积消耗而降低的成本。
应当理解，本文并不一定要讨论所有优点，没有特定的优点是所有实施例或示例都需要的，并且其他实施例或示例可以提供不同的优点。
根据本发明的一个方面，一种半导体器件包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括分别设置在逻辑电路上方的金属布线层和层间介电层；以及存储器阵列。金属布线的多层以更靠近衬底的顺序包括第一层、第二层、第三层和第四层，并且存储器阵列包括设置在第三层中的下部多层。在前述和以下实施例中的一个或多个中，存储器阵列包括设置在第四层中的上部多层。在前述和以下实施例中的一个或多个中，存储器阵列的下部多层和上部多层中的每个包括两个存储器层。在前述和以下实施例中的一个或多个中，两个存储器层包括垂直堆叠的两层位线和与这两层位线交叉的字线。在前述和以下实施例中的一个或多个中，用于操作存储器阵列的***电路布置在存储器阵列下方。在前述和以下实施例中的一个或多个中，逻辑电路的一部分设置在存储器阵列下方。在前述和以下实施例中的一个或多个中，存储器阵列包括相变存储器单元。在前述和以下实施例中的一个或多个中，每个相变存储器单元包括相变存储器层，该相变存储器层由选自由Ge、Ga、Sn和In组成的组中的一种或多种，以及选自由Sb和Te组成的组的一种或多种制成。在前述和以下实施例中的一个或多个中，相变存储器层还包括选自由氮、铋和氧化硅组成的组中的一种或多种。在前述和以下实施例中的一个或多个中，每个相变存储器单元包括选择器材料层，该选择器材料层由选自由以下组成的组的一种或多种制成：AsGeSe，掺杂有选自由N、P、S、Si和Te组成的组中的一种或多种；AsGeSeSi，掺杂有选自由N、P、S、Si和Te组成的组中的一种或多种。在前述和以下实施例中的一个或多个中，存储器阵列包括电阻率变化存储器单元。在前述和以下实施例中的一个或多个中，每个电阻率变化存储器单元包括由选自由HfOx、TiOx、TaOx、ZrOx、WOx、AlOx、NbOx、FeOx、GeOx、GdOx、NiO、CeO、NiO、ZrO和CuO组成的组中的一种或多种制成的相变存储器层。在前述和以下实施例中的一个或多个中，存储器阵列包括磁性存储器单元。在前述和以下实施例中的一个或多个中，存储器阵列包括铁电存储器单元。在前述和以下实施例中的一个或多个中，多层金属布线包括：以更靠近第四层的顺序，位于第四层之上的第五层、第六层和第七层。
根据本发明的另一方面，一种半导体器件包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层包括：金属布线层和层间介电层，分别设置在逻辑电路上方；以及存储器阵列，设置在多层中的至少一层中。用于存储器阵列的***电路设置在存储器阵列下方。在前述和以下实施例中的一个或多个中，在平面图中，***电路的面积小于存储器单元阵列的面积的10％。在前述和以下实施例中的一个或多个中，设置在多层中的至少一层中的存储器单元阵列的高度基本上等于多层中的至少一层的高度。在前述和以下实施例中的一个或多个中，存储器阵列包括垂直堆叠的两层位线和与这两层位线交叉的字线。
根据本发明的另一方面，一种半导体器件包括：逻辑电路，包括设置在衬底上方的晶体管；多层，每个层分别包括金属布线层和层间介电层；以及存储器阵列，设置在多层的至少一个中。存储器阵列包括垂直堆叠的两层位线和与这两层位线交叉的字线，并且存储器阵列包括存储器层和选择器材料层，存储器层和选择器材料层设置在两层位线和字线之间。
根据本发明的一个方面，在一种制造半导体器件的方法中，在衬底上方形成包括晶体管的逻辑电路，以及在晶体管上方形成第一布线层和第二布线层。第一布线层和第二布线层中的每个包括金属布线和层间介电层。在第二布线层上方形成第一存储器阵列层，形成第三布线层，在第一存储器阵列层上方形成第二存储器阵列层，以及形成第四布线层。第一存储器阵列层设置在与第三布线层相同的层处，并且第二存储器阵列层设置在与第四布线层相同的层处。在前述和以下实施例中的一个或多个中，半导体器件在平面图中包括逻辑电路区域和存储器区域，并且在形成第一存储器阵列层时，在逻辑电路区域和存储器区域上方形成第一毯式存储器层，并且去除逻辑电路区域上的第一毯式存储器层。在前述和以下实施例中的一个或多个中，在形成第一存储器阵列层之后，形成第三布线层的布线结构。在前述和以下实施例中的一个或多个中，在形成第二存储器阵列层中，在逻辑电路区域和存储器区域上方形成第二毯式存储器层，并且去除逻辑电路区域上的第二毯式存储器层。在前述和以下实施例中的一个或多个中，在形成第二存储器阵列层之后，形成第四布线层的布线结构。在前述和以下实施例中的一个或多个中，在第四布线层和第二存储器阵列层上方形成第五布线层。在前述和以下实施例中的一个或多个中，通过以下操作形成第一存储器阵列层。在第二布线层上方形成膜堆叠件。膜堆叠件包括按顺序堆叠的第一导电层、第一绝缘层、第二导电层、第二绝缘层、第三绝缘层和第四绝缘层。图案化膜堆叠件以形成在第一方向上延伸的位线图案，在位线图案上方形成在与第一方向交叉的第二方向上延伸的隔离壁图案，在位线图案和隔离壁图案上方形成存储器层，并且形成在第二方向上延伸的字线图案。在前述和以下实施例中的一个或多个中，所述操作还包括：在形成存储器层和形成字线图案之间，形成选择器材料层。在前述和以下实施例中的一个或多个中，第二绝缘层由除了基于硅的绝缘材料之外的材料制成。在前述和以下实施例中的一个或多个中，第一绝缘层、第三绝缘层和第四绝缘层由基于硅的绝缘材料制成。在前述和以下实施例中的一个或多个中，在形成隔离壁图案之后，暴露第二绝缘层的上表面。在前述和以下实施例中的一个或多个中，隔离壁图案包括主体绝缘层以及第三绝缘层和第四绝缘层的一部分。在前述和以下实施例中的一个或多个中，在形成第一存储器阵列层之前，在第二布线层上方形成第一蚀刻停止层。在前述和以下实施例中的一个或多个中，在形成第一存储器阵列层之后，第一蚀刻停止层的厚度部分地减小。
根据本发明的另一方面，在一种制造包括存储器阵列的半导体器件的方法中，在下部金属布线层上方形成蚀刻停止层。存储器阵列包括堆叠结构，该堆叠结构包括位于蚀刻停止层上方的第一导电层、位于第一导电层上方的第一绝缘层、位于第一绝缘层上方的第二导电层、位于第二导电层上方的第二绝缘层、位于第二绝缘层上方的第三绝缘层、位于第三绝缘层上方的第四绝缘层。通过图案化堆叠结构来形成位线图案，在位线图案上方形成介电层，形成介电层，从而形成与位线图案交叉的壁图案，形成存储器层，字线图案通过形成填充位线图案和壁图案之间的第三空间的第三导电层来形成，去除存储器阵列层的一部分，并且在下部金属布线层上方形成金属布线层。在前述和以下实施例中的一个或多个中，在存储器层上形成选择器材料层。在前述和以下实施例中的一个或多个中，存储器层包括相变材料或电阻率变化材料。在前述和以下实施例中的一个或多个中，第二绝缘层由氧化铝制成，并且第一绝缘层、第三绝缘层和第四绝缘层由氧化硅或氮化硅制成。在前述和以下实施例中的一个或多个中，第一导电层和第二导电层由钨制成。
根据本发明的另一方面，在一种制造包括存储器阵列的半导体器件的方法中，在下部金属布线层上方形成蚀刻停止层，以及形成存储器阵列层。存储器阵列层包括堆叠结构，该堆叠结构包括位于蚀刻停止层上方的第一导电层、位于第一导电层上方的第一绝缘层、位于第一绝缘层上方的第二导电层、位于第二导电层上方的第二绝缘层、位于第二绝缘层上方的第三绝缘层和位于第三绝缘层上方的第四绝缘层。通过图案化堆叠结构形成位线图案，在位线图案上方形成介电层，图案化介电层，从而形成与位线图案交叉的壁图案，形成存储器层，形成选择器材料层，形成第三导电层，第三导电层填充位线图案和壁图案之间的间隔，沿着壁图案形成凹槽，通过用第四导电层填充凹槽形成字线图案，去除存储器阵列层，并且在下部金属布线层上方形成金属布线层。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基底来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同配置并且不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (10)

1.一种半导体器件，包括：
逻辑电路，包括设置在衬底上方的晶体管；
多层，每个层包括分别设置在所述逻辑电路上方的金属布线层和层间介电层；以及
存储器阵列，其中：
金属布线的所述多层以更靠近所述衬底的顺序包括第一层、第二层、第三层和第四层，并且
所述存储器阵列包括设置在所述第三层中的下部多层。
2.根据权利要求1所述的半导体器件，其中：
所述存储器阵列包括设置在所述第四层中的上部多层。
3.根据权利要求2所述的半导体器件，其中，所述存储器阵列的所述下部多层和所述上部多层中的每个包括两个存储器层。
4.根据权利要求3所述的半导体器件，其中，所述两个存储器层包括垂直堆叠的两层位线和与所述两层位线交叉的字线。
5.根据权利要求1所述的半导体器件，其中，用于操作所述存储器阵列的***电路设置在所述存储器阵列下方。
6.根据权利要求4所述的半导体器件，其中，所述逻辑电路的一部分设置在所述存储器阵列下方。
7.根据权利要求1所述的半导体器件，其中，所述存储器阵列包括相变存储器单元。
8.根据权利要求7所述的半导体器件，其中，每个所述相变存储器单元包括相变存储器层，所述相变存储器层由选自由Ge、Ga、Sn和In组成的组中的一种或多种以及选自由Sb和Te组成的组的一种或多种制成。
9.一种半导体器件，包括：
逻辑电路，包括设置在衬底上方的晶体管；
多层，每个层包括分别设置在所述逻辑电路上方的金属布线层和层间介电层；以及
存储器阵列，设置在所述多层中的至少一个层中，其中：
用于所述存储器阵列的***电路设置在所述存储器阵列下方。
10.一种制造半导体器件的方法，包括：
在衬底上方形成包括晶体管的逻辑电路；
在所述晶体管上方形成第一布线层和第二布线层，所述第一布线层和所述第二布线层中的每个包括金属布线和层间介电层；
在所述第二布线层上方形成第一存储器阵列层；
形成第三布线层；
在所述第一存储器阵列层上方形成第二存储器阵列层；以及
形成第四布线层，
其中，所述第一存储器阵列层设置在与所述第三布线层相同的层处，并且所述第二存储器阵列层设置在与所述第四布线层相同的层处。
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