CN103165619A - 半导体器件的电容器和寄存器、存储***及制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件的电容器，所述电容器包括：电容器结构，所述电容器结构被配置成包括交替层叠的电极层和电介质层、边缘区以及设置在边缘区之间的中心区，所述边缘区每个都被阶梯式图案化；牺牲层，所述牺牲层设置在电容器结构的边缘区中的各个电极层内；以及支撑插塞，所述支撑插塞形成在电容器结构的中心区中，并且被配置成穿通电极层和电介质层。

Description

半导体器件的电容器和寄存器、存储***及制造方法
相关申请的交叉引用
本申请要求2011年12月19日提交的申请号为10-2011-0137339的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本发明的实施例总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种半导体器件的电容器和寄存器、包括所述半导体器件的存储***以及制造所述半导体器件的方法。
背景技术
非易失性存储器件即使在电源被切断的情况下也能保留储存在其中的数据。由于近来对存储器单元可以以单层形成在硅衬底之上的2D存储器件的集成度的改善达到极限，提出了将存储器单元从硅衬底垂直地层叠成多层的3D非易失性存储器件。
以下详细地描述已知的3D非易失性存储器件的结构及其问题。
图1是示出已知的3D非易失性存储器件的结构的立体图。
如图1所示，已知的3D非易失性存储器件包括管道栅PG，所述管道栅PG是通过刻蚀交替层叠在衬底10、字线WL以及选择线SL之上的导电层和层间绝缘层11、12以及13来形成的。已知的3D非易失性存储器件还包括U形沟道CH，每个U形沟道CH包括管道沟道和一对沟道，所述管道沟道掩埋在管道栅PG内，所述一对沟道与所述管道沟道耦接，并且被形成为穿通层间绝缘层12和字线WL。U形沟道CH大体被隧道绝缘层、电荷陷阱层以及电荷阻挡层14包围。
根据已知的技术，3D非易失性存储器件包括存储块MB，所述存储块MB由层叠在单元区中的衬底10之上的多层的层形成，并且设置在***电路区中的晶体管、电容器和寄存器具有单层结构。因而，单元区与***电路区之间的台阶大。因此，制造工艺的难度大，并且发生故障的几率高。
发明内容
本发明的一个实施例涉及一种能减小单元区与***电路区之间的台阶的半导体器件的电容器和寄存器、包括所述半导体器件的存储***以及制造所述半导体器件的方法。
在本发明的一个实施例中，一种半导体器件的电容器包括：电容器结构，在所述电容器结构上限定有边缘区和设置在边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且电容器结构被配置成包括交替层叠的电极层和电介质层；牺牲层，所述牺牲层被设置在电容器结构的边缘区中的各个电极层内；支撑插塞，所述支撑插塞形成在电容器结构的中心区中，并且被配置成穿通电极层和电介质层；第一缝隙，所述第一缝隙形成在电容器结构的中心区中，并且每个第一缝隙设置在支撑插塞之间；一个或更多个第二缝隙，所述一个或更多个第二缝隙形成在电容器结构的边缘区中；以及绝缘层，所述绝缘层掩埋在第一缝隙和所述一个或更多个第二缝隙中。
在本发明的一个实施例中，一种半导体器件的寄存器包括：寄存器结构，在所述寄存器结构上限定有边缘区和设置在边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述寄存器结构被配置成包括交替层叠的寄存器层和层间绝缘层；牺牲层，所述牺牲层被设置在寄存器结构的边缘区中的各个寄存器层内；支撑插塞，所述支撑插塞形成在寄存器结构的中心区中，并且被配置成穿通寄存器层和层间绝缘层；第一缝隙，所述第一缝隙形成在寄存器结构的中心区中，并且每个第一缝隙被设置在支撑插塞之间；以及一个或更多个第二缝隙，所述一个或更多个第二缝隙形成在寄存器结构的边缘区中。
在本发明的一个实施例中，一种形成半导体器件的电容器的方法包括以下步骤：形成电容器结构，在所述电容器结构上限定有边缘区和设置在边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述电容器结构被配置成包括交替层叠的牺牲层和电介质层以及位于中心区中的支撑插塞；形成第一缝隙和一个或更多个第二缝隙，每个第一缝隙位于中心区的支撑插塞之间，所述第二缝隙通过刻蚀牺牲层和电介质层而位于边缘区中；刻蚀暴露在第一缝隙和第二缝隙的内壁的牺牲层，使得中心区的牺牲层被完全地去除，而边缘区的牺牲层部分地保留下来；以及通过用导电层填充牺牲层的刻蚀的区域来形成用于电容器的电极层。
在本发明的一个实施例中，一种形成半导体器件的寄存器的方法包括以下步骤：形成寄存器结构，在所述寄存器结构上限定有边缘区和设置在边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且被配置成包括交替层叠的牺牲层和层间绝缘层以及位于中心区中的支撑插塞；形成第一缝隙和一个或更多个第二缝隙，每个第一缝隙位于中心区的支撑插塞之间，所述一个或更多个第二缝隙通过刻蚀牺牲层和层间绝缘层而位于边缘区中；刻蚀暴露在第一缝隙和第二缝隙的内壁的牺牲层，使得中心区的牺牲层被完全地去除，而边缘区的牺牲层被部分地保留下来；以及通过用导电层填充牺牲层的刻蚀区域来形成寄存器层。
附图说明
图1是说明已知的3D非易失性存储器件的结构的立体图；
图2A和图2B是示出根据本发明的一个实施例的3D非易失性存储器件的电容器结构的立体图和截面图；
图3A和图3B是示出根据本发明的一个实施例的3D非易失性存储器件的寄存器结构的立体图和截面图；
图4A至图4C是示出根据本发明的不同实施例的电容器结构或寄存器结构的布局图；
图5A至图9B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图；
图10示出根据本发明的一个实施例的存储***的结构；以及
图11示出根据本发明的一个实施例的计算***的结构。
具体实施方式
在下文中，将参照附图详细地描述本发明的不同实施例。提供附图以允许本领域技术人员理解本发明的实施例的范围。
图2A和图2B是示出根据本发明的一个实施例的3D非易失性存储器件的电容器结构的立体图和截面图。
如图2A和图2B所示，根据本发明的一个实施例的3D非易失性存储器件可以包括电容器结构A。电容器结构A可以包括交替层叠在可形成有期望的底层结构的衬底20之上的第一至第四电极层E1~E4和层间绝缘层21。底层结构可以包括隔离层、晶体管以及管道栅。
电容器结构A可以包括边缘区ER1和ER2以及设置在边缘区ER1和ER2之间的中心区CR。在每个边缘区ER1和ER2中可以形成第一至第四电极层E1~E4的接触焊盘。在每个边缘区ER1和ER2中，上侧的层间绝缘层21和下侧的第一至第四电极层E1~E4成对地阶梯式图案化。
可以在电容器结构A的边缘区ER1和ER2的部分中的第一至第四电极层E1~E4中分别设置牺牲层SC。即，电容器结构A可以包括形成在与第一至第四电极层E1~E4同一层中的牺牲层SC。牺牲层SC可以分别大体被第一至第四电极层E1~E4包围。牺牲层SC可以是氮化物层。
可以在电容器结构A的中心区CR中设置支撑插塞SP，并且支撑插塞SP可以形成为穿通第一至第四电极层E1~E4和层间绝缘层21。支撑插塞可以被布置成矩阵形式，并且可以由诸如多晶硅层的半导体层形成。每个支撑插塞SP可以大体被绝缘层（未示出）包围。绝缘层可以包括用于形成单元区的存储器单元的隧道绝缘层、电荷陷阱层以及电荷阻挡层。此外，尽管示出支撑插塞SP为具有支撑插塞SP的中心部分被完全填充的柱体形式，但是可以在支撑插塞SP的中心部分中掩埋绝缘层。
在电容器结构A的中心区CR中的支撑插塞SP之间设置有第一缝隙S1。在电容器结构A的边缘区ER1和ER2中可以设置有一个或更多个缝隙S2。此外，在彼此相邻的电容器结构A之间设置有第三缝隙S3。
第一缝隙S1和第三缝隙S3可以沿着一个方向延伸，并且被配置成线形。第一缝隙S1和第三缝隙S3可以沿着同一方向平行延伸，或可以延伸成彼此交叉。每个第二缝隙S2可以具有孔形，使得第二缝隙S2可以形成在边缘区ER1和ER2的各个层中。第二缝隙S2可以被布置成锯齿形。在第一至第三缝隙S1~S3中可以掩埋有诸如氧化物层的绝缘层。
在电容器结构A的边缘区ER1和ER2中，至少一个接触插塞CP与设置在各个层中的第一至第四电极层E1~E4中的每个耦接。接触插塞CP可以由导电层形成。
3D非易失性存储器件还可以包括与各个接触插塞CP耦接的第一和第二线L1~L4。第一和第二线L1~L4可以分开并设置在第一边缘区ER1和第二边缘区ER2中。例如，第一线L1可以设置在第一边缘区ER1中，并且分别与第一电极层E1和第四电极层E4耦接。第一线L2可以设置在第二边缘区ER2中，并且分别与第二电极层E2和第三电极层E3耦接。3D非易失性存储器件还可以包括与第一边缘区ER1的第一线L1耦接的第二线L3以及与第二边缘区ER2的第一线L2耦接的第二线L4。
根据与图2A和图2B相关的一个实施例，第一电极层E1、第二电极层E2以及设置在第一电极层E1和第二电极层E2之间的层间绝缘层21形成第一电容器。第三电极层E3、第四电极层E4以及设置在第三电极层E3和第四电极层E4之间的层间绝缘层21形成第二电容器。第一电容器和第二电容器层叠以形成一个电容器结构A。在这种结构中，因为在3D非易失性存储器件中电容器所占据的面积减小，所以可以改善3D非易失性存储器件的集成度。此外，可以经由线L1~L4将期望的偏压供应给电容器的第一至第四电极层E1~E4。
此外，如果将与图2A和图2B相关的根据一个实施例的电容器结构应用到包括沿着从衬底突出的沟道层叠的多个存储器单元的3D非易失性存储器件，则可以减小单元区与***电路区之间的水平差。此外，因为可以与电容器一起形成设置在单元区中的存储器单元，所以可降低生产成本。
图3A和图3B是示出根据本发明的一个实施例的3D非易失性存储器件的寄存器结构的立体图和截面图。
如图3A和图3B所示，根据本发明的一个实施例的3D非易失性存储器件可以包括寄存器结构B。寄存器结构B可以包括交替地层叠在可以形成有期望的底层结构的衬底30之上的第一至第四寄存器层R1~R4和层间绝缘层31。底层结构可以包括隔离层、晶体管以及管道栅。
寄存器结构B可以包括边缘区ER1和ER2以及设置在边缘区ER1和ER2之间的中心区CR。可以在每个边缘区ER1和ER2中形成第一至第四寄存器层R1~R4的接触焊盘。边缘区ER1和ER2的层间绝缘层31和第一至第四寄存器层R1~R4可以阶梯式地图案化，并且寄存器结构的每层可以包括一个层间绝缘层31以及形成在层间绝缘层31之下的一个寄存器层R1~R4。
可以在寄存器结构B的边缘区ER1和ER2中的部分中的各个寄存器层R1~R4中设置牺牲层SC。即，寄存器结构B可以包括形成在与第一至第四寄存器层R1~R4同一层中的牺牲层SC。牺牲层SC可以分别大体被第一至第四寄存器层R1~R4包围。牺牲层SC可以是氮化物层。
可以在寄存器结构B的中心区CR中设置支撑插塞SP，并且支撑插塞SP可以被形成为穿通第一至第四寄存器层R1~R4以及层间绝缘层31。支撑插塞SP可以被布置成矩阵形式，并且可以由诸如多晶硅层的半导体层形成。每个支撑插塞SP可以大体地被绝缘层（未示出）包围。绝缘层可以包括用于形成单元区的存储器单元的隧道绝缘层、电荷陷阱层以及电荷阻挡层。此外，尽管示出支撑插塞SP是支撑插塞SP的中心部分被完全填充的柱体形式，但是可以在支撑插塞SP的中心部分中掩埋绝缘层。
在寄存器结构B的中心区CR中的支撑插塞SP之间设置有第一缝隙S1。在寄存器结构B的边缘区ER1和ER2中可以设置有一个或更多个缝隙S2。此外，在彼此相邻的寄存器结构B之间设置有第三缝隙S3。
第一缝隙S1和第三缝隙S3可以沿一个方向延伸并且被配置成线形。第一缝隙S1和第三缝隙S3可以沿同一方向平行延伸，或可以延伸成彼此交叉。每个第二缝隙S2可以具有孔形，使得第二缝隙S2可以形成在边缘区ER1和ER2的各个层中。第二缝隙S2可以被布置成锯齿形。在第一至第三缝隙S1~S3中掩埋诸如氧化物层的绝缘层
在寄存器结构B的边缘区ER1和ER2中，至少一个接触插塞CP与设置在各个层中的第一至第四寄存器层R1~R4中的每个耦接。接触插塞CP可以由导电层形成。例如，第一至第四寄存器层R1~R4中的每个与位于第一边缘区ER1和第二边缘区ER2中的两个接触插塞CP耦接。
3D非易失性存储器件还可以包括与接触插塞CP耦接的第一至第四线L1~L4。第一线L1经由接触插塞CP，与形成在第一边缘区ER1和第二边缘区ER2中的第一至第四寄存器层R1~R4中的各个接触焊盘耦接。此外，形成在第一边缘区ER1中的第一线L1可以通过第三线L3耦接，而形成在第二边缘区ER2中的第二线L2可以通过第四线L4耦接。
根据与图3A和图3B相关的一个实施例，第一至第四寄存器层R1~R4层叠以形成一个寄存器结构B。因此，因为在3D非易失性存储器件中寄存器所占据的面积减小，所述可以改善3D非易失性存储器件的集成度。此外，可以利用线L1~L4将期望数目的寄存器层R1~R4耦接，来获得各种电阻值。
如果将与图3A和图3B相关的根据一个实施例的寄存器结构应用于包括沿着从衬底突出的沟道层叠的多个存储器单元的3D非易失性存储器件，则可以减小单元区与***电路区之间的水平差。此外，因为可以与寄存器一起形成单元区的存储器单元，所以可以降低生产成本。
图4A至图4C是示出根据本发明的一个实施例的电容器结构或寄存器结构的布局图。
如图4A所示，根据本发明的一个实施例的电容器结构A（或寄存器结构B）可以包括层叠在衬底20或30（见图2和图3）之上的电极层E1~E4（或寄存器层R1~R4）。
在电容器结构A（或寄存器结构B）的中心区CR中支撑插塞SP被布置成矩阵形式。支撑插塞SP可以采用与设置在单元区中的存储器单元的沟道相同的形式来布置。
在电容器结构A（或寄存器结构B）中的中心区CR中可以设置第一缝隙S1，并且第一缝隙S1可以被形成为在支撑插塞SP之间的线形。此外，在电容器结构A（或寄存器结构B）中的边缘区ER1和ER2中可以设置第二缝隙S2，并且第二缝隙S2可以形成为孔形。在彼此相邻的电容器结构A（或彼此相邻的寄存器结构B）之间可以采用线形设置第三缝隙S3。
可以在电容器结构A中的各个层中将第二缝隙S2形成为孔形（见附图中的虚线）。在各种实施例中，第二缝隙S2可以形成为线形。此外，可以将第二缝隙S2设置在上层和下层中的相反侧面上。可以将第二缝隙S2和第一缝隙S1布置在同一线上。
第一缝隙S1和第三缝隙S3被示为沿同一方向延伸，但是可以延伸为彼此交叉。
另外，可以在电容器结构A（或寄存器结构B）的边缘区ER1和ER2中设置牺牲层SC。根据本发明的一个实施例，可以通过刻蚀暴露到第一至第三缝隙S1~S3的内壁的牺牲层SC并用导电层填充刻蚀的区域，来形成电极层E1~E4（或寄存器层R1~R4）。因而，形成在与缝隙S1~S3间隔开特定间距的区域中的牺牲层SC保留完整，而不被刻蚀。因此，可以在边缘区ER1和ER2的部分中设置牺牲层SC而不是电极层E1~E4（或寄存器层R1~R4）。保留在各个层中的牺牲层SC可以分别大体被电极层E1~E4（或寄存器层R1~R4）包围。
可以在电容器结构A（或寄存器结构B）的边缘区ER1和ER2中设置接触插塞CP。接触插塞CP与分别在每个边缘区ER1和ER2中的电极层E1~E4（或寄存器层R1~R4）耦接。可以在除了形成有牺牲层SC的区域之外的边缘区ER1和ER2中形成接触插塞CP。
如图4B和图4C所示，根据本发明的一个实施例的电容器结构A（或寄存器结构B）可以包括在阶梯式图案化的电容器结构A的层中的多个第二缝隙S21和S22。
一些第二缝隙S21可以形成在上层和下层中的相反侧面上，而其余的第二缝隙S22可以形成在第二缝隙S21之间。此外，一些第二缝隙S21可以与第一缝隙S1布置在同一线上，而其余的第二缝隙S22可以被布置成与第一缝隙S1交叉。在不同实施例中，可以在上层和下层中将第二缝隙S2布置成不同形式，例如锯齿形式。因此，可以通过增加第二缝隙S2的数目来增加电极层E1~E4或寄存器层R1~R4的区域。
图5A至图9B是说明根据本发明的一个实施例的制造半导体器件的方法的截面图。参照图5A至图9B，以制造如下3D非易失性存储器件的方法作为一个实例来展开描述，其中，所述3D非易失性存储器件应用了根据与本说明书的图2和图3相关联的各个实施例的电容器结构和寄存器结构。在图5A至图9B的每个中的“A”示出与单元区相对应的附图，而在图5A至图9B的每个中的“B”示出与***电路区相对应的附图。
如图5A和图5B所示，在限定有单元区和***电路区的衬底（未示出）上形成第一层间绝缘层（未示出）。在第一层间绝缘层上形成第一导电层50。
单元区是将要形成存储器单元的区域，而***电路区是将要形成电容器、寄存器等的区域。此外，单元区可以包括将要形成存储器单元的中心区和将要形成字线的接触焊盘的边缘区，而***电路区可以包括将要形成电容器、寄存器等的中心区和将要形成电极层或寄存器层的接触焊盘的边缘区。
第一导电层50用来形成单元区的管道栅。形成在***电路区中的第一导电层50可以用作晶体管的栅极。
在将第一导电层50图案化之后，可以在刻蚀的区域中形成第一绝缘层51。这个工艺是为了通过用存储块将单元区的第一导电层50分开来形成管道栅。这里，可以根据情况而将***电路区的第一导电层50图案化。
接着，可以通过刻蚀单元区的第一导电层50来形成第一沟槽。用第一牺牲层52来填充第一沟槽。第一牺牲层可以由氮化物层来形成。示出第一沟槽示仅形成在单元区中，但是需要时第一沟槽可以形成在***电路区中。
可以在填充有第一牺牲层52的第一导电层50上额外地形成第一导电层50。在这种情况下，因为单元区的管道栅完全地包围管道沟道，所以可以改善单元电流。
在第一导电层50之上交替地层叠第二牺牲层53和第二绝缘层54。形成在单元区中的第二牺牲层53用来保护将要在随后的工艺中形成字线或选择线的区域，而形成在***电路区中的第二牺牲层53用来保护要形成电容器的电极层或寄存器的寄存器层的区域。此外，形成在单元区中的第二绝缘层54用作用于将层叠的字线和选择线彼此电隔离的层间绝缘层。形成在***电路区中的第二绝缘层54可以用作电介质层或层间绝缘层，所述电介质层每个都设置在电容器的层叠的电极层之间，所述层间绝缘层用于将层叠的寄存器层彼此隔离。
如图6A和图6B所示，可以通过刻蚀第二牺牲层53和第二绝缘层54来形成第二沟槽。第二沟槽可以被布置成矩阵形式。此外，在单元区中，每个第一沟槽与一对第二沟槽耦接。
去除暴露在单元区中所形成的第二沟槽的底部的第一牺牲层52。结果，在单元区中形成多个大体U形的沟槽，每个大体U形的沟槽包括一对第二沟槽和第一沟槽。
在单元区中的大体U形沟槽和***电路区中的第二沟槽的内表面上形成绝缘层55。形成在单元区中的绝缘层55用作存储器单元的电荷阻挡层、电荷陷阱层以及隧道绝缘层。
在绝缘层55上形成半导体层56。形成在单元区中的半导体层56用作存储器单元的沟道CH，而形成在***电路区中的半导体层56用作支撑插塞SP。例如，半导体层56可以由多晶硅层形成。
示出形成在单元区中的大体U形沟槽和形成在***电路区中的第二沟槽的中心部分被半导体层56完全地填充，但是半导体层56的中心部分可以开放，并且可以用额外的绝缘层来填充开放的中心部分。
在附图中，在形成第二沟槽的工艺中被刻蚀的第二牺牲层和第二绝缘层分别由“53A”和“54A”来标记。
如图7A和图7B所示，通过刻蚀第二牺牲层53A和第二绝缘层54A来将边缘区阶梯式地图案化。这个工艺是为了形成层叠在单元区中的字线的接触焊盘和层叠在***电路区中的电极层或寄存器层的接触焊盘。
接着，通过刻蚀第二牺牲层53A和第二绝缘层54A来形成第一至第三缝隙S1~S3。这里，可以同时或分开形成第一至第三缝隙S1~S3。
可以通过刻蚀形成在单元区中的第二牺牲层53A和第二绝缘层54A来形成第三缝隙S3，并且第三缝隙S3被配置成将相邻的存储块彼此分开。此外，可以通过刻蚀形成在***电路区中的第二牺牲层53A和第二绝缘层54A来形成第三缝隙S3，并且第三缝隙S3被配置成将彼此相邻的电容器结构A分开或将彼此相邻的寄存器结构B分开。
形成在单元区中的每个第一缝隙S1形成在存储块的中心区中所形成的沟道CH之间。此外，形成在***电路区中的每个第一缝隙S1形成在支撑插塞SP之间，所述支撑插塞SP设置在电容器结构A或寄存器结构B的中心区中。
尽管在附图中未示出，但是一个或更多个第二缝隙S2还可以形成在***电路区中，并且可以设置在电容器结构A或寄存器结构B的边缘区ER1和ER2中。第二缝隙S2可以被阶梯式地图案化成孔形，并且形成在各个层中。一个或更多个第二缝隙S2可以被布置成交错的形式。
在附图中，刻蚀的第二牺牲层由“53B”来标记，而刻蚀的第二绝缘层由“54B”来标记。
如图8A和图8B所示，刻蚀暴露在第一至第三缝隙S1~S3的内壁的第二牺牲层53B。这里，刻蚀第二牺牲层53B使得设置在单元区和***电路区中的中心区的第二牺牲层53B被完全地去除，但是第二牺牲层53B保留在设置在单元区和***电路区中的边缘区的部分中，例如，边缘区的中心部分。因此，在边缘区中的第二绝缘层54B由其余的第二牺牲层53C来支持。
如图9A和图9B所示，用第二导电层57来填充第二牺牲层53B的刻蚀的区域，然后用第三绝缘层58来填充第一至第三缝隙S1~S3。这里，掩埋在单元区中的第二导电层57用作字线WL和选择线SL。例如，形成在顶部的第二导电层57中的至少一个可以用作选择线SL，而其余的导电层57可以用作字线WL。此外，掩埋在***电路区中的第二导电层57可以用作寄存器层R1~R4或电容器的电极层E1~E4。
另外，单元区的存储块和***电路区的电容器结构A和寄存器结构B具有相同的层叠结构。因此，仅与存储块中所包括的字线相对应的导电层可以用作电极层和寄存器层，或者与字线和选择线相对应的全部导电层可以用作电极层和寄存器层。
尽管在附图中未示出，但是在包括可形成有第二导电层57和第三绝缘层58的结果的整个结构上形成第二层间绝缘层。暴露出字线、电极层或寄存器层的表面的接触孔可以通过刻蚀第二层间绝缘层和第二绝缘层54B来形成。接触插塞可以通过用导电层填充接触孔，而形成在各个接触孔中。形成在单元区中的接触插塞与字线WL的各个接触焊盘耦接，而形成在***电路区中的接触插塞CP与电极层E1~E4或寄存器层R1~R4的各个接触焊盘耦接。线可以形成在接触插塞中，并与形成在单元区中和***电路区中的接触插塞耦接。
根据一个实施例，可以同时形成单元区中的存储器单元和***电路区中的电容器或寄存器。因此，可以减小单元区与***电路区之间的水平差，并且可以简化制造3D非易失性存储器件的工艺。
图10示出根据本发明的一个实施例的存储***的结构。
如图10所示，根据本发明的一个实施例的存储***100可以包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120被配置成包括参照与图2A、2B以及4A至9B相关的各种实施例描述的电容器结构，或参照图3A至9B相关的各种实施例描述的寄存器结构。在各种实施例中，非易失性存储器件120可以是包括多个快闪存储器芯片的多芯片封装。
存储器控制器110被配置成控制非易失性存储器件120，并且可以包括SRAM 111、中央处理单元（CPU）112、主机接口（I/F）113、纠错码（ECC）电路114以及存储器接口（I/F）115。SRAM 111可以用作CPU 112的操作存储器。CPU 112执行用于存储器控制器110的数据交换的整体控制操作。主机I/F 113被配备有对存储***100进行访问的主机的数据交换协议。此外，ECC电路114检测并校正从非易失性存储器件120中读取的数据中的错误。存储器I/F 115执行与非易失性存储器件120的接口。存储器控制器110还可以包括用于储存与主机接口的码数据的ROM。
如上述配置的存储***100可以是结合了非易失性存储器件120和控制器110的存储卡或固态盘（SSD）。例如，如果存储***100是SSD，则存储器控制器110可以经由诸如USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的各种接口协议中的一种与外部（例如，主机）通信。
图11示出根据本发明的一个实施例的计算***的结构。
如图11所示，根据本发明的一个实施例的计算***200可以包括CPU 220、RAM230、用户接口240、调制解调器250以及存储***210，它们全部与***总线260电耦接。如果计算***200是移动设备，则计算***200还可以包括用于供应操作电压给计算***200的电池。计算***200还可以包括应用芯片组，照相机图像处理器（CIS）、移动DRAM等。
存储***210可以包括如参照图10所描述的非易失性存储器件212和存储器控制器211。
此外，可以利用各种形式的封装来安装根据本发明的一个实施例的非易失性存储器件和存储器控制器。例如，利用层叠封装（package on package，PoP）、球栅阵列（ballgrid array，BGA）、芯片级封装（chip scale package，CSP）、塑料引线芯片载体（plasticleaded chip carrier，PLCC）、塑料双列直插式封装（plastic dual in-Kine package，PDIP）、板上芯片（chip on board，COB）、陶瓷双列直插式封装（ceramic dual in-line package，CERDIP）、塑料度量四方扁平封装（plastic metric quad flat pack，P-MQFP）、薄型四方扁平封装（thin quad flatpack，TQFP）、小外型封装（small outline package，SOP）、收缩型小外型封装（shrink small outline package，SSOP）、薄型小外型封装（thin smalloutline package，TSOP）、薄型四方扁平封装（thin quad flatpack，TQFP）、***封装（system in package，SIP）、多芯片封装（multi-chip package，MCP）、晶圆级制造封装（wafer-level fabricated package，WFP）或晶圆级处理层叠封装（wafer-level processedstack package，WSP）来安装非易失性存储器和存储器控制器。
根据这种技术，通过形成包括交替层叠的电极层和电介质层的3D非易失性存储器件的电容器，可以减小单元区与***电路区之间的水平差。此外，通过形成包括交替层叠的电极层和电介质层的3D非易失性存储器件的寄存器，可以减小在单元区与***电路区之间的水平差。

Claims (20)

1.一种半导体器件的电容器，包括：
电容器结构，在所述电容器结构上限定有边缘区和设置在所述边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述电容器结构被配置成包括交替层叠的电极层和电介质层；
牺牲层，所述牺牲层设置在所述电容器结构的所述边缘区中的各个电极层内；以及
支撑插塞，所述支撑插塞形成在所述电容器结构的所述中心区中，并且被配置成穿通所述电极层和所述电介质层。
2.如权利要求1所述的电容器，还包括：
接触插塞，所述接触插塞与在所述边缘区处的所述电极层耦接，其中，所述接触插塞中的至少一个形成在所述电容器结构的每层中；以及
线，所述线与各个接触插塞耦接。
3.如权利要求1所述的电容器，还包括：
第一缝隙，所述第一缝隙形成在所述电容器结构的所述中心区中，并且所述第一缝隙每个都被设置在所述支撑插塞之间；
一个或更多个第二缝隙，所述一个或更多个第二缝隙形成在所述电容器结构的边缘区中；以及
绝缘层，所述绝缘层掩埋在所述第一缝隙和所述一个或更多个第二缝隙中。
4.如权利要求3所述的电容器，其中：
所述第一缝隙每个都具有线形，以及
所述第二缝隙每个都具有孔形。
5.一种半导体器件的寄存器，包括：
寄存器结构，在所述寄存器结构中限定有边缘区和设置在所述边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述寄存器结构被配置成包括交替层叠的寄存器层和层间绝缘层；
牺牲层，所述牺牲层设置在所述寄存器结构的所述边缘区中的各个寄存器层内；以及
支撑插塞，所述支撑插塞形成在所述寄存器结构的所述中心区中，并且被配置成穿通所述寄存器层和所述层间绝缘层。
6.如权利要求5所述的寄存器，还包括：
接触插塞，所述接触插塞与在所述边缘区处的所述寄存器层耦接，其中，所述接触插塞中的至少一个形成在所述电容器结构的每层中；以及
线，所述线被配置成将形成在两个连续的层中的所述接触插塞耦接。
7.如权利要求5所述的寄存器，还包括：
第一缝隙，所述第一缝隙形成在所述寄存器结构的所述中心区中，并且每个第一缝隙被设置在所述支撑插塞之间；
一个或更多个第二缝隙，所述一个或更多个第二缝隙形成在所述寄存器结构的所述边缘区中；以及
绝缘层，所述绝缘层掩埋在所述第一缝隙和所述一个或更多个第二缝隙中。
8.如权利要求7所述的寄存器，其中：
所述第一缝隙每个都具有线形，以及
所述第二缝隙每个都具有孔形。
9.一种存储***，包括：
非易失性存储器件，所述非易失性存储器件被配置成包括电容器，所述电容器包括电容器结构、牺牲层以及支撑插塞，在所述电容器结构上限定有边缘区和在所述边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述电容器结构被配置成包括交替层叠的电极层和电介质层，所述牺牲层设置在所述电容器结构的所述边缘区中的各个电极层内，所述支撑插塞形成在所述电容器结构的所述中心区中，并且被配置成穿通所述电极层和所述电介质层；以及
存储器控制器，所述存储器控制器被配置成控制非易失性存储器件。
10.一种存储***，包括：
非易失性存储器件，所述非易失性存储器件被配置成包括寄存器，所述寄存器包括寄存器结构、牺牲层以及支撑插塞，在所述寄存器结构上限定有边缘区和在所述边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述寄存器结构被配置成包括交替层叠的寄存器层和层间绝缘层，所述牺牲层设置在所述寄存器结构的所述边缘区中的各个寄存器层内，所述支撑插塞形成在所述寄存器结构的所述中心区中，并且被配置成穿通所述寄存器层和所述层间绝缘层；以及
存储器控制器，所述存储器控制器被配置成控制所述非易失性存储器件。
11.一种形成半导体器件的电容器的方法，所述方法包括以下步骤：
形成电容器结构，所述电容器结构上限定有边缘区和在所述边缘区之间的中心区，所述边缘区每个都被阶梯式图案化，并且所述电容器结构被配置成包括交替层叠的牺牲层和电介质层以及位于所述中心区中的支撑插塞；
形成第一缝隙和一个或更多个第二缝隙，所述第一缝隙每个都位于所述中心区的所述支撑插塞之间，所述一个或更多个第二缝隙通过刻蚀所述牺牲层和所述电介质层而位于所述边缘区中；
刻蚀暴露在所述第一缝隙和所述第二缝隙中的所述牺牲层，使得所述中心区的所述牺牲层被完全地去除，而所述边缘区的所述牺牲层部分地保留下来；以及
通过用导电层填充所述牺牲层的刻蚀的区域，来形成用于电容器的电极层。
12.如权利要求11所述的方法，其中，形成所述电容器结构的步骤包括以下步骤：
交替地形成所述牺牲层和所述电介质层；
形成所述支撑插塞，所述支撑插塞被配置成穿通所述牺牲层和所述电介质层，并且位于所述中心区中；以及
通过刻蚀所述牺牲层和所述电介质层来将所述边缘区阶梯式地图案化。
13.如权利要求11所述的方法，还包括以下步骤：
在形成有用于所述电容器的所述电极层的所得结构上形成层间绝缘层；
通过刻蚀所述层间绝缘层，分别在所述电容器结构的所述边缘区中形成暴露出用于所述电容器的所述电极层的接触孔；
通过用导电层填充所述接触孔，在各个接触孔中形成接触插塞，其中，所述接触插塞与在所述边缘区处的所述电极层耦接，并且在所述电容器结构的每层中形成所述接触插塞中的至少一个；以及
形成与各个接触插塞耦接的线。
14.如权利要求11所述的方法，其中：
所述第一缝隙每个都具有线形，以及
所述第二缝隙每个都具有孔形。
15.如权利要求11所述的方法，其中，所述电容器结构位于衬底的***电路区中，并且在形成位于所述衬底的单元区中的存储器单元时形成。
16.一种形成半导体器件的寄存器的方法，所述方法包括以下步骤：
形成寄存器结构，所述寄存器结构被配置成包括交替层叠的牺牲层和层间绝缘层、位于中心区的支撑插塞以及边缘区，所述边缘区每个都被阶梯式图案化；
形成第一缝隙和一个或更多个第二缝隙，所述每个第一缝隙位于所述中心区的所述支撑插塞之间，所述一个或更多个第二缝隙通过刻蚀所述牺牲层和所述层间绝缘层而位于所述边缘区中；
刻蚀在所述第一缝隙和所述第二缝隙中暴露出的所述牺牲层，使得所述中心区的所述牺牲层被完全地去除，而所述边缘区的所述牺牲层则部分地保留下来；以及
通过用导电层填充所述牺牲层的刻蚀的区域来形成寄存器层。
17.如权利要求16所述的方法，其中，形成所述寄存器结构的步骤包括以下步骤：
交替地形成所述牺牲层和所述层间绝缘层；
形成支撑插塞，所述支撑插塞被配置成穿通所述牺牲层和所述层间绝缘层，并且位于所述中心区中；以及
通过刻蚀所述牺牲层和所述层间绝缘层，将所述边缘区阶梯式地图案化。
18.如权利要求16所述的方法，还包括以下步骤：
在形成有所述寄存器层的结果上形成层间绝缘层；
通过刻蚀所述层间绝缘层，在所述寄存器结构的所述边缘区中分别形成暴露出所述寄存器层的接触孔；
通过用导电层填充所述接触孔，在所述各个接触孔中形成接触插塞，其中，所述接触插塞与在所述边缘区处的所述电极层耦接，并且在所述寄存器结构的每层中形成所述接触插塞中的至少一个；以及
形成线，所述线每个都被配置成将所述接触插塞之中的形成在不同层中的两个接触插塞耦接。
19.如权利要求16所述的方法，其中：
所述第一缝隙每个都具有线形，以及
所述第二缝隙每个都具有孔形。
20.如权利要求16所述的方法，其中，所述寄存器结构位于衬底的***电路区中，并且在形成位于所述衬底的单元中的存储器单元时形成。
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