CN103681680A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开了一种半导体器件，所述半导体器件包括：沟槽，所述沟槽形成在衬底中；第一层叠结构，所述第一层叠结构形成在沟槽中，并且包括多个第一材料层和多个第二材料层，所述多个第一材料层和所述多个第二材料层以一个在另一个顶部上的方式交替层叠；以及晶体管，所述晶体管位于衬底上与第一层叠结构的顶表面相对应的高度。

Description

半导体器件及其制造方法
相关申请的交叉引用
本申请要求2012年8月31日向韩国知识产权局提交的申请号为10-2012-0096454的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
各种实施例总体而言涉及一种半导体器件及其制造方法，更具体而言，涉及一种包括层叠结构的半导体器件及其制造方法。
背景技术
非易失性存储器即使在没有电源时也可以保留其中储存的数据。存储器单元以单层制造在硅衬底之上的二维存储器件在增加它们的集成度方面已经达到物理极限。因此，已经提出了存储器单元沿垂直方向层叠在硅衬底之上的三维（3D）非易失性存储器件。
在3D非易失性存储器件中，由于存储器单元层叠在衬底之上，所以形成具有高的高宽比的层叠结构。然而，这种高的高宽比的层叠结构在制造半导体器件的工艺期间可能会向一侧倾斜。另外，当层叠结构形成在某些区域中时，此区域与没有层叠结构的另一区域之间的水平差可能会增加。例如，当层叠的结构形成在单元区中时，单元区与***区之间的水平差可能会增加。增加的水平差可能会导致形成在***区中的接触插塞的高度不希望的增加。结果，可能会增加与制造工艺相关的困难和故障的可能性。
发明内容
本发明的一个实施例涉及一种适合用于防止层叠的结构向一侧倾斜的半导体器件及其制造方法。
根据本发明的一个实施例的半导体器件可以包括形成在沟槽中的第一层叠结构。第一层叠结构可以包括交替层叠的至少一个第一材料层和至少一个第二材料层。半导体器件还包括位于衬底上在与第一层叠结构的顶表面相对应的高度的晶体管。
根据本发明的另一个实施例，一种半导体器件可以包括：沟槽，所述沟槽被形成在单元区的衬底中；第一层叠结构，所述第一层叠结构包括交替层叠在沟槽中的至少一个第一导电层和至少一个第一层间绝缘层，其中，在暴露出所述至少一个第一导电层的第一层叠结构的顶表面上限定有第一接触区；第二层叠结构，所述第二层叠结构包括交替层叠在第一层叠结构之上的至少一个第二导电层和至少一个第二层间绝缘层，其中，沿着暴露出所述至少一个第二导电层的第二层叠结构的台阶侧壁限定有第二接触区；以及半导体柱体，所述半导体柱体延伸穿过第一层叠结构和第二层叠结构。
根据本发明的另一个实施例，一种制造半导体器件的方法可以包括以下步骤：在衬底中形成沟槽；在沟槽中形成第一层叠结构，所述第一层叠结构包括交替层叠的至少一个第一材料层和至少一个第二材料层；以及在衬底上与第一层叠结构的顶表面相对应的高度形成晶体管。
附图说明
图1A至图1C是根据本发明的第一实施例的半导体器件的截面图；
图2A至图2F是说明用于形成根据本发明的第一实施例的半导体器件的工艺流程的截面图；
图3A是根据本发明的第二实施例的半导体器件的结构的立体图；
图3B是根据本发明的第三实施例的半导体器件的结构的立体图；
图4A至图4E是可以集成有根据本发明的第二实施例和第三实施例的半导体器件的单元结构的截面图；
图5A和图5B是根据本发明的第四实施例的半导体器件的结构的立体图；
图6A至图6C是根据本发明的第五实施例的半导体器件的结构的立体图；
图7是示出根据本发明的一个实施例的存储***的配置的框图；以及
图8是示出根据本发明的一个实施例的计算***的配置的框图。
具体实施方式
在下文中，将参照附图来描述本发明的各种实施例。在附图中，为了便于说明，相比于实际的物理厚度和间隔，夸大了部件的厚度和距离。在以下描述中，可以省略已知的相关功能和构成的详细解释，以避免不必要地模糊本发明的主题。相同的附图标记在说明书和附图中表示相似的元件。
应当容易理解的是：本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”不仅意为“直接在某物上”，而是还包括在具有中间特征或中间层的情况下“在某物上”的意思；“在…之上”不仅意为“在某物之上”的意思，还可以包括在没有中间特征或中间层的情况下“在某物之上”（即，直接在某物上）的意思。
图1A至图1C是根据本发明的第一实施例的半导体器件的截面图。
如图1A至图1C所示，根据本发明的第一实施例的半导体器件包括：衬底10，所述衬底10中形成有沟槽T；第一层叠结构ST1，所述第一层叠结构ST1被形成在沟槽T中；以及晶体管Tr，所述晶体管Tr被形成在衬底10上在与第一层叠结构ST1的顶表面相对应的高度。另外，半导体器件还可以包括形成在第一层叠结构ST1上的第二层叠结构ST2。在这种情况下，第一层叠结构ST1和第二层叠结构ST2一起形成单个层叠结构ST。
层叠结构ST位于第一区I中，而晶体管Tr位于第二区II中。例如，第一区I可以是单元区，在单元区中布置有被配置成储存数据的存储器单元，而第二区II可以是***区，在***区中布置有被配置成提供对存储器单元的访问的晶体管。
第一层叠结构ST1包括交替层叠的一个或更多个第一材料层11和一个或更多个第二材料层12。第二层叠结构ST2包括一个或更多个第三材料层13和一个或更多个第四材料层14。第一材料层11和第三材料层13每个可以包括诸如多晶硅层或钨层的导电层、或半导体层。第一材料层11和第三材料层13每个可以被配置为字线、选择线或沟道层。另外，第二材料层12和第四材料层14每个可以包括诸如氧化物层的绝缘层。
第一层叠结构ST1的第一材料层11和第二材料层12交替层叠在沟槽T中。在一个实施例中，第一层叠结构ST1的顶表面与衬底1的表面处在大体相同的高度，并且第一材料层11和第二材料层12每个具有沿着沟槽T的侧壁延伸的横向部分和垂直端部分。在第一层叠结构ST1的顶表面上相应地限定有第一接触区CR1，第一材料层11和第二材料层12沿着所述顶表面暴露出来。
第二层叠结构ST2的侧壁被台阶式地图案化，并且第三材料层13沿着第二层叠结构ST2的台阶式的侧壁暴露出来。因而，沿着第二层叠结构ST2的台阶式的侧壁限定出第二接触区CR2。
可以通过刻蚀衬底10来形成沟槽T。沟槽T可以具有各种形状。例如，可以通过控制包括气体类型、气流、压强、温度的刻蚀条件以及刻蚀工艺来形成各种形状的沟槽T。图1A示出具有90°倾斜角度（θ=90°）的侧壁。图1B和图1C示出沟槽T的侧壁以不同的角度倾斜。如图1B所示，当沟槽T的侧壁的倾斜角度小于90°（θ<90°）时，暴露在第一接触区CR1中的第一材料层11的区域增大。因此，当形成第一接触插塞CT1时可以增加接触余量。可替选地，如图1C中所示，沟槽T的侧壁可以具有大于90°的倾斜角度（θ>90°）。
另外，半导体器件还可以包括：第一接触插塞CT1、第二接触插塞CT2以及第三接触插塞CT3。每个第一接触插塞CT1与第一接触区CR1中的第一材料层11中的相应的一个第一材料层11耦接。每个第二接触插塞CT2与第二接触区CR2中的第三材料层13中的相应的一个第三材料层13耦接。第三接触插塞CT3与晶体管Tr的栅电极耦接。供作参考，尽管在图1A至1C中未示出，但是半导体器件还可以包括与晶体管Tr的结耦接的接触插塞。
根据如上所述的第一实施例，由于第一层叠结构ST1形成在沟槽T中，所以可以减小每个第一接触插塞CT1的高度。按惯例，由于层叠结构ST形成在衬底10之上，所以第三接触插塞CT3要被形成在与层叠结构ST的底表面相对应的第一高度H1。然而，根据第一实施例，晶体管Tr被形成在与第一层叠结构ST1的顶表面相对应的高度，即，晶体管Tr形成在衬底10的表面上，使得第三接触插塞CT3的高度H3可以减小。因此，可以减小与形成第三接触插塞CT3的接触孔刻蚀工艺相关的难度。
另外，由于第一层叠结构ST1被形成在沟槽T中，所以可以防止层叠结构ST向一侧倾斜。具体地，因为层叠结构ST的一部分被形成在衬底10的沟槽T的内部，所以层叠结构ST由衬底10来支撑，因而不向一侧倾斜。换言之，根据第一实施例，可以防止层叠结构ST的倾斜，而不减小层叠结构ST的实际高度。
另外，可以减小每个第一接触插塞CT1的高度。按惯例，由于整个层叠结构ST形成在衬底10之上，所以第一接触插塞CT1具有第一高度H1，即最大高度。然而，根据第一实施例，由于第一接触区CR1被限定在第一层叠结构ST1的顶表面上，所以第一接触插塞CT1可以具有第二高度H2。因此，可以减小与用于形成第一接触插塞CT1的接触孔刻蚀工艺相关的困难。
图2A至图2F是说明一种制造根据本发明的第一实施例的半导体器件的方法的工艺流程的截面图。
如图2A中所示，刻蚀衬底20以在第一区I中形成沟槽T。沟槽T可以具有诸如矩形、梯形以及倒梯形截面的各种截面。
在形成有沟槽T的衬底20的整个表面上交替地形成一个或更多个第一材料层21以及一个或更多个第二材料层22。第一材料层21和第二材料层22沿着沟槽T的侧壁和底表面延伸以及延伸在衬底20的顶表面上。
每个第一材料层21可以被配置为字线、选择线或沟道层。第二材料层22可以将第一材料层21彼此分开。第一材料层21和第二材料层22每个可以由具有高刻蚀选择性的材料形成。
例如，第一材料层21可以包括诸如多晶硅层的导电层，而第二材料层22可以包括诸如氧化物层的绝缘层。在另一个实例中，第一材料层21可以包括诸如掺杂的多晶硅层或掺杂的非晶硅层的导电层，而第二材料层22可以包括诸如未掺杂的多晶硅层或未掺杂的非晶硅层的牺牲层。在另一个实例中，第一材料层21可以包括诸如氮化物层的牺牲层，而第二材料层22可以包括诸如氧化物层的绝缘层。可替选地，第一材料层21可以包括半导体层，而第二材料层22可以包括诸如氧化物层的绝缘层。
在本实施例中，将参照第一材料层21包括牺牲层而第二材料层22包括绝缘层的实例来提供描述。
在交替层叠的第一材料层21和第二材料层22之上形成刻蚀停止层23。在刻蚀停止层23上形成牺牲层24。刻蚀停止层23可以包括氮化物层，而牺牲层24可以包括诸如氧化物层的绝缘层。另外，牺牲层24被形成为具有充足的厚度，使得由沟槽形成的中间所得结构的台阶式的表面被平坦化。
如图2B所示，执行平坦化工艺直到暴露出衬底20的顶表面。例如，可以通过利用化学机械抛光（CMP）来执行平坦化工艺。结果，第一层叠结构ST1位于衬底20中，而层叠结构ST1的顶表面与衬底20的顶表面大***于相同的高度。第一接触区CR1被限定在第一材料层21和第二材料层22向上垂直延伸的第一层叠结构ST1的顶表面上。例如，第一接触区CR1可以限定在第一层叠结构ST1的一侧或两侧。
随后，在形成有第一层叠结构ST1的衬底20之上交替层叠一个或更多个第三材料层25以及一个或更多个第四材料层26。第三材料层25可以包括大体与第一材料层21相同的材料。另外，第四材料层26可以包括大体与第二材料层22相同的材料。
如图2C所示，刻蚀第一至第四材料层21、22、25以及26以形成孔H。可以在孔H中形成柱体27。每个柱体27可以是垂直沟道层或垂直电极层。例如，垂直沟道层可以包括半导体层，而垂直电极层可以包括导电层。供作参考，尽管在图2C中未示出，在形成柱体27之前，还可以沿着每个孔H的内壁形成具有绝缘属性和/或电荷储存能力的材料的一个或更多个层。
将第三材料层25和第四材料层26台阶式地图案化以形成第二层叠结构ST2。第二接触区CR2沿着第二层叠结构ST2的台阶式的侧壁延伸。第二接触区CR2可以沿着第二层叠结构ST2的一个或两个侧壁延伸。
例如，可以通过执行减薄工艺来将第二层叠结构ST2台阶式地图案化。在图2B中的第三材料层25和第四材料层26之上形成掩模图案（未示出）之后，执行初步刻蚀工艺，使得通过利用掩模图案作为刻蚀阻挡层来刻蚀第一对第三材料层25和第四材料层26。在减小掩模图案的尺寸之后，执行二次刻蚀工艺，使得利用减小的掩模图案来刻蚀第二对第三材料层25和第四材料层26。同时，在初步刻蚀工艺期间已经刻蚀的第一对第三材料层25和第四材料层26也被刻蚀。通过重复如上所述的减小掩模图案的尺寸并执行二次刻蚀工艺的工艺，来形成具有台阶式的侧壁的第二层叠结构ST2。
以这种方式，层叠结构ST被形成为具有形成在衬底20中的第一层叠结构ST1和形成在第一层叠结构ST1之上的第二层叠结构ST2。
供作参考，已经参照在形成柱体27之后执行减薄工艺的情况进行了描述。然而，可以在执行减薄工艺之后形成柱体27。可替选地，可以省略形成柱体27的工艺。
如图2D所示，在衬底20的第二区II中形成晶体管。例如，在衬底20的第二区II中形成栅绝缘层28之后，可以在栅绝缘层28上形成导电层。随后，可以刻蚀导电层以形成栅电极29。用于形成晶体管的其它元件（诸如在MOS晶体管的情况下的源极区和漏极区）的工艺步骤在本技术领域中是已知的，因而将不描述。
在具有晶体管的所得结构之上形成绝缘层30。绝缘层30具有充足的厚度以完全覆盖层叠结构ST。例如，绝缘层30可以包括由高密度等离子体（High Density Plasma，HDP）工艺形成的氧化物层。
如图2E所示，用第一导电层31来替换第一材料层21和第三材料层25。例如，可以刻蚀绝缘层30和第一至第四材料层21、22、25以及26，以形成一个或更多个缝隙（未示出）。缝隙可以足够深以暴露出第一材料层21和第三材料层25。随后，可以刻蚀经由缝隙暴露出的第一材料层21和第三材料层25以形成第一凹陷区。然后可以在第一凹陷区中形成第一导电层31。随后，可以在缝隙中形成绝缘层（未示出），这里，可以通过控制沉积方法和绝缘层的厚度而在缝隙中形成气隙。
在可替选的实施例中，可以用第一半导体层来替换第一材料层21和第三材料层25。
如图2F中所示，可以刻蚀绝缘层30以形成暴露出第一导电层31和晶体管的栅电极29的接触孔。在接触孔中形成第二导电层32，由此形成接触插塞。例如，接触插塞可以包括：第一接触插塞，所述第一接触插塞与第一层叠结构ST1的第一导电层31耦接；第二接触插塞，所述第二接触插塞与第二层叠结构ST2的第一导电层31耦接；以及第三接触插塞，所述第三接触插塞与晶体管的栅电极29耦接。
在形成有接触插塞32的绝缘层30上形成第三导电层33之后，将第三导电层33图案化以形成导线。导线可以是位线、选择线或金属互连。
另外，可以根据第一至第四材料层21、22、25以及26的材料，对上述制造工艺（尤其是形成缝隙之后的工艺）进行各种改变。
例如，当第一材料层21和第三材料层25包括导电层，而第二材料层22和第四材料层26包括层间绝缘层时，可以在形成缝隙之后将经由缝隙暴露出的第一材料层21和第三材料层25硅化。随后，可以在缝隙中形成绝缘层。
在另一个实例中，当第一材料层21和第三材料层25包括导电层，而第二材料层22和第四材料层26包括牺牲层时，可以去除经由缝隙暴露出的第二材料层22和第四材料层26以形成第二凹陷区。随后，可以将经由缝隙暴露出的第一材料层21和第三材料层25硅化，并且可以在第二凹陷区和缝隙中形成绝缘层。
图3A是根据本发明的第二实施例的半导体器件的结构的立体图。
如图3A所示，根据第二实施例的半导体器件包括形成在单元区CELL中的层叠结构ST、延伸穿过层叠结构ST的垂直沟道层CH以及形成在***区PERI中的晶体管Tr。
层叠结构ST包括形成在衬底40中的第一层叠结构ST1和形成在第一层叠结构ST1之上的第二层叠结构ST2。另外，第一层叠结构ST1可以包括交替层叠的一个或更多个第一导电层41和一个或更多个第一层间绝缘层42。第二层叠结构ST2包括交替层叠的一个或更多个第二导电层43和一个或更多个第二层间绝缘层44。
最下面的第一导电层41可以是下选择栅，最上面的第二导电层43可以是上选择栅，而其它的第一导电层41和第二导电层43可以是字线。根据这种结构，每个存储串可以包括至少一个下选择晶体管、多个存储器单元以及至少一个上选择晶体管。半导体器件包括沿着垂直方向延伸的多个这种存储串，每个存储串与垂直沟道层CH中的一个相关。
垂直沟道层CH延伸穿过层叠结构ST，并且可以沿着第一方向I-I’和与第一方向I-I’垂直的第二方向II-II’布置，如图3A所示。每个垂直沟道层CH可以包括硅材料，并且可以形成用于与沟道层CH相关的选择晶体管和存储器单元的沟道区。再如图3A中所示，绝缘填充的浅沟槽延伸在每对垂直沟道层CH之间，并且垂直穿通最上面的第二层间绝缘层44和最上面的第二导电层43。这些浅沟槽用来将与相邻的存储串相关的最上面的选择晶体管隔离。
另外，半导体器件还可以包括第一接触插塞CT1、第二接触插塞CT2以及第三接触插塞CT3。每个第一接触插塞CT1与第一导电层41中的相应的一个第一导电层41耦接。每个第二接触插塞CT2与第二导电层43中的相应的一个第二导电层43耦接。第三接触插塞CT3与晶体管Tr的栅电极耦接。另外，半导体器件还可以包括导线L，所述导线L分别与第一至第三接触插塞CT1至CT3耦接。
根据第二实施例的半导体器件可以根据上面参照图2A至图2F描述的制造方法来制造。
图3B是根据本发明的第三实施例的半导体器件的结构的立体图。
如图3B中所示，根据第三实施例的半导体器件包括形成在单元区CELL中的层叠结构ST、U形沟道层CH以及形成在***区PERI中的晶体管Tr。
层叠结构ST包括形成在衬底40中的第一层叠结构ST1和形成在第一层叠结构ST1之上的第二层叠结构ST2。另外，第一层叠结构ST1包括交替层叠的一个或更多个第一导电层41和一个或更多个第一层间绝缘层42。第二层叠结构ST2包括交替层叠的一个或更多个第二导电层43和一个或更多个第二层间绝缘层44。
每个沟道层CH包括延伸穿过层叠结构ST的至少一对垂直沟道层，和耦接相邻的垂直沟道层的横向延伸的管道沟道层。另外，沟道层CH延伸穿过层叠结构ST，并且可以沿着第一方向I-I’和与第一方向I-I’垂直的第二方向II-II’布置，如图3B所示。
最下面的第一导电层41可以是包围管道沟道层的管道栅。最上面的第二导电层43可以是漏极选择栅或源极选择栅。其它的第一导电层41和第二导电层43可以是字线。最下面的第一导电层41可以具有比其它的第一导电层41和第二导电层43大的厚度，使得最下面的第一导电层41可以完全包围管道沟道层，即管道沟道层的顶部、底部以及横向延伸侧。如图3B所示，在每个U形沟道层CH的垂直支路之间形成绝缘填充的沟槽。这些绝缘填充的沟槽垂直延伸穿过第一层间绝缘层42和第二层间绝缘层44以及第一导电层41和第二导电层43，并且在到达最下面的第一导电层41之前终止。根据这种结构，每个存储串包括至少一个漏极选择晶体管、多个存储器单元以及至少一个源极选择晶体管。因而，半导体器件包括多个U形存储串。
另外，半导体器件还可以包括第一接触插塞CT1、第二接触插塞CT2以及第三接触插塞CT3。每个第一接触插塞CT1与第一导电层41中的对应的一个第一导电层41耦接。每个第二接触插塞CT2与第二导电层43中的相应的一个第二导电层43耦接。第三接触插塞CT3与晶体管Tr的栅电极耦接。另外，半导体器件还可以包括导线L，所述导线L分别与第一至第三接触插塞CT1至CT3耦接。
根据第三实施例的半导体器件可以通过应用上面参照图2A至图2F描述的制造方法来制造。
首先，刻蚀衬底40以形成第一沟槽T。在形成有沟槽的衬底40的整个表面上形成最下面的第二材料层42和最下面的第一材料层41。在刻蚀最下面的第一材料层41以形成第二沟槽之后，用牺牲层（未示出）来填充第二沟槽。采用与以上结合图2A至图2C描述的工艺大体相同的方式，来交替地形成随后的第一材料层41和第二材料层42。接着，形成垂直沟道孔使得沟道孔到达第二沟槽。更具体地，垂直沟道孔延伸穿过第一材料层41和第二材料层42，并且到达第二沟槽，使得在第二沟槽中的牺牲层暴露出来。去除在第二沟槽中暴露出的牺牲层，然后在第二沟槽和垂直沟道孔中形成沟道层CH。用于形成晶体管Tr的工艺大体与上面结合图2D和图2E描述的工艺相同。
图4A至图4E是可以集成有根据本发明的第二实施例和第三实施例的半导体器件的各种单元结构的截面图。
如图4A中所示，存储器单元MC包括：垂直沟道层CH、包围垂直沟道层CH的隧道绝缘层45、包围隧道绝缘层45的电荷储存层46以及包围电荷储存层46的电荷阻挡层47。电荷储存层46可以包括可储存和放出电荷的多晶硅层、可以捕获和放出电荷的氮化物层、和/或纳米点。
简要地描述一种制造图4A中的存储器单元MC的方法。首先，刻蚀第一至第四材料层21、22、25以及26以形成孔H。沿着孔H的内表面形成电荷阻挡层47、电荷储存层46以及隧道绝缘层45。刻蚀沿着孔H的底部的电荷阻挡层47、电荷储存层46以及隧道绝缘层45，使得沿着孔H的底部暴露出衬底40。随后，在孔H中形成垂直沟道层CH。
在可替选的实施例中，可以在从孔H的底部去除层45、46以及47之前，在隧道绝缘层45的垂直延伸部分上额外地形成保护层（未示出）。保护层可以在沿着孔H的底部的电荷阻挡层47、电荷储存层46以及隧道绝缘层45被刻蚀时，防止隧道绝缘层45被破坏。图4A说明孔H被垂直沟道层CH完全填充。然而，垂直沟道层CH可以具有中心部分开放的管形状。在这种情况下，开放的中心部分可以用绝缘层填充。在具有U形沟道层CH的实施例（图3B）中，在垂直沟道孔和管道沟道孔中形成沟道层CH之前，沿着垂直沟道孔和横向管道孔的内表面形成的电荷阻挡层47、电荷储存层46以及隧道绝缘层45可以保留完整。
如图4B所示，存储器单元MC包括：垂直沟道层CH、包围垂直沟道层CH的隧道绝缘层45、包围隧道绝缘层45的电荷储存层46、以及电荷阻挡层47。电荷阻挡层47***在电荷储存层46与字线WL之间，并且包围字线WL的顶表面和底表面。
简要地描述一种制造图4B中的存储器单元MC的方法。在刻蚀第一至第四材料层21、22、25以及26以形成孔H之后，沿着孔H的内表面形成电荷储存层46和隧道绝缘层45。随后，在隧道绝缘层45上形成垂直沟道层CH。刻蚀第一至第四材料层21、22、25以及26以形成至少一个缝隙。刻蚀经由缝隙暴露出的第一材料层21和第三材料层25以形成第一凹陷区。随后，沿着第一凹陷区的内表面形成电荷阻挡层47，并且通过在形成有电荷阻挡层47的第一凹陷区中填充导电层而在第一凹陷区中形成字线WL。
在可替选的实施例中，在形成垂直沟道层CH之前，可以沿着孔H的内表面形成第一电荷阻挡层（未示出）、电荷储存层46以及隧道绝缘层45，并且可以在形成字线WL之前沿着第一凹陷区的内表面形成第二电荷阻挡层47。在这种情况下，可以在形成第二电荷阻挡层47之前去除经由第一凹陷区暴露出的第一电荷阻挡层。
如图4C所示，存储器单元MC包括：垂直沟道层CH、间断地包围垂直沟道层CH的隧道绝缘层45、间断地包围隧道绝缘层45的电荷储存层46、以及间断地包围电荷储存层46的电荷阻挡层47。这里，隧道绝缘层45、电荷储存层46以及电荷阻挡层47***在垂直沟道层CH与字线WL之间。结果，层叠的存储器单元MC的电荷储存层46彼此物理分开，由此防止存储器单元MC之间的电荷移动。
简要地描述一种制造图4C中的存储器单元MC的方法。刻蚀第一至第四材料层21、22、25以及26以形成孔H。沿着孔H的内表面形成电荷阻挡层47、电荷储存层46以及隧道绝缘层45。随后，刻蚀沿着孔H的底部的电荷阻挡层47、电荷储存层46以及隧道绝缘层46，以在孔H的底表面上暴露出衬底40。然后在孔H中形成垂直沟道层CH。刻蚀第一至第四材料层21、22、25以及26以形成至少一个缝隙。刻蚀经由缝隙暴露出的第二材料层22和第四材料层26以形成第二凹陷区。随后，刻蚀经由第二凹陷区暴露出的电荷阻挡层47、电荷储存层46以及隧道绝缘层45，并且在第二凹陷区中形成绝缘层。
如图4D中所示，存储器单元MC包括：垂直沟道层CH、包围垂直沟道层CH的隧道绝缘层45、电荷储存层46以及电荷阻挡层47。电荷储存层46间断地包围隧道绝缘层45并且***在隧道绝缘层45与字线WL之间。电荷阻挡层47***在电荷储存层46与字线WL之间并且包围字线WL的顶表面和底表面。因此，层叠的存储器单元MC的电荷储存层46彼此物理分开，由此防止存储器单元MC之间的电荷的移动。
简要地描述一种制造图4D中的存储器单元MC的方法。刻蚀第一至第四材料层21、22、25以及26以形成孔H。刻蚀沿着孔H的内表面暴露出的第一材料层21和第三材料层25以形成第三凹陷区。在第三凹陷区中形成电荷储存层46。在沿着孔H的内表面形成隧道绝缘层45之后，形成垂直沟道层CH。刻蚀第一至第四材料层21、22、25以及26以形成缝隙，并且刻蚀经由缝隙暴露出的第一材料层21和第三材料层25以形成第二凹陷区。沿着第二凹陷区的内表面形成电荷阻挡层47。在第二凹陷区中形成字线WL。结果，层叠的存储器单元MC的电荷储存层46彼此物理分开，由此防止存储器单元MC之间的电荷移动。
如图4E中所示，存储器单元MC包括：垂直沟道层CH、包围垂直沟道层CH的隧道绝缘层45、电荷储存层46以及电荷阻挡层47。电荷储存层46间断地包围隧道绝缘层45并且***在隧道绝缘层45与字线WL之间。电荷阻挡层47包围电荷储存层46和隧道绝缘层45。因此，层叠的存储器单元MC的电荷储存层46彼此物理分开，由此防止存储器单元MC之间的电荷移动。
简要地描述一种制造图4E中的存储器单元MC的方法。刻蚀第一至第四材料层21、22、25以及26以形成孔H。刻蚀沿着孔H的内表面暴露出的第一材料层21和第三材料层25以形成第三凹陷区。随后，沿着孔H和第三凹陷区的内表面形成电荷阻挡层47。在电荷阻挡层47之上的第三凹陷区中形成电荷储存层46。在沿着孔H的内表面形成隧道绝缘层45之后，形成垂直沟道层CH。因此，层叠的存储器单元MC的电荷储存层46彼此物理分开，由此防止存储器单元MC之间的电荷移动。
图5A和图5B是根据本发明的第四实施例的半导体器件的结构的立体图。
如图5A和图5B所示，根据第四实施例的半导体器件包括：层叠结构ST’、围绕层叠结构ST’而延伸的一个或更多个导线、以及晶体管Tr。层叠结构ST’位于单元区CELL中，并且具有在第一方向I-I’上延伸的线形状。导线围绕层叠结构ST’的侧面并且在与层叠结构ST’交叉的第二方向II-II’上延伸。晶体管Tr形成在***区PERI中。
每个层叠结构ST’包括第一层叠结构ST1’和第二层叠结构ST2’，所述第一层叠结构ST1’形成在延伸到衬底50内的沟槽T中，所述第二层叠结构ST2’形成在第一层叠结构ST1’之上。第一层叠结构ST1’包括交替层叠的一个或更多个第一沟道层51和一个或更多个第一层间绝缘层52。第二层叠结构ST2’包括交替层叠的一个或更多个第二沟道层53和一个或更多个第二层间绝缘层54。
围绕层叠结构ST’而延伸的导线包括：源极线SL、至少一个源极选择线SSL以及多个字线WL。包括具有绝缘属性和电荷储存能力（未示出）的材料的一个或更多个层的存储层***在每个源极选择线SSL和字线WL与层叠结构ST’之间，同时源极线SL与第一沟道层51和第二沟道层53直接接触。在一个实施例中，每个存储层包括：电荷阻挡层、电荷储存层以及隧道绝缘层。
半导体器件还可以包括：第一接触插塞CT1，所述第一接触插塞CT1每个与第一沟道层51中的相应的一个第一沟道层51耦接；第二接触插塞CT2，所述第二接触插塞CT2每个与第二沟道层53中的相应的一个第二沟道层53耦接；以及第三接触插塞CT3，所述第三接触插塞CT3与晶体管Tr的栅电极耦接。
另外，半导体器件还可以包括：漏极选择线DSL，所述漏极选择线DSL分别与第一接触插塞CT1和第二接触插塞CT2耦接；以及导线L，所述导线L与第三接触插塞CT3耦接。因此，漏极选择晶体管DST位于漏极选择线DSL与第一接触插塞CT1和第二接触插塞CT2之间的交叉处。这里，由漏极选择线DSL包围的第一接触插塞CT1和第二接触插塞CT2可以是漏极选择晶体管DST的沟道层。另外，每个漏极选择晶体管DST包括包围沟道层的栅绝缘层GI，并且具有沟道层的整个表面被栅电极包围的全围栅结构（gate all-around structure，GAA）。
根据这种结构，每个存储串包括：下选择晶体管、多个存储器单元以及至少一个上选择晶体管。因而层叠了沿着水平方向布置的多个存储串。
简要地描述一种制造根据第四实施例的半导体器件的方法。如上面参照图2A至图2C所描述的，形成具有第一层叠结构ST1’和第二层叠结构ST2’的层叠结构ST’。第一材料层51和第三材料层53包括诸如多晶硅层的半导体层，而第二材料层52和第四材料层54包括诸如氧化物层的绝缘层。
将第一至第四材料层51至54刻蚀并且线型地图案化。在具有线形状的层叠结构ST’的整个表面上形成存储层（未示出）。每个存储层可以包括：隧道绝缘层、电荷储存层以及电荷阻挡层。
在存储层上形成第一导电层之后，将第一导电层和存储层图案化并且刻蚀，使得形成沿着II-II’方向、在与层叠结构ST’交叉的方向上延伸的导线，并且将存储层***在导线与层叠结构ST’之间。
在***区PERI中形成晶体管Tr之后，在整个所得结构之上形成绝缘层（未示出）。随后，形成分别与第一沟道层51和第二沟道层53以及晶体管Tr的栅电极耦接的第一至第三接触插塞CT1至CT3。例如，可以在绝缘层上形成漏极选择线DSL，然后可以刻蚀漏极选择线DSL和绝缘层以形成暴露出第一沟道层51和第二沟道层53的接触孔。接着，可以在接触孔中形成第二导电层，以形成第一接触插塞CT1和第二接触插塞CT2。可以刻蚀绝缘层以形成暴露出晶体管Tr的栅电极的接触孔，然后在接触孔中形成第二导电层以形成第三接触插塞CT3。随后，形成与第三接触插塞CT3耦接的（导电）线L。
图6A至图6C是根据第五实施例的半导体器件的结构的立体图。
如图6A和图6B中所示，根据第五实施例的半导体器件包括形成在单元区CELL中的第三层叠结构ST3和第四层叠结构ST4、垂直电极层V_E、以及形成在***区PERI中的晶体管Tr。
第三层叠结构ST3和第四层叠结构ST4每个包括：形成在延伸到衬底SUB内的沟槽T中的第一层叠结构ST1以及形成在第一层叠结构ST1之上的第二层叠结构ST2。第一层叠结构ST1包括一个或更多个第一导电层61和一个或更多个第一层间绝缘层62。第二层叠结构ST2包括一个或更多个第二导电层63和一个或更多个第二层间绝缘层64。另外，在第三层叠结构ST3与第四层叠结构ST4之间，在第一方向I-I’和与第一方向I-I’垂直的第二方向II-II’上布置有垂直电极层V_E。
第三层叠结构ST3和第四层叠结构ST4是指形结构。另外，第三层叠结构ST3和第四层叠结构ST4每个包括第一线图案LP1和第二线图案LP2。第一线图案LP1在第一方向I-I’上延伸。第二线图案LP2将第一线图案耦接，并且沿着第二方向II-II’延伸。另外，第三层叠结构ST3的第一线图案LP1和第四层叠结构ST4的第一线图案LP1交替地布置。另外，垂直电极层V_E位于交替层叠的第三层叠结构ST3的第一线图案LP1和第四层叠结构ST4的第一线图案LP1之间。
第三层叠结构ST3和第四层叠结构ST4还可以包括包围垂直电极层V_E的存储层M。存储层M可以由可变电阻材料形成。例如，可变电阻材料可以包括基于钙钛矿的材料、基于硫族化物的材料、缺氧的金属氧化物、或金属硫化物。基于钙钛矿的材料可以包括SrTiO（STO）或PrCaMnO（PCMO）。基于硫族化物的材料可以包括GeSbTe（GST）、GeSe、CuS或AgGe。过渡金属氧化物可以包括NiO、TiO2、HfO、Nb2O5、ZnO、ZrO2、WO3、CoO或MnO2。金属硫化物可以包括Cu2S、CdS或ZnS。
半导体器件还可以包括：第一接触插塞CT1，所述第一接触插塞CT1每个与第一导电层61中的相应的一个第一导电层61耦接；第二接触插塞CT2，所述第二接触插塞CT2每个与第二导电层63中的相应的一个第二导电层63耦接；以及第三接触插塞CT3，所述第三接触插塞CT3与晶体管Tr的栅电极耦接。另外，半导体器件还可以包括导线L，所述导线L分别与第一至第三接触插塞CT1至CT3耦接。
如图6C所示，每个存储器单元MC包括：垂直电极V_E；第一字线WL1和第二字线WL2，所述第一字线WL1和第二字线WL2沿着与垂直电极V_E交叉的方向延伸；以及存储层M，所述存储层M***垂直电极V_E与字线WL1和WL2之间。垂直电极V_E位于第一字线WL1与第二字线WL2之间。另外，第一字线WL1可以是包括在第三层叠结构ST3中的第一导电层61或第三导电层63，而第二字线WL2可以是包括在第四层叠结构ST4中的第一导电层61或第三导电层63。根据半导体器件的上述结构，可以通过选择在同一层上的第一字线WL1和第二字线WL2中的一个并且选择垂直电极V_E，来访问期望的存储器单元。另外，半导体器件包括沿着垂直电极V_E层叠的多个存储器单元。
以下描述一种制造根据第五实施例的半导体器件的方法。
采用与之前的实施例中描述的方式来交替地形成导电层和层间绝缘层，并且随后刻蚀导电层和层间绝缘层以形成一个或更多个沟槽T。在沟槽T中形成存储层M之后，刻蚀存储层M以形成一个或更多个电极孔H。随后，用导电层来填充电极孔H以形成垂直电极层V_E。刻蚀交替层叠的导电层和层间绝缘层，以形成指形的第三层叠结构ST3和第四层叠结构ST4。
图7是示出根据本发明的一个实施例的存储***的配置的框图。
如图7所示，根据本发明的一个实施例的存储***100包括非易失性存储器件120和存储器控制器110。
非易失性存储器件120具有如以上在第一至第五实施例中描述的层叠结构。另外，非易失性存储器件120可以是由多个快闪存储器芯片组成的多芯片封装。
存储器控制器110被配置成控制非易失性存储器件120。存储器控制器110可以包括SRAM111、CPU112、主机接口113、ECC114以及存储器接口115。SRAM111起CPU112的工作存储器的作用。CPU112执行用于存储器控制器110的数据交换的一般控制操作。主机接口113包括与存储***100耦接的主机的数据交换协议。另外，ECC114可以检测并纠正包括在从非易失性存储器件120中读取的数据中的错误。存储器接口115是与非易失性存储器件120的接口。存储器控制器110还可以包括储存与主机接口的码数据的ROM。
具有上述配置的存储***100可以是结合存储器件120和存储器控制器110的固态盘（SSD）或存储卡。例如，当存储***100是SSD时，存储器控制器110可以经由包括USB、MMC、PCI-E、SATA、PATA、SCSI、ESDI以及IDE的接口协议中的一种与外部（例如，主机）通信。
图8是示出根据本发明的一个实施例的计算***的配置的框图。
如图8所示，根据本发明的一个实施例的计算***200可以包括与***总线260电耦接的CPU220、RAM230、用户接口240、调制解调器250以及存储***210。另外，当计算***200是移动设备时，还可以包括电池以将操作电压供应给计算***200。计算***200还可以包括应用芯片组、照相机图像处理器（CIS）、移动DRAM。
如以上参照图7所述，存储***210可以包括非易失性存储器212和存储器控制器211。
可以通过在形成于衬底中的沟槽中提供层叠结构而防止层叠结构向一侧倾斜。另外，可以通过将晶体管形成在衬底上的与第一层叠结构的顶表面相对应的高度，来减小与晶体管的栅电极耦接的接触插塞的高度。
在本说明书中，已经参照附图描述了各种层叠结构。然而，提供它们是出于说明目的，并且本发明不限制于此。例如，尽管针对不同实施例的附图示出在沟槽的高度之上延伸的层叠结构（由第一层叠结构和第二层叠结构组成），但是在一些实施例中可以将整个层叠结构设置在沟槽内。此外，尽管针对不同实施例的附图示出第一材料层（在沟槽的内部并且经由沟槽向上延伸）在与形成有晶体管Tr的衬底的顶表面大体相等的高度，与接触插塞接触，但是本发明不限制于此。例如，第一材料层可以在形成有晶体管Tr的衬底的顶表面以上或以下的高度，与接触插塞接触。影响选择这些接触的高度的因素包括工艺技术可以承受的单元区与***区之间的水平差的量以及工艺复杂性。因而，可以将本发明应用到具有各种层叠结构的任意半导体器件。
尽管已经参照本发明的示例性实施例具体示出并描述了本发明，但是本领域技术人员可以理解的是，在不脱离本发明的精神和范围的情况下，可以在形式和细节上进行各种变化。

Claims (40)

1.一种半导体器件，包括：
沟槽，所述沟槽被形成在衬底中；
第一层叠结构，所述第一层叠结构被形成在所述沟槽中，并且包括多个第一材料层和多个第二材料层，所述多个第一材料层和所述多个第二材料层以一个在另一个顶部上的方式交替层叠；以及
晶体管，所述晶体管位于所述衬底上与所述第一层叠结构的顶表面相对应的高度。
2.如权利要求1所述的半导体器件，还包括位于所述第一层叠结构之上的第二层叠结构，所述第二层叠结构包括多个第三材料层和多个第四材料层，所述多个第三材料层和所述多个第四材料层以一个在另一个顶部上的方式交替层叠。
3.如权利要求2所述的半导体器件，其中，在暴露出所述多个第一材料层的所述第一层叠结构的顶表面上限定有第一接触区，
所述第二层叠结构具有台阶式的侧壁，并且在暴露出所述多个第三材料层的所述台阶式的侧壁上限定有第二接触区。
4.如权利要求3所述的半导体器件，还包括：
多个第一接触插塞，所述多个第一接触插塞与所述第一接触区中的所述多个第一材料层耦接；以及
多个第二接触插塞，所述多个第二接触插塞与所述第二接触区中的所述多个第三材料层耦接。
5.如权利要求1所述的半导体器件，还包括接触插塞，所述接触插塞与所述晶体管的栅电极耦接，所述晶体管位于与所述第一层叠结构的顶表面相对应的高度，使得所述接触插塞的高度减小。
6.如权利要求1所述的半导体器件，其中，所述第一层叠结构的顶表面与所述衬底的表面处在大体相同的高度。
7.如权利要求1所述的半导体器件，其中，所述第一材料层包括导电层，而所述第二材料层包括层间绝缘层。
8.如权利要求7所述的半导体器件，还包括至少一个垂直沟道层，所述至少一个垂直沟道层延伸穿过所述第一层叠结构。
9.如权利要求8所述的半导体器件，还包括管道沟道层，所述管道沟道层将相邻的垂直沟道层的底部耦接。
10.如权利要求1所述的半导体器件，其中，所述第一材料层包括沟道半导体层，而所述第二材料层包括层间绝缘层。
11.如权利要求10所述的半导体器件，还包括：
至少一个导线，所述至少一个导线在与所述多个第一材料层和所述多个第二材料层延伸的方向垂直的方向上，沿着所述第一层叠结构的侧壁延伸；以及
存储层，所述存储层***在所述至少一个导线与所述第一层叠结构之间。
12.一种半导体器件，包括：
沟槽，所述沟槽形成在单元区中的衬底中；
第一层叠结构，所述第一层叠结构包括多个第一导电层和多个第一层间绝缘层，所述多个第一导电层和所述多个第一层间绝缘层以一个在另一个顶部上的方式交替层叠在所述沟槽中，其中，在暴露出所述多个第一导电层的所述第一层叠结构的顶表面上限定有第一接触区；
第二层叠结构，所述第二层叠结构包括多个第二导电层和多个第二层间绝缘层并且位于第一层叠结构之上，所述多个第二导电层和所述多个第二层间绝缘层以一个在另一个顶部上的方式交替地层叠，其中，沿着暴露出所述多个第二导电层的所述第二层叠结构的台阶式的侧壁限定有第二接触区；以及
半导体柱体，所述半导体柱体延伸穿过所述第一层叠结构和所述第二层叠结构。
13.如权利要求12所述的半导体器件，还包括晶体管，所述晶体管位于所述沟槽的外部的衬底上。
14.如权利要求13所述的半导体器件，还包括：
多个第一接触插塞，所述多个第一接触插塞与所述第一接触区中的所述多个第一导电层的相应第一导电层耦接；
多个第二接触插塞，所述多个第二接触插塞与所述第二接触区中的所述多个第二导电层的相应第二导电层耦接；以及
第三接触插塞，所述第三接触插塞与所述晶体管的栅电极耦接。
15.一种制造半导体器件的方法，所述方法包括以下步骤：
通过刻蚀衬底来形成沟槽；
在所述沟槽中形成第一层叠结构，所述第一层叠结构包括交替层叠的多个第一材料层和多个第二材料层；以及
在所述衬底上与所述第一层叠结构的顶表面相对应的高度形成晶体管。
16.如权利要求15所述的方法，其中，形成所述沟槽的步骤包括：在所述衬底的单元区中形成所述沟槽。
17.如权利要求15所述的方法，其中，形成所述第一层叠结构的步骤包括以下步骤：
在所述衬底的整个表面上交替地形成所述多个第一材料层和第二材料层，所述衬底包括形成在所述衬底中的沟槽；以及执行平坦化工艺直到暴露出所述衬底的表面，其中，所述第一层叠结构包括第一接触区，所述第一接触区被限定在暴露出所述多个第一材料层的所述第一层叠结构的顶表面上。
18.如权利要求15所述的方法，还包括：在所述第一层叠结构之上形成第二层叠结构，所述第二层叠结构包括多个第三材料层和多个第四材料层，所述多个第三材料层和所述多个第四材料层以一个在另一个顶部上的方式交替层叠。
19.如权利要求18所述的方法，其中，形成所述第二层叠结构的步骤包括以下步骤：
在所述衬底和形成在所述衬底中的所述第一层叠结构之上交替地形成所述多个第三材料层和第四材料层；以及
将所述多个第三材料层和第四材料层的侧壁图案化，以便形成台阶式的侧壁，其中，在暴露出所述多个第三材料层的台阶式的侧壁上限定有第二接触区。
20.如权利要求15所述的方法，还包括以下步骤：
在所得结构上形成绝缘层，所述所得结构包括在所述所得结构上形成的晶体管；
在所述绝缘层中形成接触孔，通过所述接触孔暴露出所述多个第一材料层和所述晶体管的栅电极；以及
在所述接触孔中形成接触插塞。
21.如权利要求15所述的方法，还包括：形成延伸穿过所述第一层叠结构的至少一个柱体。
22.如权利要求15所述的方法，其中，所述多个第一材料层每个包括牺牲层，而所述多个第二材料层每个包括层间绝缘层。
23.如权利要求22所述的方法，其中，形成所述第一层叠结构的步骤包括以下步骤：
在所述沟槽中交替地形成所述多个第一材料层和第二材料层；
形成垂直延伸穿过所述多个第一材料层和第二材料层的至少一个沟道孔；
在所述至少一个沟道孔中形成垂直沟道层；
通过刻蚀所述多个第一材料层和第二材料层来形成至少一个缝隙；
通过去除经由所述至少一个缝隙暴露出的所述多个第一材料层来形成多个第一凹陷区；以及
在所述多个第一凹陷区的每个中形成导电层。
24.如权利要求23所述的方法，还包括以下步骤：
在形成所述垂直沟道层之前，沿着所述沟道孔的内表面形成电荷储存层和隧道绝缘层；以及
在形成所述导电层的步骤之前，沿着所述多个第一凹陷区中的每个第一凹陷区的内表面形成电荷阻挡层。
25.如权利要求23所述的方法，还包括以下步骤：
在形成所述垂直沟道层的步骤之前，通过刻蚀经由所述沟道孔暴露出的所述多个第一材料层来形成多个第二凹陷区；
在所述多个第二凹陷区中的每个第二凹陷区中形成电荷储存层；
沿着所述沟道孔的内表面和每个电荷储存层的暴露的表面形成隧道绝缘层；以及
在形成所述导电层的步骤之前，沿着所述多个第一凹陷区中的每个凹陷区的内表面形成电荷阻挡层。
26.如权利要求23所述的方法，还包括以下步骤：
通过刻蚀经由所述沟道孔暴露出的所述多个第一材料层，而在形成所述垂直沟道层之前，来形成多个第二凹陷区；
沿着所述多个第二凹陷区中的每个第二凹陷区的内表面形成电荷阻挡层；
在所述多个第二凹陷区中的每个中形成电荷储存层，所述多个第二凹陷区包括在所述多个第二凹陷区中形成的所述电荷阻挡层；以及
沿着所述沟道孔的内表面和每个电荷储存层的暴露的表面形成隧道绝缘层。
27.如权利要求15所述的方法，其中，所述多个第一材料层每个包括导电层，而所述多个第二材料层每个包括层间绝缘层。
28.如权利要求27所述的方法，其中，形成所述第一层叠结构的步骤包括以下步骤：
在所述沟槽中交替地形成所述多个第一材料层和第二材料层；
形成垂直延伸穿过所述多个第一材料层和第二材料层的至少一个沟道孔；
沿着所述至少一个沟道孔的内表面形成存储层；
在所述至少一个沟道孔中的所述存储层上形成垂直沟道层；
通过刻蚀所述多个第一材料层和第二材料层形成至少一个缝隙；以及
将经由所述至少一个缝隙暴露出的所述多个第一材料层硅化。
29.如权利要求15所述的方法，其中，所述多个第一材料层每个包括导电层，而所述多个第二材料层每个包括牺牲层。
30.如权利要求29所述的方法，其中，形成所述第一层叠结构的步骤包括以下步骤：
在所述沟槽中交替地形成所述多个第一材料层和第二材料层；
形成垂直延伸穿过所述多个第一材料层和第二材料层的至少一个沟道孔；
沿着所述至少一个沟道孔的内表面形成存储层；
在所述至少一个沟道孔中的所述存储层上形成垂直沟道层；
通过刻蚀所述多个第一材料层和第二材料层来形成至少一个缝隙；
通过去除经由所述至少一个缝隙暴露出的所述多个第二材料层来形成多个第三凹陷区；以及
在所述多个第三凹陷区的每个中形成绝缘层。
31.如权利要求30所述的方法，还包括：在形成所述绝缘层之前，刻蚀沿着所述多个第三凹陷区的内表面暴露出的所述存储层。
32.如权利要求15所述的方法，其中，所述多个第一材料层每个包括半导体层，而所述多个第二材料层每个包括绝缘层。
33.如权利要求32所述的方法，其中，形成所述第一层叠结构的步骤包括以下步骤：
在所述沟槽中交替地形成所述多个第一材料层和第二材料层；
通过刻蚀所述多个第一材料层和第二材料层，形成在一个方向上平行延伸的多个第一层叠结构；
沿着每个第一层叠结构的全部暴露出的表面形成存储层；
在所述存储层上形成导电层；以及
通过刻蚀所述导电层和所述存储层，形成沿着每个第一层叠结构的侧壁延伸的多个导线，所述多个导线与每个第一层叠结构之间***有所述存储层，其中，所述多个导线在与所述多个第一材料层和第二材料层延伸的方向垂直的方向上延伸。
34.如权利要求15所述的方法，其中，形成所述第一层叠结构的步骤包括以下步骤：
在所述沟槽中交替地形成所述多个第一材料层和第二材料层；
通过刻蚀所述多个第一材料层和第二材料层来形成至少一个沟槽；
在所述至少一个沟槽中形成存储层；
在所述存储层中形成至少一个电极孔；
在所述至少一个电极孔中形成垂直电极层；以及
通过刻蚀穿通所述多个第一和第二材料层，来形成第三层叠结构和第四层叠结构，其中，所述第三层叠结构和所述第四层叠结构交替地布置。
35.如权利要求13所述的半导体器件，其中，所述晶体管位于与所述第一层叠结构的顶表面相对应的高度。
36.一种半导体器件，包括：
沟槽，所述沟槽形成在衬底中，所述沟槽具有预定的深度；
层叠结构，所述层叠结构部分地延伸到所述沟槽内，并且具有比所述沟槽的预定深度大的高度，所述层叠结构包括多个第一材料层和多个第二材料层，所述多个第一材料层和所述多个第二材料层以一个在另一个顶部上的方式交替地层叠；以及
晶体管，所述晶体管位于所述沟槽的外部的衬底的顶表面上在所述层叠结构的高度的中间的第一高度。
37.如权利要求36所述的半导体器件，其中，所述沟槽内部的所述多个第一材料层的第一子集经由所述沟槽向上延伸，并且在所述层叠结构的高度的中间的第二高度处与多个第一接触插塞的相应第一接触插塞接触。
38.如权利要求37所述的半导体器件，其中，所述第一高度和第二高度大体相等。
39.如权利要求37所述的半导体器件，其中，所述第二高度大体与所述沟槽的预定深度相等。
40.如权利要求37所述的半导体器件，其中，所述层叠结构的在所述沟槽的外部延伸的部分具有台阶式的侧壁，沿着所述台阶式的侧壁所述多个第一材料层的第二子集与多个第二接触插塞中的相应第二接触插塞接触。
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