CN103081422B - 用于判决反馈均衡器的自适应电路和方法 - Google Patents

用于判决反馈均衡器的自适应电路和方法 Download PDF

Info

Publication number
CN103081422B
CN103081422B CN201180042500.6A CN201180042500A CN103081422B CN 103081422 B CN103081422 B CN 103081422B CN 201180042500 A CN201180042500 A CN 201180042500A CN 103081422 B CN103081422 B CN 103081422B
Authority
CN
China
Prior art keywords
circuit
signal
dfe
output signal
error
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201180042500.6A
Other languages
English (en)
Other versions
CN103081422A (zh
Inventor
D·P·C·陈
T·M·特朗
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Altera Corp
Original Assignee
Altera Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Altera Corp filed Critical Altera Corp
Publication of CN103081422A publication Critical patent/CN103081422A/zh
Application granted granted Critical
Publication of CN103081422B publication Critical patent/CN103081422B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
    • H04L25/03019—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception
    • H04L25/03057—Arrangements for removing intersymbol interference operating in the time domain adaptive, i.e. capable of adjustment during data reception with a recursive structure
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03878—Line equalisers; line build-out devices
    • H04L25/03885—Line equalisers; line build-out devices adaptive
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03433—Arrangements for removing intersymbol interference characterised by equaliser structure
    • H04L2025/03439—Fixed structures
    • H04L2025/03445—Time domain
    • H04L2025/03471—Tapped delay lines
    • H04L2025/03484—Tapped delay lines time-recursive
    • H04L2025/0349—Tapped delay lines time-recursive as a feedback filter
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
    • H04L25/03006—Arrangements for removing intersymbol interference
    • H04L2025/03592—Adaptation methods
    • H04L2025/03598—Algorithms
    • H04L2025/03611—Iterative algorithms
    • H04L2025/03636—Algorithms using least mean square [LMS]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Signal Processing (AREA)
  • Dc Digital Transmission (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)

Abstract

判决反馈均衡器(“DFE”)电路将在其各种抽头中使用的系数的确定基于误差信号的当前值的代数符号以及由DFE电路所输出的在先串行数据信号值。该代数符号信息(而不是全部误差信号值)的使用极大地简化了用以确定抽头系数所需要的电路。DFE电路可以是自适应的，即结果是其自动地调整抽头系数用于改变串行数据信号的传输条件。

Description

用于判决反馈均衡器的自适应电路和方法
技术领域
本公开内容涉及电子电路，并且更具体地涉及用于从由电路接收的串行数据信号恢复数据信息的电路。
背景技术
***的组件之间借助所谓的高速串行数据信号的数据通信对于电子***设计者和用户的兴趣和重要性日益增加。该信号可以例如具有大约1吉比特每秒(1Gbps)或更大的数据比特率；并且比这高得多的数据速率现在正在使用中或者至少正在被考虑。(比特是二进制数字，通常具有要么1要么0的值)。
高速串行数据信号的说明性用途是用于从***中的一个集成电路(“IC”)向该***中的另一个IC传递数据。可以例如将这两个IC安装到印刷电路板(“PCB”)上，其中，该PCB上的一个或多个信号轨迹用于进行IC之间的串行数据信号连接。(串行数据信号可以是所谓的单端信号，其仅具有一个信号成分并且因此仅需要一个导体(例如一个PCB电路轨迹)来在IC之间传递该信号；或者串行数据信号可以是所谓的差分信号，其具有两个逻辑上互补的信号成分(一个成分在另一个成分为低时为高，反之亦然)并且因此需要两个导体(例如两个PCB电路轨迹)来在IC之间传递该信号。通常，在这里不管以单端形式还是差分形式传输串行数据信号，并且因此在本公开内容中通常将忽略不同***之间的这种可能的变化。并且，单数术语“串行数据信号”通常将被用作用于单端和差分串行数据信号的通用术语(即使差分串行数据信号实际上包括两个互补的信号成分)。
高速串行数据信号可用于在两个IC之间传递数据的***结构的另一个实例是这样一种结构，在该结构中每个IC处于不同的PCB上并且两个PCB都被安装在所谓的背板(“BP”)电路上。可以经由通过BP上的一个或多个附加的电路轨迹彼此连接的PCB上的电路轨迹来传输串行数据信号。
前文仅仅是可以如何使用高速串行数据信号的一些实例，并且将要认识到存在可以使用这些信号的许多其他环境。
对于高速串行数据信号的许多用途普遍存在的问题在于当它们通过用于传输它们的任意介质进行传播时通常受到清晰度或保真度损失。该保真度损失(还可以使用诸如信号退化、衰减、损失、噪声、符号间干扰(“ISI”)等许多其他术语中的任意一个来特征化它)往往随着信号的数据速率(串行比特率)增加而变成更大的问题。特别地，需要更高的频率来传输更高的串行数据速率；但是高频信号往往被通常用于高速串行数据信号传输的传输介质更严重地退化。因此(再次地)，串行数据信号的数据速率越高，则其通常受到的传输退化就越多。
高速串行数据信号的退化(例如，如上所述从通过传输介质传输信号的IC到接收该信号的另一个IC)增加了接收(接收器“RX”)IC正确地解译接收信号中的数据信息的难度。例如，接收信号中的一些个别比特可能无法获得与阈值电压的足够的或正确的电压差异，其中该阈值电压被RX IC的输入电路用于区分二进制1(例如，所接收的串行数据信号电压高于该阈值电压)和二进制0(例如，所接收的串行数据信号电压低于该阈值电压)。RX IC因此可能不正确地解译该比特的数据值(例如，将发射(“TX”)二进制1错误地解译为二进制0，或者将TX二进制0错误地解译为二进制1)。
为了帮助补偿可能导致或有助于该RX数据解译错误的信号退化，RX IC可以配备任意一个或多个所谓的均衡电路用于所接收的高速串行数据信号的早期阶段或初步处理(例如，在较下游的电路中从该信号恢复数据信息的任意尝试之前)。通常，该均衡电路的目的在于试图补偿或改善高速串行数据信号在其通往RX IC的途中所经受的退化并且因此在从所接收的信号准确地恢复全部数据信息方面改善RX IC的可靠性。例如，一种类型的该均衡器电路是所谓的判决反馈均衡器(“DFE”)电路。
随着高速串行数据信号的串行数据比特率的增加，在DFE电路中所需要的以便该电路保持是用于该信号的有效均衡器的“抽头”的数量趋于增加。每个抽头通常包括用于将各自较早的(以前接收的)数据比特值(例如，在当前比特之前的第k个数据比特值)乘以相应的抽头系数Ck并且将全部结果乘积与用于当前比特的输入信号加性组合的电路。(“加性组合”在这里用作可以包括加、减或其任意组合的通用术语。)如果仅需要少量的抽头，则通过例如试凑法可能不难发现DFE抽头系数值的最佳集合，其中在试凑法中尝试不同系数值的各种组合直到在从所接收的串行数据信号恢复数据信息的过程中由RX IC获得可接受地低的误比特率(“BER”)为止。随着在DFE电路中所需要的抽头的数量的增加(例如，以提供用于具有更高的串行数据比特率的串行数据信号的有效均衡)，该方法变得更难以接受。并且，本文所讨论的通用类型的一些***可能需要所谓的自适应均衡，其中在自适应均衡中DFE抽头系数不时地(或者持续地或连续地)改变以保持DFE电路有效地执行而不管在***性能的其他方面的可能变化，特别是改变由串行数据信号在其通往RX IC的途中所经历的退化的***性能变化。特别是对于需要该自适应均衡的***，希望自动化DFE抽头系数值的确定(计算、重新计算)，并且希望能够有效地执行该自动化的确定(例如，不需要所要求的过多的处理功率和/或处理电路)。
发明内容
根据本公开内容的某些可能的方面，DFE电路可以将抽头系数值的确定基于将该DFE电路的误差信号量化为在任意一个时刻的单比特误差信息。例如，该单比特误差信息可以是误差信号值的代数符号。可以根据以上单比特误差信息处理该DFE电路的输出信号的若干逐渐增多的延迟版本，以提供用于确定抽头系数的基础，其中该抽头系数用于反馈DFE输出信号的每个延迟版本。在任意一个时刻误差信息仅仅是单比特的事实极大地简化了用于确定这些抽头系数所需要的电路。
本公开内容的进一步的特征、其本质和各种优点从附图和下文的详细描述中将变得更加显而易见。
附图说明
图1是根据本公开内容的某些可能的方面可以构造的说明性DFE电路的简化示意性方框图。
图2是根据本公开内容的某些可能的方面的DFE电路的说明性实施方式的简化示意性方框图。
图3是根据本公开内容的某些进一步可能的方面的图2的电路的一部分的说明性实施方式的简化示意性方框图。
图4是示出了在图3的电路的各种操作条件下的该电路中的各种信号的值的表格。
图5是根据本公开内容的某些可能的方面的图2的电路的其他部分的一个代表性部分的说明性实施方式的简化示意性方框图。
图6是根据本公开内容的某些可能的进一步的方面的可以包括在类似图2中所示的电路中的代表性电路的说明性实施方式的简化示意性方框图。
具体实施方式
总体而言，与图1中的DFE电路10类似的DFE电路是能够补偿后标记符号间干扰(“ISI”)和信道反射的非线性均衡器。(“后标记”涉及高速串行数据信号的一个单位间隔(“UI”)中的信号信息的可能的错误产物，其中该产物在信号的一个或多个后续单位间隔期间污染信号或者使信号退化。UI是串行数据信号中的任意一个比特的持续时间。)与图1中的DFE电路10类似的DFE电路检测以前的比特，并且通过基于以前数据从/向当前比特减去/加上加权值来补偿它们在当前比特上的影响。为了成功地消除全部后标记ISI，需要正确地确定不同抽头(延迟电路元件60-1、60-2、60-3等的输出)的加权系数C1、C2、C3等。
更详细地考虑说明性DFE电路10(图1)，经由包括电路10的RX IC的一对输入板、管脚或端子20(以差分形式)接收将要由该RX IC处理的高速串行数据信号。(如以上本公开内容的背景部分中所述，该高速串行数据信号可能已经被包括该RX IC的***中的另一个发射器(“TX”)IC输出。该信号可能已经经由同样作为该***的一部分的通信信道(例如，PCB电路轨迹)被发送到该RX IC。)图1示出了用于接收差分高速串行数据信号的两个输入端20；但是应当理解该信号可以可替换地是仅需要单个输入端20的单端信号。
元件30可以是用于接收并且缓冲(例如，放大和/或调整高速串行数据信号的电压电平)高速串行数据信号以产生所接收信号的进一步的串行版本Vin的输入缓冲器电路。从此刻开始，将假设全部信号是单端信号(但是，再次地，只要需要，差分信号可以用于代替单端信号)。
将信号Vin施加到组合器电路元件40的一个输入端。组合器40还具有多个其他输入即来自定标器电路元件70-1、70-2、70-3等等中的每一个的输出的一个输入。组合器40被示为从其Vin输入减去每个这些其他输入。但是应当理解，组合器40中的该减法仅仅是组合器40可以如何操作的一个实例，并且组合器40可以执行其各种输入的任意所希望的加法和减法，或者其各种输入的加法和减法的任意所希望的组合。例如，在某种程度上，用于由组合器40所执行的操作的这些加法或减法的选择可以依赖于或者受到向组合器40提供信号的元件(如30和70)向那些各种信号所赋予的“符号”或“极性”的影响。通过进一步的详细阐述，可以将具有高于某个阈值的电压电平的信号的符号或极性认为是正的，而将具有低于该阈值的电压电平的信号的符号或极性认为是负的。(如果需要，可以颠倒或反转该惯例)如果向组合器40提供信号的元件一直使该信号反相(即一直改变该信号的符号或极性)，则组合器40可以被构造为加上该输入信号(因为该加法等效于组合器40减去该信号的未反相版本)。应当认识到，这些是公知的代数原理，并且电路10可以被构造为以各种方式遵循并且实现这些以及其他公知的代数原理而不脱离本公开内容的范围和精神。为了简单起见，在至少一些下文的讨论中，有时候将假设组合器40从Vin减去元件70的输出以产生组合器输出信号V。(但是，再次强调，对于组合器40中的减法的该简化参考仅仅是为了避免不必要地复杂化该讨论，并且如果需要，可以改为由组合器40执行加法或者减法与加法的各种组合。)
(如上所示)假设组合器40从信号Vin减去元件70-1、70-2和70-3中的每一个的输出以产生信号V，应当理解，可以用各种各样的方式中的任意一种方式执行该减法(或者任意其他更普遍的代数组合)。例如，可以适当地组合所施加信号的电压(例如，类似电压Vin)。可替换地，可以将每个输入信号的电压转换成对应的(例如成比例的)电流，并且可以适当地组合结果电流。然后可以将该组合所导致的电流转换回对应的(例如成比例的)电压(即电压V)。
从目前为止关于图1的讨论，应当认识到，虽然本文所讨论的高速串行数据信号基本上是数字信号(即，在任意给定时刻，该信号旨在仅具有两个可能的电平或值(例如二进制0或二进制1)中的一个)，但是在电路的某些部分中，必须考虑该信号的模拟方面并且信号处理和电路更像是模拟信号处理和电路。因此(例如)到组合器40的全部输入可以如模拟信号(例如，可以具有遍及可能的电平或值的范围的任意信号电平或值的信号)那样被对待，并且组合器40可以是用于执行其输入信号的模拟组合的模拟电路。(下文进一步讨论的)采样器50将组合器40的“模拟”输出信号转换成更几乎纯净的“数字”或“二进制”信号(即，在任意一个时刻更近乎仅具有两个可能值中的一个值的信号)。该更加几乎纯净的数字信号来到下游CDR电路并且还通过串联延迟电路元件60-1、60-2、60-3等等进行传播。然而，(用于定标器电路元件70-1、70-2、70-3等等中的)抽头系数C1、C2、C3等等可以是模拟值。因此，每个定标器70在该定标器所操作的延迟数字信号上的定标效果可以是产生可以再次被视为模拟的定标器输出信号(因为，虽然其在任意给定时刻可以基本上仅具有两个电平中的一个，但是那两个电平通常从由采样器50输出的至少更近乎全二进制1或全二进制0电平被定标回去)。将定标器70的输出信号认为是模拟的也是更方便的，因为(如已经说明过的)组合器40通常操作在模拟域中(即作为模拟信号组合器)。
将组合器40的输出信号(V)施加到采样器电路50。基本上，采样器50周期性地对信号V进行采样(即以有规律地间隔的时间间隔如每个UI一次并且优选地处于或者接近于每个UI的(时间)中心)。例如，采样器50可以将V的每个连续的采样与参考电压或阈值电压进行比较，并且依赖于如何将V的该采样的电压与被采样器50所使用的阈值电压进行比较可以(向CDR)输出要么是二进制1要么是二进制0的信号。通过进一步的说明，如果V的采样具有大于该阈值的电压，则采样器50可以输出二进制1信号。(如果需要，可以颠倒或反转该输出惯例。)采样器50操作以取得信号V的上述采样所采用的时序可以基于由图1中所示电路的下游的时钟和数据恢复电路所产生的恢复时钟信号(见下一个段落)。
图1中以及本公开内容中的其他地方的“CDR”指的是时钟和数据恢复电路。该电路通常在包括电路10的IC上，并且其通常用于从采样器50的输出信号恢复被包括在由采样器50输出的高速串行数据信号(即，经由端子20接收并且由元件30、40和50初步处理的高速串行数据信号)中的时钟和数据信号信息。将以上刚刚提及的时钟信息实现在高速串行数据信号中的该信号中的连续比特之间的过渡的时序中。以上刚刚提及的数据信息是高速串行数据信号中的一系列数据比特(每个UI一个数据比特)。例如，(可能是常规的)CDR电路可以使用其从串行数据信号恢复的时钟信息(恢复的时钟信号)(或者该时钟信息的移相版本)对位于或接近于每个连续UI的(时间)中心的该串行数据信号的采样进行定时，以便恢复由该UI中的串行数据信号所指示的数据比特。这样恢复的数据信息可以被称为重定时数据信号。
由采样器50输出的信号V的每个采样还被施加到延迟电路元件60-1。延迟元件60-1将施加到其上的信号延迟一个与由采样器50所提取的连续采样之间的时间相等的时间量。(如上所述，该时间量可以等于一个UI。)例如，元件60-1(以及每个后续的延迟元件60-2、60-3等等)可以是由这样一种时钟信号来计时的寄存器或触发器电路，其中该时钟信号具有与用于定时由采样器50进行的采样的时钟信号相同的频率但是相对于该时钟信号具有稍稍延迟的相位。假设在任意给定时刻，采样器50的输出信号指示高速串行数据信号中的“当前”比特，然后延迟元件60-1的输出信号同时指示高速串行数据信号中紧接的前一个比特(即，正好在当前比特之前的时刻出现的比特)。
将延迟元件60-1的输出信号施加到(1)定标器电路70-1和(2)延迟电路元件60-2。延迟元件60-2是类似60-1的电路的另一个实例。因此，延迟元件60-2将施加到其上的信号延迟另一个采样器50采样时间间隔。在通常情况下，定标器电路70-1是用于将从元件60-1施加到其上的信号乘以定标因子或“抽头系数”C1的电路。在本说明书的下文中将更多注意力集中于类似70-1(以及70-2、70-3等等)的电路和类似C1(以及C2、C3等等)的定标因子。但是，此时将足以注意到(1)这些定标因子中的每一个优选地是可独立可控地变化的并且(2)每个定标因子通过该定标因子对从关联的延迟元件60的输出施加到其上的信号进行定标(例如，相乘、放大/衰减)，以便提供施加到组合器40的相应的定标器输出信号。每个定标因子一般是具有小于1的绝对值的数。
为了完整起见，我们继续明确注意到将延迟元件60-2的输出信号施加到(1)定标器70-2和(2)延迟电路60-3。定标器70-2是类似于70-1的电路的另一个实例，虽然定标器70-2应用其自身的定标因子C2。类似地，延迟电路60-3是类似60-1和60-2的电路的另一个实例。因此，电路60-3将其接收的信号延迟另一个与由采样器50所提取的连续采样之间的时间间隔相等的时间间隔。将延迟元件60-3的输出信号施加到(1)(使用定标因子C3的)另一个定标器电路70-3，以及(2)延迟电路60的另一个实例(未示出)。串联延迟元件60的链可以依据需要继续延长。该串联或链中的每个延迟元件60与下一个连续的延迟元件之间的节点可以被称为该DFE电路的“抽头”。将每个抽头处的信号施加到相应的定标器电路70，该定标器电路通过该抽头的“抽头系数”C“加权”或“定标”所施加的抽头信号，并且将结果加权反馈信号施加到组合器40以由如前文所述的组合器使用。系数C的合适的选择允许DFE 10从所接收的高速串行数据信号的每个连续的部分去除“正在退化”当前部分的该信号的以前部分的产物。因此，为了重复前文所述的一些东西，DFE 10是能够补偿后标记符号间干扰和信道反射的非线性均衡器。DFE 10检测以前的比特，并且通过基于以前的数据从当前比特减去/加上加权值来补偿其在当前比特上的影响。为了成功地消除全部后标记ISI，需要正确地确定不同抽头的加权系数C1、C2、C3等等。
至于正确地确定类似10的DFE电路的抽头的加权系数C的问题，当串行数据比特率相对低并且DFE仅具有一个或两个抽头时，可以通过扫视全部可用的C设置并且找到(例如，在上述下游CDR电路的输出处)给出最佳误比特率的一个C设置(或者一小组C设置)来相对容易地确定抽头系数。然而，随着高速串行链路的带宽需求增加(由于例如更高的串行数据比特率)并且用于成功地去除后标记ISI所需要的抽头的数量增加(例如，作为一个实例增加到5个抽头)，具有自动调整抽头权重的“自适应引擎”(电路)可以极大地增加均衡器的实用性。(五抽头DFE电路10包括5个串联延迟元件60-1到60-5以及5个(分别应用抽头系数C1-C5的)定标器70-1到70-5。另外，利用该自适应引擎，可以实现抽头权重C的持续自适应以追踪高速链路通信信道行为基于时间的可能变化。
可以优选自动地(例如，无需包括该DFE的***的任意人类用户的参与或显著参与)发生类似10的DFE的上述自适应操作。该自动操作因此有时候可以被称为自动均衡等等。用户可以偶尔(例如，通过复位***)启动该自适应均衡，但是DFE优选地确定其自身的最佳或最优系数值C以便提供用于输入高速串行数据信号的最佳均衡。如本文所施加到类似10的DFE的类似“自适应”的词语将被理解为指的是给出合意地好的输入信号的均衡的系数值C的该自动确定。
为了执行自适应，可以使用最小均方(“LMS”)技术来确定用于类似10的DFE中的每个抽头的系数C。该LMS方法可以包括反馈循环，该反馈循环计算具有期望响应的滤波器的输出的估计误差，并且根据该误差自动地调整该滤波器的一个或多个参数。该方法可以应用迭代程序，该迭代程序在梯度向量的负的方向对权重因子(比如系数C)进行连续修正，这最终导致最小均方差。由方程式
ck[n+1]＝ck[n]+ue[n]yd[n-k]
给出使用LMS技术的每个抽头的系数，其中，n是离散时间索引，ck[n]是对于索引n而言用于第k个抽头的抽头权重，e[n]是误差(例如，对于索引n而言滤波器/均衡器的输出信号与其应该是的输出信号相差的量)，并且yd[n-k]是第k个以前的数据。步长u控制系数的收敛速度和稳态方差。上文紧接的方程式可以被称为“方程式1”。
利用上述LMS技术的可能的问题在于其复杂度随着反馈抽头的数量的增加而增加。其还可能难以实现。
为了简化所需要的电路，可以使用LMS技术的变体，其可以被称为符号到符号LMS。在执行权重更新时，符号到符号LMS使用(1)误差的代数符号(即，该误差具有正的值并且因此具有正的代数符号(即+)还是具有负的值并且因此具有负的代数符号(即-))，以及(2)数据的代数符号(即，数据值(如yd[n-k])是正的并且因此具有正的代数符号(+)还是负的并且因此具有负的代数符号(-))。没有使用全部误差和数据值来完成权重更新。
符号到符号LMS方法往往比完全LMS方法具有更大的收敛速度但是更大的稳态误差。然而，符号到符号LMS方法可以极大地简化类似10的DFE的自动自适应的实现所需要的硬件(电路)，并且可以更快地完成所需要的计算。
根据该符号到符号LMS方法，由：
ck[n+1]＝ck[n]+usgn(e[n])sgn(yd[n-k])
给出每个更新的抽头系数，其中，sgn( )是算数(代数)“运算符”，其意味着“使用圆括号内部的参数或变量的代数符号。”上文紧接的方程式中的其他符号具有与在以前的方程式中相同的含义。上文紧接的方程式可以被称为“方程式2。”
基于以上符号到符号LMS技术的方程式，该自适应方法需要用于每个比特和电路的误差符号的生成，以生成误差符号和数据流符号的乘积。可以按照下面的“方程式3”将误差e(n)确定为截剪器(采样器50)输出yd(n)与到该截剪器的输入y(n)之间的差：
e(n)＝yd(n)-y(n)
图2(至少在代表性的部分中)示出了根据本公开内容用于执行方程式3误差确定并且随后以这样一种方式进一步处理该结果的电路的说明性实施方式，其中该方式至少有点类似前文所述的方程式2，以自动地(自适应地)提供用于类似10的DFE电路中的类似70的定标器电路元件的定标器系数。至少大体上类似于图1中的元件的图2中的元件在两幅图中具有相同的附图标记。图2中与图1中所示的任何东西不同的元件在图2中具有三位数的附图标记(以200序列的形式)。注意到在图2中，组合器40被分解(再分)成两个部分40和40’，但是这两个图2元件的组合实际上与图1中的单个元件40相同。还注意到，一般而言，遍及本公开内容(包括附图)，由字母标识的任意变量或附图标记是相同的或相关的变量或附图标记，无论该字母在具体实例中作为上档(大写)字母还是下档(非大写)字母出现。而且，遍及本公开内容并且在附图中，可以可互换地使用方括号和圆括号，并且没有意义附属于在任意具体实例中使用何种类型的标点符号。
如图2中所示，组合器电路元件210从采样器50的输出(该输出现在被标识为yd(n)，其中d表示已经由采样器50完成了采样“判决”)减去该采样器的输入(该输入现在被标识为y(n))。注意到(如以前一样)，在这些以及其他变量中的索引值n指示以离散时间间隔(即，有规律地间隔的时间间隔，其中采样器50以该时间间隔在其输入信号y(n)上执行采样操作)发生的操作(以及为了当前目的有意义的或者重要的参数值)。
组合器210的输出信号(e[n])是误差信号，其被施加到量化器电路元件220。量化器220在任意给定采样时刻n将误差信号仅量化为一个比特以简化量化器下游的自适应电路。例如，如果误差信号e[n]的值在代数上为正(+)，则由量化器220所输出的一个比特可以具有二进制值1。如果误差信号e[n]的值在代数上为负(-)，则由量化器220输出的一个比特可以具有二进制值0。(正如通常遍及本公开内容的“极性”，如果需要，可以颠倒该惯例。)因此，输出信号e^[n]是等于(表明)误差信号e[n]的代数符号的一个(单个)比特。
将量化误差信号e^[n]施加到多个乘法器电路230-1、230-2、230-3等等中的每一个乘法器电路的一个输入端。对于DFE电路中的每个抽头存在一个该乘法器230。如图1中所示，每个抽头在延迟电路元件60的链(系列)中的每个相应的延迟电路元件的输出处。到每个乘法器230的另一个输出是与该抽头相关联的延迟电路元件60的输出信号。因此(例如)第一延迟电路元件60-1的输出信号是到乘法器230-1的第二输入。作为另一个实例，第二延迟电路元件60-2的输出信号是到乘法器230-2的第二输入。如早先结合图1所述的，每个延迟元件60的输出信号也是单端的、仅一个比特的信号。
每个乘法器230将施加到其上的两个信号相乘，并且将结果乘积信号(再次地，单比特或仅一个比特的信号)施加到离散时间积分器240-1、240-2、240-3等等中的相应的离散时间积分器。(在图4中更详细地示出了并且在本说明书的后文中描述了积分器240中的一个代表性积分器的说明性实施方式。)例如，将由乘法器230-1输出的乘积施加到离散时间积分器240-1；将由乘法器230-2输出的乘积施加到离散时间积分器240-2；依此类推。每个积分器240对施加到其上的信号进行操作(例如，如本说明书的后文中更详细地示出并且描述的)以产生一个对应的DFE抽头系数C(或者用于控制一个对应的DFE抽头系数C的选择的至少一个数字C)。例如，积分器240-1的C1个输出信号可以用于控制乘法器电路元件70-1中所使用的抽头系数C1的选择。乘法器70-1将延迟元件60-1的输出信号乘以抽头系数C1以产生到组合器40’/40的一个输入。作为另一个实例，积分器240-2的C2个输出信号可以用于控制乘法器70-2中所使用的抽头系数C2的选择。该乘法器将延迟元件60-2的输出信号乘以抽头系数C2以产生到组合器40’/40的另一个输入。
从前文可见，使用离散时间积分器240来改变每个抽头系数C。这些积分器240(和它们的相关电路)实现用于抽头系数C的自动改变的符号误差最小均方(“LMS”)技术并且因此实现使用这些系数的DFE(如10)。(对于DFE中的每个抽头，存在对应的积分器240。)使用积分器240可以减缓系数更新过程以免导致DFE电路的操作中可能的不稳定。事实上，积分器240对从乘法器230施加到其上的乘积信号执行低通滤波操作。
在该附图中未描绘从图2中的每个C输出到该图中对应的C输入的实际(功能)连接以避免用过量的彼此交叉的线条过度复杂化该附图。但是应当理解，这些连接实际上是存在的(例如，积分器240-1的输出C1至少被功能性地连接到乘法器70-1的输入C1；积分器的输出C2至少被功能性地连接到乘法器70-2的输入C2；等等)。再次明确地注意到，图2中的每个C输出可以不是被对应的定标器电路70所使用的实际定标因子C。然而，每个定标因子至少基于图2中的对应C输出的值(例如，选自基于该值的一系列可能的定标因子值)。图2中的每个C输出可以是多位数二进制数，其值确定将选择用于对应的定标器70因子的多个可用值中的哪一个。可以将前文所提及的“步长”u实现为(例如)这样一种数量，其中这些可选择的定标因子值中的在数值上相邻的定标因子值彼此相差该数量。这还可以受到每个积分器240的输出C可以具有多少个不同值(例如，每个该积分器240的输出是否是3比特二进制数、4比特二进制数等等)的影响。具有较少比特的输出往往导致较粗(较大)的步长u；具有较多比特的输出可以支持较细(较小)的步长u。
在图6中示出并且在本说明书中的后文进一步描述了如在紧接的前一个段落中所涉及的电路的说明性实施方式。
在图3中更详细地示出了误差生成器电路300(如在图2中的虚线矩形内部所示的电路)的可能的构造的说明性实施方式。如图3所示，可以由三个比较器电路320a、320b和320c和复用器(“mux”)电路330实现误差生成器300。还可以应用分压电阻器网络310a/b。
在电路300中，Vrh是相对高的参考电压源并且Vrl是相对低的参考电压源。在这里使用术语“相对”主要为了指示Vrh的电压高于Vrl的电压。因此，电压Vrh相比于(即相对于)电压Vrl是“高的”或者“相对高的”(其意味着电压Vrl相比于(即相对于)电压Vrh是“低的”或者“相对低的”)。将电阻器310a和310b彼此串联连接在Vrh和Vrl之间。在电阻器310之间提供(被标记为Vth的)节点。因此，在节点Vth处的电压(又被称为电压Vth)具有在电压Vrh与Vrl之间的(中间)值。由电阻器310a和310b的相对电阻确定Vth与Vrh和Vrl相差的量。例如，如果这些电阻相等，则Vth在Vrh与Vrl之间的中点上。如果电阻310a小于电阻310b，则Vth更加靠近Vrh而不是Vrl。如果电阻310a大于电阻310b，则Vth更加远离Vrh而不是Vrl。
将串行数据输入信号y(n)施加到比较器320a、320b和320c中的每一个比较器的正输入端。将Vrh施加到比较器320a的负输入端。将Vth施加到比较器320b的负输入端。将Vrl施加到比较器320c的负输入端。
比较器320b确定串行数据输入信号y(n)的极性(yd(n))。这通过比较器320b将y(n)与Vth进行比较来完成。例如，如果比较器320b发现y(n)的电压大于Vth，则比较器320b可以输出等于二进制1的yd(n)。相反地，如果比较器320b发现y(n)的电压小于Vth，则比较器320b可以输出等于二进制0的yd(n)。(类似遍及本公开内容的其他极性惯例，如果需要，可以颠倒该惯例)。
比较器320a和320b中的每一个比较器生成相应的候选误差符号信号。例如，如果比较器320a发现y(n)的电压大于Vrh，则比较器320a可以产生等于二进制1的候选误差符号信号。(该情况还将意味着比较器320c产生等于二进制1的候选误差符号信号。)另一方面，如果比较器320a发现y(n)的电压小于Vrh，则比较器320a可以产生等于二进制0的候选误差符号信号。(该情况可以导致比较器320c根据y(n)是高于Vrl还是低于Vrl来产生二进制1或二进制0的候选误差符号信号。)作为最后一个实例，如果比较器320c发现电压y(n)小于Vrl，则比较器320c可以产生等于二进制0的候选误差符号信号。(该情况还将意味着比较器320a产生等于二进制0的候选误差符号信号。)
将由比较器320a产生的候选误差符号信号施加到复用器330的一个可选输入端。将由比较器320c产生的候选误差符号信号施加到复用器330的另一个可选输入端。将比较器320b的yd(n)输出信号施加到复用器330的选择控制输入端。因此，yd(n)信号的二进制值确定复用器330选择它的两个可选输入中的哪一个可选输入作为它的最终误差符号输出信号e^[n]。特别地，图3表明如果yd(n)是二进制1，则复用器330选择比较器320a的输出作为最终的误差符号信号e^[n]，而如果yd(n)是二进制0，则复用器330选择比较器320c的输出作为最终的误差符号信号e^[n]。因此，由判决比特yd(n)选择最终的误差符号e^[n]。
图4是用于概述在全部可能的输入信号条件下图3的电路的操作的真值表。例如，图4中的第1行表明当y(n)大于Vrh时，全部比较器320的输出是1并且符号误差输出信号也是1。图4中的第4行表明当y(n)小于Vrl时，全部刚刚提及的输出是0。图4中的第2行表明当y(n)在Vrh与Vth之间时，比较器320a的输出是0，但是比较器320c和比较器320b的输出是1。这导致符号误差输出信号为0。图4的第3行表明当y(n)在Vth与Vrl之间时，比较器320a和比较器320b的输出是0，但是比较器320c的输出是1。这导致符号误差输出信号为1。
从前文应当认识到，Vrh和Vrl的电平(电压值)确定要求使DFE将数据(即，在信号yd(n)中)恢复到最终值的最终值。从前文还应当认识到，Vrh与Vrl之间的电压差(即，Vrh-Vrl)是DFE的输出的近似垂直的眼开程度。自适应引擎(电路)对于较小的Vrh-Vrl可以更容易地收敛，但是这往往减少了DFE输出的垂直眼开程度。另一方面，具有较大的Vrh-Vrl使得自适应引擎更难以收敛。(数据信号的“眼睛”由在对应于一个单位间隔的单个时间周期中叠加信号的多个单位间隔的概念而产生。这样一种重叠的内部区域是数据信号的眼睛的“张开”内部，其中数据信号的任何一部分都不经过该内部区域。通常，眼睛越大(越张开)，则可以(例如，通过下游时钟和数据恢复电路)越容易并且越准确地从该信号恢复数据信息。)
在图5中更详细地示出了一个代表性的离散时间积分器240的说明性实施方式。紧接每个离散时间积分器的上游，相关的乘法器230将当前的误差符号信号乘以适当地延迟的以前的yd(n)数据信号值。这被示于图5中，其中，代表性的第k个离散时间积分器240-k(其中k可以具有诸如1、2、3、4等等任何非零的、正的整数值)被示为具有(来自相关的乘法器230-k)的输入e^[n]yd[n-k]。
在图5中所示的说明性实施方式中，由上/下(“U/D”)计数器电路实现离散时间积分器。根据误差和数据的极性，四比特(“4-b”)预计数器520将增加(加1)或减小(减1)它的当前计数值或所存储的内容。在(预计数器520中的)可调上/下计数器510上溢的情况中，其输出二进制1的进位输出信号，导致相关联的三比特(“3-b”)上/下(“U/D”)系数计数器530增加。相反地，在计数器510下溢的情况中，其输出二进制1的借位信号。这导致相关联的计数器530减小。计数器510的任何上溢或下溢导致OR(或)门512输出二进制1的信号，该信号将计数器510复位到在或靠近它的可能的计数值的范围的中间的计数值。这防止频繁的进位＝1或借位＝1的序列。虽然被示为具有4个比特，但是预计数器520可以具有可调数量的比特作为用以控制收敛速度的辅助。由系数计数器530输出的计数可以用来控制相关联的抽头加权电路70-k的系数Ck。
图6是可用于将来自图2中的积分器电路240的代表性实例的输出信号转换成由图2中的电路70的相应的实例所使用的实际定标(相乘、放大/衰减)因子或系数的电路610-k的代表性实例的说明性实施方式的简化示意性方框图。例如，积分器240-k的输出Ck可以是多比特数字值或字。电路610-k可以将该数字值转换成用于控制这样一种数量的模拟控制值(定标因子)，其中相关联的电路70-k将它从相关联的延迟电路元件60-k接收的延迟数据信号值放大或衰减该数量。因此，电路610-k可以是数模转换器电路、存储器电路等等，其中该存储器电路用于基于使用来自积分器240-k的Ck信号作为施加到该存储器的地址信号来查找并且输出多个以前存储的输出信号值中的任意一个。电路610-k的定标因子输出在本公开内容中有时候也被称为Ck、Ck等等；但是应当理解，虽然电路610的输出Ck基于电路610的输入Ck，但是这些输入值和输出值可以是彼此不同的，其中电路610提供从输入值机制到输出值机制的转换或转译。
在概括并且扩展前文的一些方面，本公开内容的某些可能的方面涉及用于对串行数据信号(例如，类似20、Vin或u(n))进行操作的判决反馈均衡器(“DFE”)电路(例如，类似10)。该DFE电路可以包括用于将DFE电路的数字化数据输出信号(例如“到CDR”或yd(n))相继通过多个延迟电路元件(例如60-1、60-2、60-3等等)来延迟该信号从而在任意给定时刻每个延迟电路元件从DFE电路的串行数据输出信号输出一个相应的先前的比特的电路(例如60-1、60-2、60-3等等)。该DFE电路还可以包括用于将相应的定标因子(例如C1、C2、C3等等(或者C1、C2、C3等等))施加到每个延迟电路元件的输出信号以产生相应的反馈信号的电路(例如70-1、70-2、70-3等等)。该DFE电路还可以进一步包括用于将串行数据信号与反馈信号组合以产生用于DFE电路的输出信号的源信号(例如V或y(n))的电路(例如40或者40/40’)。DFE电路还可以进一步包括用于基于(1)DFE电路的输出信号中的误差的代数符号(例如e^[n]或者sign(error))和(2)相应的延迟电路元件的输出信号来确定用于每个反馈信号的定标因子的电路(例如210、220、230-1、230-2等等、240-1、240-2等等)。
在上文所概括的类型的电路中，用于确定的电路可以包括用于将误差(例如e^[n])的代数符号与相应的延迟电路元件(例如60-1、60-2等等)的输出信号相乘以产生用于确定相应的定标因子(例如C1、C2等等)的乘积信号的电路(例如230-1、230-2等等)。
在上文所概括的类型的电路中，用于确定的电路还可以包括用于基于时间对用于每个相应的定标因子的乘积信号进行积分以产生用于确定每个相应的定标因子的时间积分信号(例如240-1、240-2等等的C1、C2等等输出)的电路(例如240-1、240-2等等)。
在上文所概括的类型的电路中，用于确定的电路还可以进一步包括用于使每个定标因子(例如，610-k的“用于乘法器70-k的定标因子”的输出)的值基于用于该定标因子的时间积分信号(例如，到610-k的“来自积分器240-k的Ck”的输入)的电路(例如610-k)。
在上文所概括的类型的电路中，用于确定的电路可以包括用于数字化源信号(例如y(n))以产生DFE电路的输出信号(例如yd(n))的电路(例如50)。
在上文所概括的类型的电路中，用于确定的电路还可以包括用于将DFE电路的输出信号与源信号进行比较以产生误差信号(例如e[n]或error)的电路(例如210)。
在上文所概括的类型的电路中，用于确定的电路还可以进一步包括用于数字化该误差信号以确定该误差信号的代数符号(例如e^[n])的进一步的电路(例如220)。
在进一步(或者可替换地)概括并且扩展前文的一些方面，本公开内容的某些可能的方面涉及操作判决反馈均衡器(“DFE”)电路(例如10)的方法。该方法可以包括产生该DFE电路的输出信号(例如yd(n))的多个不同地延迟的版本(例如60-1、60-2、60-3等等的输出信号)。该方法还可以包括确定DFE电路的输出信号的误差值(例如e[n])的代数符号(例如e^[n])。该方法还可以进一步包括使用信号(例如e^[n])对每个该延迟版本进行操作以产生与每个该延迟版本相关联的相应的进一步的信号(例如乘法器230-1、230-2、230-3等等的输出信号)。该方法还可以进一步包括使用与每个该延迟版本相关联的该进一步的信号来确定在与串行数据输入信号(例如u(n))的(例如，由40或者40/40’所产生的)组合中用于对(例如在乘法器70-1、70-2、70-3等等中的相应的乘法器中的)每个相应的延迟版本进行加权的系数(例如C1、C2、C3等等)，其中从该组合(例如y(n))产生DFE电路的输出信号(例如yd(n))。
在如上文所概括的方法中，该产生可以包括通过串行数据输入信号(例如u(n))的多个连续单位间隔(例如z-1或60-1、60-2、60-3等等)中的每一个单位间隔对DFE电路的输出信号(例如yd(n))进行延迟，其中每个延迟版本是延迟(例如60-1、60-2、60-3等等)的单位间隔的一个相应的单位间隔的输出信号。
如上文所概括的方法还可以包括将该组合(例如y(n))与阈值电压(例如Vth)进行比较以产生DFE电路的输出信号(例如yd(n))，其中如果该组合大于该阈值，则该输出信号具有第一二进制值(例如二进制1)，并且如果该组合小于该阈值，则该输出信号具有第二二进制值(例如二进制0)。
在如上文所概括的方法中，该确定可以包括将DFE电路的输出信号(例如yd(n))与该组合(例如y(n))进行比较以产生误差值(例如e[n])。
在如上文所概括的方法中，该确定还可以包括确定误差值(例如e[n])是否在代数上大于可接受的误差值的范围(例如从Vrl到Vrh的范围)，并且如果是，则使用第一二进制值(例如二进制1)来指示该误差值的代数符号(例如e^[n])；并且如果误差值(例如e[n])在代数上小于可接受的误差值的范围(例如从Vrl到Vth的范围)，则使用第二二进制值(例如二进制0)来指示该误差信号的代数符号(例如e^[n])。
在如上文所概括的方法中，该操作可以包括将每个延迟版本(例如60-1、60-2、60-3等等的输出信号)乘以用于指示该代数符号的信号(例如e^[n])。
在如上文所概括的方法中，该使用可以包括将每个延迟版本(例如60-1、60-2、60-3等等的输出信号)乘以被确定用于对该相应的延迟版本进行加权的系数(例如C1、C2、C3等等)。
在如上文所概括的方法中，该使用可以包括(例如，使用离散时间积分器240-1、240-2、240-3等等，其中例如如图5中所示地构造每个离散时间积分器)对与每个该延迟版本相关联的进一步的信号(例如，相应的乘法器230-1、230-2、230-3等等的输出信号)进行低通滤波以产生用于确定用于对每个相应的延迟版本进行加权的系数(例如，在乘法器70-1、70-2、70-3等等中使用的C1、C2、C3等等)的经滤波的信号(例如，C1、C2、C3等等，元件240的输出信号)。
在还进一步(或者可替换地)概括并且扩展前文的一些方面，本公开内容的某些可能的方面涉及用于对串行数据信号(例如u(n))进行操作的判决反馈均衡器(“DFE”)电路(例如10)。该DFE电路可以包括组合器电路(例如，40或者40/40’)，用于将串行数据信号与多个反馈信号(例如，乘法器70-1、70-2、70-3等等的输出信号)组合以产生中间信号(例如y(n))。该DFE电路还可以包括第一电路、第二电路和第三电路(例如，分别为320a、320c和320b)，用于分别将该中间信号与(1)第一相对高参考电压(例如Vrh)、(2)第二相对低参考电压(例如Vrl)和(3)在第一参考电压和第二参考电压中间的阈值电压(例如Vth)进行比较，该第三电路的输出信号(例如yd(n))是该DFE电路的二进制输出信号并且还被用于(例如在330中)控制对于该第一电路和该第二电路的二进制输出信号中的哪一个被用作误差信号(例如e^[n])进行选择。该DFE电路还可以进一步包括用于通过逐渐变大的时间量来对DFE电路的该输出信号进行延迟以产生多个延迟信号的电路(例如60-1、60-2、60-3等等)，其中通过一个相应的量对每个延迟信号进行延迟。该DFE电路还可以进一步包括用于将每个该延迟信号与该误差信号相乘以产生多个乘积信号的电路(例如230-1、230-2、230-3等等)，其中每个乘积信号与一个相应的该延迟信号相关联。该DFE电路还可以进一步包括用于使用与每个该延迟信号相关联的该乘积信号来确定用于相关联的延迟信号的加权系数(例如C1、C2、C3等等)的电路(例如240-1、240-2、240-3等等)。该DFE电路还可以进一步包括用于通过与该延迟信号相关联的该加权系数来对每个该延迟信号进行加权以产生一个相应的该反馈信号的电路(例如70-1、70-2、70-3等等)。
在如上文所概括的电路中，该组合器电路可以执行该串行数据信号与该反馈信号的模拟组合。
在如上文所概括的电路中，在任意给定时刻，该输出信号(例如yd(n))仅表示数据信息的单个比特(例如，如通过跨图2中的yd(n)导线的斜线所指示的并且“1”与该斜线相关联)，并且该误差信号(例如e^[n])也仅表示误差信息的单个比特(例如，如通过跨图2中的e^[n]导线的斜线所指示的并且“1”与该斜线相关联)。
在如上文所概括的电路中，每个该逐渐变大的时间量可以是该串行数据信号中的一个数据比特的持续时间的相应不同的整数倍数(例如，60-1之后的1个单位间隔，60-1和60-2之后的2个单位间隔，60-1、60-2和60-3之后的3个单位间隔，等等)。
在如上文所概括的电路中，用于将每个该延迟信号乘以该误差信号的该电路可以具有被限于仅将两个比特相乘在一起的乘法能力(例如，每个乘法器230可以是用于将一个延迟比特(即延迟yd(n)比特)乘以一个误差符号比特e^[n]的一比特乘法器)。
在如上文所概括的电路中，该用于使用的电路可以包括用于与每个该延迟信号相关联的连续乘积信号的离散时间积分以产生与每个该延迟信号相关联的积分信号(例如C1、C2、C3等等，元件240的输出信号)的电路(例如240-1、240-2、240-3等等)。该用于使用的电路还可以包括用于从与该延迟信号相关联的该积分信号(例如，到电路610-k的“来自积分器240-k的Ck”的输入)确定用于该相关联的延迟信号的加权系数(例如，由电路610-k输出的“用于乘法器70-k的定标因子”)的电路(例如，如图6中一样)。
在如上文所概括的电路中，与每个该延迟信号相关联的该加权系数(例如C1、C2、C3等等)可以是模拟信号参数。
应当理解，前文仅仅是本公开内容的原理的说明并且本领域的熟练技术人员可以在不脱离本公开内容的范围和精神的情况下做出各种修改。例如，根据本公开内容的DFE电路可以包括任意数量的抽头。作为另一个实例，除了图5中所示的构造之外的其他构造可以用于离散时间积分器240。应当认识到，电路元件240实际上是对周期性地或在离散时间上产生(即正在被DFE电路处理的串行数据信号的每个单位间隔一次)的信号值(即乘法器230的输出)进行操作的低通滤波器。

Claims (20)

1.一种用于对串行数据信号进行操作的判决反馈均衡器(“DFE”)电路，包括：
用于将所述DFE电路的数字化串行数据输出信号连续地通过多个延迟电路元件来延迟所述信号从而在任意给定时刻每个延迟电路元件从所述DFE电路的所述串行数据输出信号输出一个相应的先前的比特的电路；
用于将相应的定标因子施加到每个所述延迟电路元件的输出信号以产生相应的反馈信号的电路；
用于将所述串行数据信号与所述反馈信号组合以产生用于所述DFE电路的所述输出信号的源信号的电路；以及
用于基于(1)所述DFE电路的所述输出信号中的误差的代数符号以及(2)所述相应的延迟电路元件的所述输出信号来确定用于每个所述反馈信号的所述定标因子的电路，包括用于基于时间对用于每个相应的定标因子的乘积信号进行积分以产生用于确定每个相应的定标因子的时间积分信号的电路。
2.根据权利要求1中所限定的电路，其中所述用于确定的电路包括：
用于将所述误差的所述代数符号与所述相应的延迟电路元件的所述输出信号相乘以产生用于确定所述相应的定标因子的所述乘积信号的电路。
3.根据权利要求1中所限定的电路，其中所述用于确定的电路还进一步包括：
用于使每个定标因子的值基于用于所述定标因子的所述时间积分信号的电路。
4.根据权利要求1中所限定的电路，其中所述用于确定的电路包括：
用于数字化所述源信号以产生所述DFE电路的所述输出信号的电路。
5.根据权利要求4中所限定的电路，其中，所述用于确定的电路还包括：
用于将所述DFE电路的所述输出信号与所述源信号进行比较以产生误差信号的电路。
6.根据权利要求5中所限定的电路，其中所述用于确定的电路还进一步包括：
用于数字化所述误差信号以确定所述误差信号的所述代数符号的进一步的电路。
7.一种操作判决反馈均衡器(“DFE”)电路的方法，包括：
产生所述DFE电路的输出信号的多个不同地延迟的版本；
确定所述DFE电路的所述输出信号的误差值的代数符号；
使用指示所述代数符号的信号对每个所述延迟版本进行操作以产生与每个所述延迟版本相关联的相应的进一步的信号；以及
使用与每个所述延迟版本相关联的所述进一步的信号来确定在与串行数据输入信号的组合中用于对每个相应的延迟版本进行加权的系数，其中从所述组合产生所述DFE电路的所述输出信号，包括对与每个所述延迟版本相关联的所述进一步的信号进行低通滤波以产生用于确定用于对每个相应的延迟版本进行加权的所述系数的经滤波的信号。
8.根据权利要求7中所限定的方法，其中产生所述DFE电路的输出信号的多个不同地延迟的版本的步骤包括：
通过所述串行数据输入信号的多个连续的单位间隔中的每一个单位时间间隔对所述DFE电路的所述输出信号进行延迟，每个所述延迟版本是延迟的所述单位间隔的一个相应的单位间隔的输出信号。
9.根据权利要求7中所限定的方法，还包括：
将所述组合与阈值电压进行比较以产生所述DFE电路的所述输出信号，其中如果所述组合大于所述阈值电压，则所述输出信号具有第一二进制值，并且如果所述组合小于所述阈值，则所述输出信号具有第二二进制值。
10.根据权利要求9中所限定的方法，其中确定所述DFE电路的所述输出信号的误差值的代数符号的步骤包括：
将所述DFE电路的所述输出信号与所述组合进行比较以产生所述误差值。
11.根据权利要求10中所限定的方法，其中确定所述DFE电路的所述输出信号的误差值的代数符号的步骤还包括：
确定所述误差值是否在代数上大于可接受的误差值的范围，并且如果是，则使用第一二进制值来指示所述误差值的所述代数符号；并且如果所述误差值在代数上小于可接受的误差值的所述范围，则使用第二二进制值来指示所述误差信号的所述代数符号。
12.根据权利要求7中所限定的方法，其中所述操作包括：
将每个所述延迟版本乘以指示所述代数符号的所述信号。
13.根据权利要求7中所限定的方法，其中使用与每个所述延迟版本相关联的所述进一步的信号来确定在与串行数据输入信号的组合中用于对每个相应的延迟版本进行加权的系数的步骤包括：
将每个所述延迟版本乘以被确定用于对所述相应的延迟版本进行加权的所述系数。
14.一种用于对串行数据信号进行操作的判决反馈均衡器(“DFE”)电路，包括：
组合器电路，用于将所述串行数据信号与多个反馈信号组合以产生中间信号；
第一电路、第二电路和第三电路，用于分别将所述中间信号与(1)第一相对高参考电压、(2)第二相对低参考电压和(3)在所述第一参考电压和所述第二参考电压中间的阈值电压进行比较，所述第三电路的输出信号是所述DFE电路的二进制输出信号并且还被用于控制对于所述第一电路和所述第二电路的二进制输出信号中的哪一个被用作误差信号进行选择；
用于通过逐渐变大的时间量来对所述DFE电路的所述输出信号进行延迟以产生多个延迟信号的电路，其中通过一个相应的所述量对每个所述延迟信号进行延迟；
用于将每个所述延迟信号与所述误差信号相乘以产生多个乘积信号的电路，其中每个所述乘积信号与一个相应的所述延迟信号相关联；
用于使用与每个所述延迟信号相关联的所述乘积信号来确定用于所述相关联的延迟信号的加权系数的电路；以及
用于通过与所述延迟信号相关联的所述加权系数来对每个所述延迟信号进行加权以产生一个相应的所述反馈信号的电路。
15.根据权利要求14中所限定的电路，其中所述组合器电路执行所述串行数据信号与所述反馈信号的模拟组合。
16.根据权利要求14中所限定的电路，其中在任意给定时刻，所述DFE电路的所述输出信号仅表示数据信息的单个比特并且所述误差信号也仅表示误差信息的单个比特。
17.根据权利要求14中所限定的电路，其中每个所述逐渐变大的时间量是所述串行数据信号中的一个数据比特的持续时间的相应不同的整数倍数。
18.根据权利要求16中所限定的电路，其中用于将每个所述延迟信号乘以所述误差信号的所述电路具有被限于仅将两个比特相乘在一起的乘法能力。
19.根据权利要求16中所限定的电路，其中所述用于使用的电路包括：
用于与每个所述延迟信号相关联的连续乘积信号的离散时间积分以产生与每个所述延迟信号相关联的积分信号的电路；以及
用于从与所述延迟信号相关联的所述积分信号确定用于所述相关联的延迟信号的所述加权系数的电路。
20.根据权利要求14中所限定的电路，其中与每个所述延迟信号相关联的所述加权系数是模拟信号参数。
CN201180042500.6A 2010-09-03 2011-08-25 用于判决反馈均衡器的自适应电路和方法 Active CN103081422B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US12/875,703 US8391350B2 (en) 2010-09-03 2010-09-03 Adaptation circuitry and methods for decision feedback equalizers
US12/875,703 2010-09-03
PCT/US2011/049068 WO2012030606A2 (en) 2010-09-03 2011-08-25 Adaptation circuitry and methods for decision feedback equalizers

Publications (2)

Publication Number Publication Date
CN103081422A CN103081422A (zh) 2013-05-01
CN103081422B true CN103081422B (zh) 2015-09-09

Family

ID=45770712

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201180042500.6A Active CN103081422B (zh) 2010-09-03 2011-08-25 用于判决反馈均衡器的自适应电路和方法

Country Status (4)

Country Link
US (1) US8391350B2 (zh)
EP (1) EP2612477B1 (zh)
CN (1) CN103081422B (zh)
WO (1) WO2012030606A2 (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9219550B2 (en) * 2011-06-23 2015-12-22 Infinera Corporation Forward carrier recovery using forward error correction (FEC) feedback
US8971395B2 (en) 2011-11-10 2015-03-03 Taiwan Semiconductor Manufacturing Company, Ltd. Decision feedback equalizer having programmable taps
US8687683B2 (en) * 2011-11-22 2014-04-01 Lsi Corporation Method of optimizing floating DFE receiver taps
US9413456B2 (en) * 2012-07-20 2016-08-09 The Boeing Company Non-linear optical receiver
JP2014143672A (ja) * 2012-12-25 2014-08-07 Renesas Electronics Corp 等化器および半導体装置
US8837571B1 (en) 2013-08-02 2014-09-16 Altera Corporation Apparatus and methods for on-die instrumentation
US9166832B1 (en) 2013-10-04 2015-10-20 Altera Corporation Methods and apparatus for decision feedback equalization adaptation
US8958512B1 (en) 2013-10-18 2015-02-17 Altera Corporation System and method for receiver equalization adaptation
WO2015081530A1 (en) * 2013-12-05 2015-06-11 Qualcomm Incorporated Pattern-based coefficient adaptation operation for decision feedback equalization
KR102214028B1 (ko) * 2014-09-22 2021-02-09 삼성전자주식회사 가변구조형 스케일러를 포함하는 애플리케이션 프로세서와 이를 포함하는 장치들
US9564863B1 (en) 2014-11-07 2017-02-07 Altera Corporation Circuits and methods for variable gain amplifiers
US9281971B1 (en) * 2015-02-10 2016-03-08 Oracle International Corporation Vertical eye margin measurement using channel receiver equalizer
WO2017066251A1 (en) 2015-10-15 2017-04-20 Rambus Inc. Pam-4 dfe architectures with symbol-transition dependent dfe tap values
CN107864104B (zh) * 2016-09-21 2020-07-10 联发科技股份有限公司 数字信号的处理方法及电子设备
KR20180075837A (ko) * 2016-12-27 2018-07-05 에스케이하이닉스 주식회사 수신 회로, 이를 이용하는 반도체 장치 및 시스템
US10374785B2 (en) * 2016-12-27 2019-08-06 Intel Corporation Clock phase adjustment using clock and data recovery scheme
US10284395B2 (en) * 2017-06-02 2019-05-07 Regents Of The University Of Minnesota Time-based decision feedback equalization
US10164805B1 (en) * 2017-08-29 2018-12-25 Micron Technology, Inc. Characterization of decision feedback equalizer taps
US10135645B1 (en) * 2017-10-18 2018-11-20 Cisco Technology, Inc. Equalizer optimization for FEC-protected communication links
KR102438991B1 (ko) * 2017-11-28 2022-09-02 삼성전자주식회사 메모리 장치 및 그것의 동작 방법
CN114553261B (zh) * 2017-12-07 2023-10-10 康杜实验室公司 用于生成判定反馈均衡补偿误码计数的方法
US10230359B1 (en) * 2018-04-27 2019-03-12 Imec Vzw DFE hysteresis compensation (specific)
KR20210038142A (ko) 2019-09-30 2021-04-07 삼성전자주식회사 이퀄라이징 회로를 포함하는 전자 장치 및 그 동작 방법
US11336490B2 (en) 2020-03-13 2022-05-17 Texas Instruments Incorporated DFE implementation for wireline applications
US11349445B2 (en) * 2020-09-10 2022-05-31 Qualcomm Incorporated Compensation of common mode voltage drop of sensing amplifier output due to decision feedback equalizer (DFE) taps

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1110071A (zh) * 1993-06-16 1995-10-11 通用数据***公司 判定反馈均衡器的方法和设备
CN1878153A (zh) * 2005-02-17 2006-12-13 瑞昱半导体股份有限公司 用于通讯接收器的反馈均衡器
US7623600B2 (en) * 2004-06-02 2009-11-24 Broadcom Corporation High speed receive equalizer architecture

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7675968B2 (en) * 2003-09-29 2010-03-09 Hiroshi Takatori Adaptive FIR filter and method
WO2005071848A1 (en) 2004-01-26 2005-08-04 Diablo Technologies Inc. Fully adaptive equalization for high loss communications channels
KR100615597B1 (ko) 2004-05-27 2006-08-25 삼성전자주식회사 데이터 입력회로 및 방법
US7668238B1 (en) * 2005-12-12 2010-02-23 Xilinx, Inc. Method and apparatus for a high speed decision feedback equalizer
KR100754967B1 (ko) * 2006-01-23 2007-09-04 학교법인 포항공과대학교 신호간 간섭과 고주파 잡음 동시에 제거할 수 있는 적응형결정 궤환 등화기 기능을 갖는 적분 수신기와 이를구비하는 시스템
EP1814254A1 (en) * 2006-01-26 2007-08-01 Alcatel Lucent Binary phase detector and clock data recovery device
EP2498463A3 (en) 2007-01-08 2013-09-11 Rambus Inc. Adaptive continuous-time line equalizer for correcting the first post-cursor ISI
US8098588B1 (en) * 2007-10-09 2012-01-17 Altera Corporation Blind adaptive decision feedback equalizer for high-speed serial communications
US20090316770A1 (en) * 2008-06-20 2009-12-24 Fujitsu Limited Adaptive control of a decision feedback equalizer (dfe)
US8401063B2 (en) * 2008-10-24 2013-03-19 Stmicroelectronics S.R.L. Decision feedback equalization scheme with minimum correction delay
JP4748211B2 (ja) 2008-12-02 2011-08-17 ソニー株式会社 通信装置、並びに適応等化装置
US8462037B2 (en) * 2009-11-13 2013-06-11 The Board Of Trustees Of The University Of Illinois Method and system having adjustable analog-to-digital conversion levels
US8588290B2 (en) * 2010-09-02 2013-11-19 Lsi Corporation Adaptation of crossing latch threshold

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1110071A (zh) * 1993-06-16 1995-10-11 通用数据***公司 判定反馈均衡器的方法和设备
US7623600B2 (en) * 2004-06-02 2009-11-24 Broadcom Corporation High speed receive equalizer architecture
CN1878153A (zh) * 2005-02-17 2006-12-13 瑞昱半导体股份有限公司 用于通讯接收器的反馈均衡器

Also Published As

Publication number Publication date
EP2612477A2 (en) 2013-07-10
EP2612477B1 (en) 2019-05-15
WO2012030606A2 (en) 2012-03-08
US20120057627A1 (en) 2012-03-08
CN103081422A (zh) 2013-05-01
WO2012030606A3 (en) 2012-08-02
US8391350B2 (en) 2013-03-05
EP2612477A4 (en) 2015-03-11

Similar Documents

Publication Publication Date Title
CN103081422B (zh) 用于判决反馈均衡器的自适应电路和方法
JP4956840B2 (ja) 判定帰還等化装置及び方法
KR102300554B1 (ko) 다중 스테이지 분산 판정 피드백 등화를 제공하기 위한 방법 및 시스템
US8233523B2 (en) Multidimensional asymmetric bang-bang control
US7940839B2 (en) Fully adaptive equalization for high loss communications channels
EP1863246B1 (en) System and method for independently adjusting multiple offset compensations applied to a signal
CN101083475B (zh) 对施加给信号的多个偏移补偿进行独立调节的***及方法
EP1862778B1 (en) System and method for the adjustment of offset compensation applied to a signal
EP1862776B1 (en) System and method for decoupling multiple control loops
US20140056346A1 (en) High-speed parallel decision feedback equalizer
US9215107B1 (en) Dual loop clock and data recovery
JP6532777B2 (ja) 等化器
JP6597295B2 (ja) 受信器及びその制御方法
CN111061664A (zh) 用于电压模态信号发射器的两阶段式前馈均衡器
JPWO2008026289A1 (ja) データ送信回路、および送信方法
US9806918B1 (en) Fast direct feedback circuit for decision feedback equalization correction
US11570024B2 (en) Equalizer with perturbation effect based adaptation
US9300498B2 (en) Decision-feedback analyzer and methods for operating the same
CN111294297B (zh) 温度计编码的展开的dfe选择元件
JP4953856B2 (ja) 等化回路
JP6690708B2 (ja) 等化回路，受信回路および集積回路装置
Malhotra et al. BER analysis of high speed links with nonlinearity
Rao et al. Correcting the effects of mismatches in time-interleaved analog adaptive FIR equalizers
Aziz et al. A class of downsampled floating tap DFE architectures with application to serial links
JP2011217343A (ja) 受信回路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant