JP4953856B2

JP4953856B2 - 等化回路

Info

Publication number: JP4953856B2
Application number: JP2007049326A
Authority: JP
Inventors: 寛和久保田; 由明木坂; 英二吉田; 宮本　　裕
Original assignee: Nippon Telegraph and Telephone Corp
Current assignee: Nippon Telegraph and Telephone Corp
Priority date: 2007-02-28
Filing date: 2007-02-28
Publication date: 2012-06-13
Anticipated expiration: 2027-02-28
Also published as: JP2008219078A

Description

本発明は、ディジタルデータ信号を伝送するディジタル伝送システムに使用される受信したデータ信号の波形の歪を識別再生前に補正する等化回路に関する。

近年のディジタル伝送システムの高速化に伴い、伝送路における信号品質劣化は無視できなくなっている。伝送路システムでは伝送路の損失のみならず、波長分散（ＧＶＤ）や偏波モード分散（ＰＭＤ）、さらにマルチモードファイバを用いたシステムではモード分散による波形劣化が大きな課題である。

従来、小型かつ低コストな解決策の１つとして、電気回路による適応波形等化技術が適用されている。代表的な等化回路として、トランスバーサル型等化回路（ＦｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅｆｉｌｔｅｒ：有限インパルス応答フィルタとも呼ばれる）と再帰型等化回路（ｉｎｆｉｎｉｔｅＩｍｐｕｌｓｅＲｅｓｐｏｎｓｅｆｉｌｔｅｒ：無限インパルス応答フィルタとも呼ばれる）が広く通信システムに適用されている（例えば、非特許文献１参照）。

従来の等化回路を図９を参照して説明する。図９は従来の等化回路の動作を説明するための図である。従来の等化回路は、図９に示すように、劣化した波形を時間軸でずらして、重み付けして加減算を行うことにより、波形の整形を行うものである。構成は、図１０に示すように、分配回路１によって受信信号のレプリカ信号を複数作り、遅延回路４２〜４ｎ−ｎによって各レプリカ信号に異なる遅延を与え、さらに、各レプリカ信号に乗算回路５１〜５ｎによって信号強度の重み付けをした後に加算回路１６により加算する。

分配数（段数、タップ数とも言う）、および、各レプリカ信号の重み付け設定を変更することで、等化回路の伝達関数を変更することができ、多様な波形劣化を実現可能である。図１１に示すように、ｎ個の分配回路６１〜６ｎ、ｎ個の遅延回路７１〜７ｎ、（ｎ＋１）個の乗算回路８１〜８（ｎ＋１）、１個の加算回路３２のような構成とすることで遅延回路７１〜７ｎの総遅延時間量が少なくなり回路を小型にすることができる。劣化要因の状態変化が前もってわからないため、各レプリカ信号の重み付け設定を最適条件となるように自己学習させるのが適応等化である（例えば、非特許文献２参照）。

Ｍ．Ｎａｋａｍｕｒａ，Ｈ．Ｎｏｓａｋａ，Ｍ．Ｉｄａ，Ｋ．Ｋｕｒｉｓｈｉｍａ，ａｎｄＭ．Ｔｏｋｕｍｉｔｓｕ、ｐａｐｅｒＴｕＧ４，ＯＦＣ２００４、"ＥｌｅｃｔｒｉｃａｌＰＭＤｅｑｕａｌｉｚｅｒＩＣｓｆｏｒａ４０−Ｇｂｉｔ／ｓｔｒａｎｓｍｉｓｓｉｏｎ" 坂庭好一訳「ディジタルコミュニケーション」、科学技術出版、１０−１−２節ならびに１０−２節

精密に補正するためには各レプリカ信号間の時間差を細かく複製することが好ましい。一方、大きな波形劣化を補正するためには最初のレプリカ信号と最後のレプリカ信号との間の遅延時間差を劣化した波形を含む程度にまで大きくとる必要があるため、細かい時間差でレプリカ信号を作成すると多くのレプリカ信号が必要になり、回路が複雑化してしまう。

すなわち、トランスバーサル型等化回路の解析や設計は、従来は、各レプリカ信号間の遅延時間差は等しいとして解析および設計を行ってきた。これは波形劣化要因の数学的なモデルが等間隔で離散化したものであるため、その補償のためには歪のモデル化に対応して等間隔で解析するのが自然だからである（例えば、非特許文献２参照）。

このため、最初のレプリカ信号と最後のレプリカ信号との間の遅延時間差を劣化した波形を含む程度にまで大きくとると、複製するレプリカ信号数の増大が不可欠であり、回路が複雑化してしまう。

本発明は、このような背景の下に行われたものであって、少ないレプリカ信号数により補正能力を向上させることができる等化回路および歪軽減方法を提供することを目的とする。

本発明の等化回路は、各レプリカ信号間の遅延時間差を不等間隔とすることにより、少ないレプリカ信号数で等化回路の補正能力を向上させることを特徴とする。

すなわち、本発明は、受信信号から複数のレプリカ信号を複製し、それぞれのレプリカ信号に遅延を与え、それぞれのレプリカ信号に重み付けをして加減算し、前記受信信号の歪を軽減する等化回路である。

ここで、本発明の特徴とするところは、レプリカ信号間の遅延時間のうち少なくとも１つが他の遅延時間とは異なるように遅延量を与える手段を備えたところにある。

例えば、レプリカ信号の複製数が奇数の場合には中央のレプリカ信号の遅延時間を基準遅延時間とし、レプリカ信号の複製数が偶数の場合には中央２個のレプリカ信号の遅延時間の平均を基準遅延時間とし、その基準遅延時間と各レプリカ信号の遅延時間との差の最大値がシンボルレートの逆数の時間の０．７５倍よりも大きく１．２倍以下であることが望ましい。

例えば、レプリカ信号の複製数が４つであり、各レプリカ信号を遅延時間が少ない順に並べた場合に、２番目と３番目のレプリカ信号間の遅延時間差がそれ以外のレプリカ信号間の遅延時間差に比べて短い。ただし、２番目と３番目のレプリカ信号間の遅延時間差がそれ以外の一部のレプリカ信号間の遅延時間差と等しくなる場合もある。

この場合には、２番目と３番目のレプリカ信号間の遅延時間差がシンボルレートの逆数の時間の０．５倍以下であり、この２個のレプリカ間の遅延時間の平均から測った１番目のレプリカ信号あるいは４番目のレプリカ信号の遅延時間差は、少なくとも一方がシンボルレートの逆数の０．７５倍より大きく１．２倍以下であることが望ましい。

また、本発明を歪軽減方法の観点から観ることもできる。すなわち、本発明は、受信信号から複数のレプリカ信号を複製し、それぞれのレプリカ信号に遅延を与え、それぞれのレプリカ信号に重み付けをして加減算し、前記受信信号の歪を軽減する等化回路が行う歪軽減方法である。

ここで、本発明の特徴とするところは、レプリカ信号間の遅延時間のうち少なくとも１つが他の遅延時間とは異なるように遅延量を与えるところにある。

本発明によれば、レプリカ信号数が４程度の簡略な回路構成によっても等化回路の補正特性向上を実現できる。

（第一実施例）
本発明の第一実施例の等化回路を図１ないし図３を参照して説明する。図１に本実施例の等化回路の構成例として４タップの場合の例を示す。伝送によって歪んだ受信信号は分配回路１によって複数のレプリカ信号♯１〜♯４に複製されて分配される。

各レプリカ信号♯１〜♯４はそれぞれ遅延回路２〜７を通り、乗算回路１２〜１５によって重み付けをした後、加算回路１６によって合成する。図中で微遅延回路８〜１１は遅延回路２〜７に比べて小さな遅延時間を与える回路である。全ての遅延回路２〜７の遅延時間は等しく、また、全ての微遅延回路８〜１１の遅延時間は等しい。

これにより、レプリカ信号♯１と♯２との間の遅延時間差は、
遅延回路１個分＋微遅延回路１個分
となる。また、レプリカ信号♯２と♯３との間の遅延時間差は、
遅延回路１個分
となる。また、レプリカ信号♯３と♯４との間の遅延時間差は、
遅延回路１個分＋微遅延回路１個分
となる。

よって、レプリカ信号♯２と♯３との間の遅延時間差は、レプリカ信号♯１と♯２との間の遅延時間差およびレプリカ信号♯３と♯４との間の遅延時間差よりも短くなる。

また、図２のように、分配回路２０〜２２を２分配として多段接続し、分配回路２０〜２２間に遅延回路２３〜２５および微遅延回路２６、２７を配置することにより、順次遅延を与えてもよい。分配回路２０〜２２により分配されたレプリカ信号♯１〜♯４は、それぞれ乗算回路２８〜３１により重み付けした後、加算回路３２によって合成する。

図３に数値解析による本発明の効果を示す。レプリカ数が４である等化回路によって偏波分散による波形劣化の改善効果を計算した例であり、４４Ｇｂｉｔ／ｓのＤＱＰＳＫ信号が偏波分散の大きさとして、歪が小さい場合（ＤＧＤ＝２５ｐｓ）、中程度の場合（ＤＧＤ＝３０ｐｓ）、大きい場合（ＤＧＤ＝３５ｐｓ）の各伝送路を伝送することによって歪んだ波形を補正した場合の効果を、横軸に微遅延回路の遅延時間をとり、縦軸に信号品質（Ｑｕａｌｉｔｙ：Ｑ値）の改善量をとって描いたものである。遅延回路の遅延時間はボーレートの逆数の０．５倍とした。時間の単位はボーレートの逆数で描いてある。

また、グラフの上部には横軸として、レプリカ信号♯２および♯３の平均遅延時間を基準遅延時間とした場合に、この基準遅延時間とレプリカ信号♯１または♯４の遅延時間との差の大きい方の値を記入した。

微遅延回路を入れて遅延時間を不等間隔にすることにより、特に歪が大きい場合の補正能力が向上している。また、最も補正能力が向上するのは、レプリカ信号♯２および♯３の平均遅延時間を基準遅延時間とした場合に、この基準遅延時間とレプリカ信号♯１または♯４の遅延時間との差の大きい方の値がボーレートの逆数の１倍付近であり、０．７５倍（等間隔）より大きく１．２倍以下であれば補正能力の向上が得られる。

（第二実施例）
本発明の第二実施例の等化回路を図４ないし図８を参照して説明する。本実施例では、図４および図５に示すように、レプリカ信号♯１と♯２との間の遅延時間差のみを増加させる。この場合には、図１および図２の構成と比べると、図１の微遅延回路１１および図２の微遅延回路２７が図４および図５の構成には存在しない。

これにより、レプリカ信号♯１と♯２との間の遅延時間差は、
遅延回路１個分＋微遅延回路１個分
となる。また、レプリカ信号♯２と♯３との間の遅延時間差は、
遅延回路１個分
となる。また、レプリカ信号♯３と♯４との間の遅延時間差は、
遅延回路１個分
となる。

よって、レプリカ信号♯２と♯３との間の遅延時間差は、レプリカ信号♯３と♯４との間の遅延時間差と等しくなるが、レプリカ信号♯１と♯２との間の遅延時間差よりも短くなる。

あるいは、図６および図７に示すように、レプリカ信号♯３と♯４との間の遅延時間のみを増加させてもよい。この場合には、図１および図２の構成と比べると、図１の微遅延回路８、９、１１および図２の微遅延回路２６が図６および図７の構成には存在しない。

これにより、レプリカ信号♯１と♯２との間の遅延時間差は、
遅延回路１個分
となる。また、レプリカ信号♯２と♯３との間の遅延時間差は、
遅延回路１個分
となる。また、レプリカ信号♯３と♯４との間の遅延時間差は、
遅延回路１個分＋微遅延回路１個分
となる。

よって、レプリカ信号♯２と♯３との間の遅延時間差は、レプリカ信号♯１と♯２との間の遅延時間差と等しくなるが、レプリカ信号♯３と♯４との間の遅延時間差よりも短くなる。

図８に数値解析による図６および図７の構成例の場合の効果を示す。図６および図７の構成例においては、レプリカ信号♯１と♯２との間、および、レプリカ信号♯２と♯３との間の遅延時間差は等しく、それぞれボーレートの逆数の０．５倍である。条件は図３と同じであり、歪が大きい場合（ＤＧＤ＝３５ｐｓ）のみの結果を示している。

微遅延回路を入れて遅延時間を不等間隔にすることにより、歪が大きい場合の補正能力が向上している。また、最も補正能力が向上するのはレプリカ信号♯２および♯３の平均遅延時間を基準遅延時間とした場合に、この基準遅延時間とレプリカ信号♯１または♯４の遅延時間との差の大きい方の値がボーレートの逆数の１倍付近であり、０．７５倍（等間隔）より大きく１．２倍以下であれば補正能力の向上が得られる。図４および図５の構成においても同様の効果が得られる。

（実施例の補足）
図１および図２に示した第一実施例の等化回路における微遅延回路８〜１１、２６、２７の遅延時間を変更することにより図４〜図７に示す等化回路と等価な遅延時間を有する等化回路とすることもできる。

また、本実施例では説明を分り易くするために、遅延回路２〜７、２３〜２５に微遅延回路８〜１１、２６、２７を追加した構成を例示したが、初めから遅延回路２〜７、２３〜２５に微遅延回路８〜１１、２６、２７を追加した場合と等価な遅延時間を有する遅延回路を設けてもよい。

本発明によれば、レプリカ信号数が４程度の簡略な回路構成によっても等化回路の補正特性向上を実現できるので、等化回路の複雑化を回避しつつ補正特性を向上させる場合に有効利用できる。特に歪が大きい場合の等化回路の歪補正能力の向上に有効利用することができる。

第一実施例の等化回路の構成図（分配回路１段）。第一実施例の等化回路の構成図（分配回路多段）。数値解析による本発明の効果を示す図（第一実施例）。第二実施例の等化回路の構成図（分配回路１段で前方微遅延）。第二実施例の等化回路の構成図（分配回路多段で前方微遅延）。第二実施例の等化回路の構成図（分配回路１段で後方微遅延）。第二実施例の等化回路の構成図（分配回路多段で後方微遅延）。数値解析による本発明の効果を示す図（第二実施例）。従来の等化回路の動作を説明するための図。従来の等化回路の構成図（分配回路１段）。従来の等化回路の構成図（分配回路多段）。

符号の説明

１、２０〜２２、６１〜６ｎ分配回路
２〜７、２３〜２５、４２、４３−１、４３−２、４ｎ−１〜４ｎ−ｎ、７１〜７ｎ遅延回路
８〜１１、２６、２７微遅延回路
１２〜１５、２８〜３１、５１〜５ｎ、８１〜８（ｎ＋１）乗算回路
１６、３２加算回路
♯１〜♯４レプリカ信号

Claims

受信信号から４つのレプリカ信号を複製し、それぞれのレプリカ信号に遅延を与え、それぞれのレプリカ信号に重み付けをして加減算し、前記受信信号の歪を軽減する等化回路において、
４４Ｇｂｉｔ／ｓのＤＱＰＳＫ信号を受信し、
受信信号が受けた微分群遅延差（ＤＧＤ）が３０ｐｓ又は３５ｐｓであり、
遅延回路１個分の遅延時間はシンボルレートの逆数の時間の０．５倍であり、
微遅延回路１個分の遅延時間は遅延回路１個分の遅延時間よりも小さく、
レプリカ信号に遅延を与える４つの経路は、遅延時間のない第１の経路と、遅延回路１個分と微遅延回路１個分とからなる遅延時間を与える第２の経路と、遅延回路２個分と微遅延回路１個分とからなる遅延時間を与える第３の経路と、遅延回路３個分と微遅延回路２個分とからなる遅延時間を与える第４の経路とからなり、
第２の経路と第３の経路の遅延時間の平均、すなわち、遅延回路１．５個分と微遅延回路１個分とからなる遅延時間を基準遅延時間とし、
前記基準遅延時間と第１の経路及び第４の経路の遅延時間との差分、すなわち、遅延回路１．５個分と微遅延回路１つ分とからなる遅延時間が、シンボルレートの逆数の時間の０．７５倍よりも大きく１．２倍以下である
ことを特徴とする等化回路。
受信信号から４つのレプリカ信号を複製し、それぞれのレプリカ信号に遅延を与え、それぞれのレプリカ信号に重み付けをして加減算し、前記受信信号の歪を軽減する等化回路において、
４４Ｇｂｉｔ／ｓのＤＱＰＳＫ信号を受信し、
受信信号が受けた微分群遅延差（ＤＧＤ）が３５ｐｓであり、
遅延回路１個分の遅延時間はシンボルレートの逆数の時間の０．５倍であり、
微遅延回路１個分の遅延時間は遅延回路１個分の遅延時間よりも小さく、
レプリカ信号に遅延を与える４つの経路は、遅延時間のない第１の経路と、遅延回路１個分からなる遅延時間を与える第２の経路と、遅延回路２個分からなる遅延時間を与える第３の経路と、遅延回路３個分と微遅延回路１個分とからなる遅延時間を与える第４の経路とからなり、
第２の経路と第３の経路の遅延時間の平均、すなわち、遅延回路１．５個分からなる遅延時間を基準遅延時間とし、
前記基準遅延時間と第４の経路の遅延時間との差分、すなわち、遅延回路１．５個分と微遅延回路１つ分とからなる遅延時間が、シンボルレートの逆数の時間の０．７５倍よりも大きく１．２倍以下である
ことを特徴とする等化回路。