JP6532777B2 - 等化器 - Google Patents
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Description
図1は、実施の形態1に係わるレシーバ回路の構成を示すブロック図である。同図において、101は、レシーバ回路を示している。レシーバ回路101は、伝送線路DLに接続され、伝送線路DLには、伝送データDTを出力するドライバ回路DVが接続されている。
図5は、実施の形態1の変形例に係るフィルタ回路の構成を示すブロック図である。図5には、変形例に係るフィルタ回路以外に、タップ係数計算回路105の構成も示されているが、タップ係数計算回路105の構成は、図4に示したタップ係数計算回路105の構成と同じであるため、説明は省略する。
図6は、実施の形態2に係るフィルタ回路106の構成を示すブロック図である。図6にも、フィルタ回路106以外に、タップ係数計算回路105の構成が示されている。図6に示したタップ係数計算回路105の構成は、図4に示したタップ係数計算回路105の構成と同じであるため、説明は省略する。
図8は、実施の形態3に係るレシーバ回路の構成を示すブロック図である。図8に示すレシーバ回路101の構成は、図1に示したレシーバの構成と類似している。ここでは、図1に示したレシーバ回路との相違点を主に説明する。なお、図8では、図1に示した保持回路DH、ドライバ回路DVおよび伝送線路DLは省略されている。
102 入力バッファ
103 判定帰還型イコライザ
104 デマルチプレクサ
105 タップ係数計算回路
106 フィルタ回路
121 データサンプラ
122 エラーサンプラ
123 ビットシフト回路
124 タップ係数乗算回路
125 タップ加算回路
DV ドライバ回路
DL 伝送線路
EQ 等化器
Claims (11)
- 入力データをサンプリングして、前記入力データに応じた時系列のデータ列を出力するデータサンプラと、
前記データサンプラから出力されるデータ列のうち、基準データよりも前のデータ列に対してタップ係数を乗算し、乗算結果と入力信号との演算によって、前記入力データを形成する演算回路と、
前記基準データよりも前のデータ列に基づいて、前記タップ係数を更新するタップ係数計算回路と、
前記データ列のうち、前記基準データと前記基準データよりも後のデータとを受け、前記タップ係数計算回路による前記タップ係数の更新の有無を制御する判定回路と、
を備えた、等化器。 - 請求項1に記載の等化器において、
前記等化器は、所定のオフセットを基にして、前記入力データをサンプリングするエラーサンプラを備え、
前記タップ係数計算回路は、前記データ列のうち、前記基準データよりも前のデータ列と、前記エラーサンプラからのエラーデータとに基づいて、前記タップ係数を更新する、等化器。 - 請求項2に記載の等化器において、
前記等化器は、前記データサンプラからのデータ列と、前記エラーサンプラからのエラーデータとを保持する保持回路を備え、前記保持回路に保持された前記基準データよりも前のデータ列と前記エラーデータが、前記タップ係数計算回路へ供給され、前記保持回路に保持された前記基準データと前記基準データよりも後のデータが、前記判定回路に供給される、等化器。 - 請求項3に記載の等化器において、
前記エラーサンプラは、前記入力データに応じた時系列のエラーデータ列を形成し、形成された前記エラーデータ列のうち、前記基準データに対応するエラーデータが、前記保持回路に保持される、等化器。 - 入力信号を受信する入力バッファと、データサンプラおよびエラーサンプラを有する判定帰還型イコライザと、前記データサンプラから出力されるデータ出力と前記エラーサンプラから出力されるエラー出力を受けて、前記判定帰還型イコライザにおけるタップ係数を適応的に計算するタップ係数計算回路とを備えた等化器であって、
前記等化器は、
前記データサンプラから出力されるデータ出力のうち、基準データとなる前記データ出力のうちの所定の1シンボルのデータと、前記所定の1シンボルよりも1シンボル後のデータと受けるフィルタ回路を備え、
前記フィルタ回路の結果に従って、前記タップ係数計算回路における前記タップ係数の更新の有無が定められる、等化器。 - 請求項5に記載の等化器において、
前記フィルタ回路は、前記基準データと、前記1シンボル後のデータとの間で、排他的論理和の演算を行い、前記排他的論理和の演算結果が一致を示すとき、前記タップ係数計算回路における前記タップ係数の更新を行う、等化器。 - 請求項5に記載の等化器において、
前記フィルタ回路は、前記基準データと、前記1シンボル後のデータとの間で、否定排他的論理和の演算を行い、前記否定排他的論理和の演算結果が不一致を示すとき、前記タップ係数計算回路における前記タップ係数の更新を行う、等化器。 - 請求項5に記載の等化器において、
前記フィルタ回路には、前記フィルタ回路の機能を無効にするイネーブル信号が供給される、等化器。 - 請求項5に記載の等化器において、
前記フィルタ回路は、前記基準データと、前記所定のシンボルよりも後の複数のシンボルのそれぞれのデータとを受ける、等化器。 - 請求項5に記載の等化器において、
前記エラーサンプラは、オフセット係数に従ったオフセットに基づいて、サンプリングを行い、前記オフセット係数の更新の有無が、前記フィルタ回路によって制御される、等化器。 - 請求項10に記載の等化器において、
前記フィルタ回路によって、前記オフセット係数の更新が許容されているとき、前記オフセット係数の更新は、前記基準データとエラー出力とに基づいて行われる、等化器。
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