JPS6143463A - 半導体装置 - Google Patents
半導体装置Info
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- JPS6143463A JPS6143463A JP59164991A JP16499184A JPS6143463A JP S6143463 A JPS6143463 A JP S6143463A JP 59164991 A JP59164991 A JP 59164991A JP 16499184 A JP16499184 A JP 16499184A JP S6143463 A JPS6143463 A JP S6143463A
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- sio2
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- shielding
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8221—Three dimensional integrated circuits stacked in different levels
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- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の高集積化技術、特に一基板上に半
導体素子を多段に形成して３次元化した半導体集積回路
装置（ＩＣ，ＬＳＩ）に関する。
導体素子を多段に形成して３次元化した半導体集積回路
装置（ＩＣ，ＬＳＩ）に関する。
Ｃ背景技術〕
現在の半導体装置、たとえばＩＣの高集積化はチップ当
りの素子数を増すことで２次元バターニングの微細化の
極限に達しようとしている。さらにこれを越えて高集積
化するため、２次元ＩＣを２段、３段と多段に積み重ね
る３次元ＩＣ構造が提案されている。
りの素子数を増すことで２次元バターニングの微細化の
極限に達しようとしている。さらにこれを越えて高集積
化するため、２次元ＩＣを２段、３段と多段に積み重ね
る３次元ＩＣ構造が提案されている。
３次元ＩＣを実用化する一つの例として、溶融石英など
の絶縁板の上に半導体シリコンを形成するＳＯＩ技術が
ある。（工業調査会発行、電子材料１９８３年４月ｐ１
０５〜１１０：古用静二部）これはアモルファス半導体
薄膜をたとえばＳ ｉＯを膜上に形成するもので、この
半導体薄膜はたとえばシランガス（ＳｉＨ４）をグロー
放電で分解することにより容易にＳｉｎ、膜上に半導体
Ｓｉ膜を形成することができる。この方法によれば現在
の技術を使って薄膜化した複数のＭＯＳＦＥＴを基板上
に多段に形成することが可能である。
の絶縁板の上に半導体シリコンを形成するＳＯＩ技術が
ある。（工業調査会発行、電子材料１９８３年４月ｐ１
０５〜１１０：古用静二部）これはアモルファス半導体
薄膜をたとえばＳ ｉＯを膜上に形成するもので、この
半導体薄膜はたとえばシランガス（ＳｉＨ４）をグロー
放電で分解することにより容易にＳｉｎ、膜上に半導体
Ｓｉ膜を形成することができる。この方法によれば現在
の技術を使って薄膜化した複数のＭＯＳＦＥＴを基板上
に多段に形成することが可能である。
この場合、上段、下段の素子間を電気的に絶縁するため
の眉間絶縁膜としてＣＶＤ（気相化学堆積）技術による
Ｓｉｎ、膜が用いられるが、上下の素子間あるいは配線
間で互いに電気的な結合、いわゆるクロストークを生じ
ることが問題となることがわかった。とくにこれらの素
子でデジタル回路を構成している場合のクロストークは
ノイズマージンをなくすことになろう。そして、このよ
うな３次元化したＩＣでは微小化が進むほどクロストー
クが生じ易くなるであろう。
の眉間絶縁膜としてＣＶＤ（気相化学堆積）技術による
Ｓｉｎ、膜が用いられるが、上下の素子間あるいは配線
間で互いに電気的な結合、いわゆるクロストークを生じ
ることが問題となることがわかった。とくにこれらの素
子でデジタル回路を構成している場合のクロストークは
ノイズマージンをなくすことになろう。そして、このよ
うな３次元化したＩＣでは微小化が進むほどクロストー
クが生じ易くなるであろう。
本発明は上記した問題を解決するためになされたもので
あり、その目的とするところは、素子を多段化する３次
元デバイス構造におけるクロストワークをなくし、安定
動作する半導体装置を提供することにある。
あり、その目的とするところは、素子を多段化する３次
元デバイス構造におけるクロストワークをなくし、安定
動作する半導体装置を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は本
明細書の記述及び添付図面よりあきらかになるであろう
。
明細書の記述及び添付図面よりあきらかになるであろう
。
本願において開示される発明のうち代表的なものの概要
を説明すれば下記のとおりである。
を説明すれば下記のとおりである。
すなわち、一つの基板上に複数の半導体素子が絶縁膜を
介して多段に形成された半導体装置において、上記絶縁
膜中にシールド材、たとえば金属膜が介挿されるととも
に、このシールド材は接地電位又は高電位に接続される
ことにより、上下段の素子間の電気的結合を阻止し上記
素子により構成された回路の動作安定が得られ、発明の
目的を達成できる。
介して多段に形成された半導体装置において、上記絶縁
膜中にシールド材、たとえば金属膜が介挿されるととも
に、このシールド材は接地電位又は高電位に接続される
ことにより、上下段の素子間の電気的結合を阻止し上記
素子により構成された回路の動作安定が得られ、発明の
目的を達成できる。
第１図乃至第１０図は本発明の一実施例を示すものであ
って、アモルファス・シリコン（ａ ７Ｓｉ ）を用い
た３次元インバータ回路の１ユニツトの製造プロセスの
工程断面図である。
って、アモルファス・シリコン（ａ ７Ｓｉ ）を用い
た３次元インバータ回路の１ユニツトの製造プロセスの
工程断面図である。
以下、各工程にそって具体的に説明する。
（１）第１図に示すように溶融石英（Ｓｉｎ、）からな
る基板１を用意し、平坦化したその一主表面上にＭｏ（
モリブデン）等の金属をメタライズし、ホトレジストを
使用したエッチ処理によりその一部をバター二ｙグして
Ｍ ｏ ［極２ ａ ＋ ２ ｂ ＋ ２ ｃを形成す
る。このうち、中央のＭ ｏ電極２ｂは前後方向に延び
てＶＣａ 電極を取出すようになる。
る基板１を用意し、平坦化したその一主表面上にＭｏ（
モリブデン）等の金属をメタライズし、ホトレジストを
使用したエッチ処理によりその一部をバター二ｙグして
Ｍ ｏ ［極２ ａ ＋ ２ ｂ ＋ ２ ｃを形成す
る。このうち、中央のＭ ｏ電極２ｂは前後方向に延び
てＶＣａ 電極を取出すようになる。
（２１全面に第２図に示すように、プラズマ、又はスパ
ッタ等によりＳｉｎ、を堆積し、ゲート絶縁膜としての
Ｓ ｒ Ｏｔ膜３を形成し、次いでＳ ｉ Ｈ４（シラ
ン）ガスをグロー放電中で分解することにより、Ｓ ｉ
Ｏｔ膜３上にａ−８ｉ膜４を形成する。なお、このａ−
３ｉ膜種中にはＰ（リン）等のドナをドープすることに
よってｎ−型導電性を付与する。
ッタ等によりＳｉｎ、を堆積し、ゲート絶縁膜としての
Ｓ ｒ Ｏｔ膜３を形成し、次いでＳ ｉ Ｈ４（シラ
ン）ガスをグロー放電中で分解することにより、Ｓ ｉ
Ｏｔ膜３上にａ−８ｉ膜４を形成する。なお、このａ−
３ｉ膜種中にはＰ（リン）等のドナをドープすることに
よってｎ−型導電性を付与する。
＋３１ホ）レジストを使用したエッチ処理により、中央
のＭｏ電極２ｂ上のａ−３ｉ膜４ａを残して他を除去し
、さらに左右のＭｏ電極２ａ、２ｂ上の一部Ｓｉｎ、膜
３を除去する。このあと、Ａ４（アルミニウム）を蒸着
又はスパッタし、ホトエッチすることによって、Ａ２電
極５ ａ ＋ ５ ｂ・・・・・・を第３図のように形
成する。このうち、ａ−３ｉ膜４ａに接続されるＡ！電
極５ ｂ ＊ ５ ｃをソース・ドレインとして負荷Ｍ
Ｏ８ＦＥＴが形成される（第１１図参照）。
のＭｏ電極２ｂ上のａ−３ｉ膜４ａを残して他を除去し
、さらに左右のＭｏ電極２ａ、２ｂ上の一部Ｓｉｎ、膜
３を除去する。このあと、Ａ４（アルミニウム）を蒸着
又はスパッタし、ホトエッチすることによって、Ａ２電
極５ ａ ＋ ５ ｂ・・・・・・を第３図のように形
成する。このうち、ａ−３ｉ膜４ａに接続されるＡ！電
極５ ｂ ＊ ５ ｃをソース・ドレインとして負荷Ｍ
Ｏ８ＦＥＴが形成される（第１１図参照）。
（４＋ ＣＶＤ（気相化学デポジット）法によりＳ
ｉｏｌを全面に堆積させ、第４図に示すよ５ＦＣ厚いＳ
ｉＯ。
ｉｏｌを全面に堆積させ、第４図に示すよ５ＦＣ厚いＳ
ｉＯ。
膜６を形成する。このＳｉｎ、膜６の上に金属、たとえ
ばＡ！を蒸着又はスパッタしてシールド用のＡ２膜７を
形成する。このＡ６膜はその後ホトエッチして一部８を
窓開する。
ばＡ！を蒸着又はスパッタしてシールド用のＡ２膜７を
形成する。このＡ６膜はその後ホトエッチして一部８を
窓開する。
（５）第５図に示すようにＣＶＤ法による５ＩＯｔをシ
ールド用のＡ４膜７を埋め込むよ５Ｋｔ、て全面に堆積
する。このように堆積されたＣＶＤ−８ｉＯ１膜９の上
ＫＳｉＨ，をグロー放電中で分解すること罠より、ａ−
８ｉ膜１０を形成する。
ールド用のＡ４膜７を埋め込むよ５Ｋｔ、て全面に堆積
する。このように堆積されたＣＶＤ−８ｉＯ１膜９の上
ＫＳｉＨ，をグロー放電中で分解すること罠より、ａ−
８ｉ膜１０を形成する。
（６１ａ−８ｉ膜１０の上にＭｏ等をスパッタし、ホト
エッチを行ってＭｏ及びａ−３ｉ膜１ｏの一部を取り除
き第６図に示すように、堆積されたＳ ｒ Ｏｘ膜９の
中央部分にゲートとなるａ−３ｉ膜１０とその両端部に
接続するＭｏ電極１１を形成する。なお、第６図から第
８図までは堆積されたＣＶＤ、ＳｉＯ，膜６，７より下
側の部分は省略して表わされる。
エッチを行ってＭｏ及びａ−３ｉ膜１ｏの一部を取り除
き第６図に示すように、堆積されたＳ ｒ Ｏｘ膜９の
中央部分にゲートとなるａ−３ｉ膜１０とその両端部に
接続するＭｏ電極１１を形成する。なお、第６図から第
８図までは堆積されたＣＶＤ、ＳｉＯ，膜６，７より下
側の部分は省略して表わされる。
（７）全面にプラズマ又はスパッタによりＳｉｎ、を堆
積し、次いでホトエッチを行うことにより第７図に示す
ようにゲートとなるａ−８ｉ膜１０の上にゲート絶縁膜
１２を残すとともに、電極取出しのためのスルーホール
となる部分のＳｉｎ、膜７を取り除く。
積し、次いでホトエッチを行うことにより第７図に示す
ようにゲートとなるａ−８ｉ膜１０の上にゲート絶縁膜
１２を残すとともに、電極取出しのためのスルーホール
となる部分のＳｉｎ、膜７を取り除く。
（８） ホトレジストを用いて堆積されたＳ ｒ Ｏ
ｘ膜９ノ一部をエッチし、第８図に示すようにスルーホ
ール１３．１４をあけ、下段素子のＡ！電極及びシール
ドのためのＡＥ膜７の一部を露出する。
ｘ膜９ノ一部をエッチし、第８図に示すようにスルーホ
ール１３．１４をあけ、下段素子のＡ！電極及びシール
ドのためのＡＥ膜７の一部を露出する。
（９）さいごに全面に八！を蒸着し、又はスパッタし、
ホトレジストを使用してエツチングを行うことにより、
第９図に示すように、ゲート絶縁膜１２上、一対のＭｏ
電極１１ａ、ｌｌｂ上にアルミニウム電極１５．９，１
５ｂ、１５ｃを形成し、同時にスルーホール１３．１４
を通じて下段の素子のＡ４電極５ ａ ＋ ５ ｄに接
続する上段素子のＡ２電極１５ａ、１５ｂ、１５ｄ及び
シールドのためのＡｌ膜７に接続するへ乃電極１５ｃを
形成する。
ホトレジストを使用してエツチングを行うことにより、
第９図に示すように、ゲート絶縁膜１２上、一対のＭｏ
電極１１ａ、ｌｌｂ上にアルミニウム電極１５．９，１
５ｂ、１５ｃを形成し、同時にスルーホール１３．１４
を通じて下段の素子のＡ４電極５ ａ ＋ ５ ｄに接
続する上段素子のＡ２電極１５ａ、１５ｂ、１５ｄ及び
シールドのためのＡｌ膜７に接続するへ乃電極１５ｃを
形成する。
このうち、Ａｋ電極１５ａはＡｐ電極５ａと一方のＭｏ
電極１１ａとを短絡するとともにＶ。ＵＴ端子となる。
電極１１ａとを短絡するとともにＶ。ＵＴ端子となる。
ゲート絶縁膜１２上のＡＡ電極１５ｇはＶＩＮ端子とな
る。他方のＭｏ電極１１ｂに接続されるＡ！電極１５ｃ
はシールドのためのＡＡ膜７に接続され、その端子は接
地電位に接続される。
る。他方のＭｏ電極１１ｂに接続されるＡ！電極１５ｃ
はシールドのためのＡＡ膜７に接続され、その端子は接
地電位に接続される。
下段の他のＡ！電極５ｄに接続されるＡ６電極１５ａは
”ＤＤ端子となる。
”ＤＤ端子となる。
このようなプロセスを経て製造された３次元デバイスは
第１０図に等何回路で示すようにチャネル導電壓の異な
る負荷ＦＥＴとドライバＦＥＴを相補的に接続した３次
元インバータ回路を構成する。
第１０図に等何回路で示すようにチャネル導電壓の異な
る負荷ＦＥＴとドライバＦＥＴを相補的に接続した３次
元インバータ回路を構成する。
実験によればこのインバータの回路においては、チャネ
ル長１０μｍで一段当りの遅延時間６０μｓというデー
タが得られている。
ル長１０μｍで一段当りの遅延時間６０μｓというデー
タが得られている。
以上の実施例で述べたように本発明によれば一つの基板
上に形成したＦＥＴなとの素子上に絶縁膜を形成し、さ
らにその上にアルミニウムのような導電材をおいてその
上に絶縁膜を介してλ−８ｉを用いた素子を形成するこ
とが可能であり、上記導電材を接地電位に接続すること
によりこわが上下素子間でシールド効果をもつことにな
り、クロストロークをなくすことかできる。
上に形成したＦＥＴなとの素子上に絶縁膜を形成し、さ
らにその上にアルミニウムのような導電材をおいてその
上に絶縁膜を介してλ−８ｉを用いた素子を形成するこ
とが可能であり、上記導電材を接地電位に接続すること
によりこわが上下素子間でシールド効果をもつことにな
り、クロストロークをなくすことかできる。
したがって本発明によれば、超高密度であって、動作安
定性のよい３次元デバイスの実現が可能となった。
定性のよい３次元デバイスの実現が可能となった。
以上本発明によってなされた発明を実施例にもとづき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能であることはいうまでもない。
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々に変更可
能であることはいうまでもない。
たとえばシールドとして用いる導電材はアルミニウム以
外の金属やポリシリコン導電性の有機物を用いることが
可能である。
外の金属やポリシリコン導電性の有機物を用いることが
可能である。
シールド用導電材は上下素子間に位置すればよく、部分
的に形成し、あるいは網状に形成してもよい。
的に形成し、あるいは網状に形成してもよい。
上下素子間の層間絶縁膜としてはＣＶ Ｉ）Ｓ ｉ Ｏ
ｔ以外にポリイミド系樹脂を使用することができる。
ｔ以外にポリイミド系樹脂を使用することができる。
なお、ポリイミド樹脂は部分・的に形成してもよく、そ
れによって上面の平坦度をよくすることで、上側の素子
の形成・電極の形成が容易となる。
れによって上面の平坦度をよくすることで、上側の素子
の形成・電極の形成が容易となる。
本発明は複数の半導体素子を多段に形成する半導体装置
全般罠適用することができる。
全般罠適用することができる。
本発明は特にａ−３ｉを用いる半導体素子を有するデバ
イスに応用して有効である。
イスに応用して有効である。
第１図乃至第８図は本発明の一実施例を示し、３次元デ
バイス製造プロセスの工程断面図である。 第９図は本発明の一実施例を示し、アモルファスシリコ
ンを用いた３次元インバータ回路の１ユニツトの完成時
の断面図である。 第１０図は第９図に等価の回路図である。 １・・・石英基板、２ａ、２ｂ・・・Ｍｏ電極、４・・
・ａ−８ｉ膜、５ａ、５ｂ・・・Ａｐ電極、６−ＣＶ
Ｄ −３ｉＯ，膜、７・・・シールド用Ａ４膜、８・・
・窓開部、９ ・＝ ＣＶ Ｄ ・Ｓ ｉＯｔ膜、１Ｏ
−ａ−５ｉ膜、１１ａ。 １ ｌ ｂ −Ｍ ｏ電極、１２− Ｓ ｉＯ，膜、１
３．１４代理人 弁理士 高 橋 明 夫 噴 １ 間 第 ２ 図 第 ３ 図 第 ４ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
バイス製造プロセスの工程断面図である。 第９図は本発明の一実施例を示し、アモルファスシリコ
ンを用いた３次元インバータ回路の１ユニツトの完成時
の断面図である。 第１０図は第９図に等価の回路図である。 １・・・石英基板、２ａ、２ｂ・・・Ｍｏ電極、４・・
・ａ−８ｉ膜、５ａ、５ｂ・・・Ａｐ電極、６−ＣＶ
Ｄ −３ｉＯ，膜、７・・・シールド用Ａ４膜、８・・
・窓開部、９ ・＝ ＣＶ Ｄ ・Ｓ ｉＯｔ膜、１Ｏ
−ａ−５ｉ膜、１１ａ。 １ ｌ ｂ −Ｍ ｏ電極、１２− Ｓ ｉＯ，膜、１
３．１４代理人 弁理士 高 橋 明 夫 噴 １ 間 第 ２ 図 第 ３ 図 第 ４ 図 第 ６ 図 第 ７ 図 第 ８ 図 第 ９ 図
Claims (1)
- 【特許請求の範囲】 １、一つの基板上に複数の半導体素子が絶縁膜を介して
多段に形成された半導体装置であつて、上記絶縁膜中に
上下半導体素子間の電気的影響を阻止するためのシール
ド材が介在されるとともにこのシールド材は接地電位又
は高電位に接続されていることを特徴とする半導体装置
。 ２、上記シールド材は金属からなる特許請求の範囲第１
項に記載の半導体装置。 ３、上記シールド材は導電性の有機物である特許請求の
範囲第１項に記載の半導体装置。 ４、上記半導体素子の少くとも一部はアモルファス半導
体膜を有する特許請求の範囲第１項又は第２項に記載の
半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164991A JPS6143463A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59164991A JPS6143463A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6143463A true JPS6143463A (ja) | 1986-03-03 |
Family
ID=15803761
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59164991A Pending JPS6143463A (ja) | 1984-08-08 | 1984-08-08 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6143463A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143257A (ja) * | 1987-11-28 | 1989-06-05 | Semiconductor Energy Lab Co Ltd | 静電遮蔽膜 |
| EP2293327A1 (fr) * | 2009-09-07 | 2011-03-09 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Circuit intégré à transistors MOS couplés électrostatiquement et procédé de réalisation d'un tel circuit intégré |
| US9318374B2 (en) | 2011-09-21 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device comprising peripheral circuit, Shielding layer, and memory cell array |
| JP2016195212A (ja) * | 2015-04-01 | 2016-11-17 | 株式会社東芝 | 半導体集積回路 |
-
1984
- 1984-08-08 JP JP59164991A patent/JPS6143463A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143257A (ja) * | 1987-11-28 | 1989-06-05 | Semiconductor Energy Lab Co Ltd | 静電遮蔽膜 |
| EP2293327A1 (fr) * | 2009-09-07 | 2011-03-09 | Commissariat à l'Énergie Atomique et aux Énergies Alternatives | Circuit intégré à transistors MOS couplés électrostatiquement et procédé de réalisation d'un tel circuit intégré |
| FR2949904A1 (fr) * | 2009-09-07 | 2011-03-11 | Commissariat Energie Atomique | Circuit integre a transistors mos couples electrostatiquement et procede de realisation d'un tel circuit integre |
| US8853785B2 (en) | 2009-09-07 | 2014-10-07 | Commissariat A L'energie Atomique Et Aux Energies Alternatives | Integrated circuit with electrostatically coupled MOS transistors and method for producing such an integrated circuit |
| US9318374B2 (en) | 2011-09-21 | 2016-04-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device comprising peripheral circuit, Shielding layer, and memory cell array |
| US10170486B2 (en) | 2011-09-21 | 2019-01-01 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor storage device comprising peripheral circuit, shielding layer, and memory cell array |
| JP2016195212A (ja) * | 2015-04-01 | 2016-11-17 | 株式会社東芝 | 半導体集積回路 |
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