JP4573267B2

JP4573267B2 - 薄膜デバイス、薄膜デバイスの製造方法、集積回路、マトリクス装置、電子機器

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Publication number: JP4573267B2
Application number: JP2004333382A
Authority: JP
Inventors: 智幸奥山; 睦木村
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-11-17
Filing date: 2004-11-17
Publication date: 2010-11-04
Anticipated expiration: 2024-11-17
Also published as: JP2006147712A

Description

本発明は、薄膜トランジスタ等の薄膜素子を含む回路層等を積層して構成される薄膜デバイスに関する。

薄膜トランジスタ等の薄膜素子を含む薄膜素子層を積層して構成される薄膜デバイス（いわゆる３次元デバイス）の開発が進められている。例えば、特開平１１−２５１５１７号公報（特許文献１）には、転写元となる基板（転写元基板）上に薄膜素子を含む被転写層を形成し、その後当該被転写層を転写先となる基板上へ転写する技術を適用して、３次元デバイスを製造する方法が開示されている。このような３次元デバイスでは、従来の平面的（２次元的）なレイアウトの工夫では達成し得ない高集積化、高密度化の実現、信号遅延等の配線に関わる不都合の解消、あるいは消費電力の低減など、多くの利点が期待されている。

上述した転写技術によって薄膜デバイスを形成する際には、一方の薄膜素子層に他方の薄膜素子層を転写する際に、貼り合わせ時の接続不良や接着不良による不具合が生じやすい。これらの不具合は、主に、薄膜素子層を支持する基板の反り、たわみ、うねりや、層間絶縁膜の平坦化不足等の影響により、薄膜素子層の相互間の接合力を十分に確保できないことに起因するものである。これに対して、絶縁性の熱硬化型樹脂などを用いて薄膜素子層の相互間を接着した場合には、層間の接合力を確保しやすい。しかし、この方法を採用した場合には、熱硬化型樹脂と薄膜素子層のそれぞれが有する熱膨張係数が大きく異なるため、熱硬化型樹脂の収縮によって薄膜素子層にクラックが発生してしまう場合があり、好ましくない。特に、より多く（例えば３層以上）の薄膜素子層を積層したい場合にはかかる問題が顕著となる。また、２層以上の薄膜素子層を積層する場合には、各薄膜素子層の電気的接続を図るのが容易ではなくなるという問題もある。

特開平１１−２５１５１７号公報

そこで、本発明は、薄膜素子層を積層してなる３次元デバイスにおいて、複数の薄膜素子層の相互間の良好な接合状態を確保し、かつ各層の相互間の電気的接続を容易にすることを可能とする技術を提供することを目的とする。

第１の態様の本発明は、薄膜素子を含む薄膜素子層を積層してなる薄膜デバイスであって、所定面上に形成された第１の薄膜素子層と、上記第１の薄膜素子層の上側に形成され、上記第１の薄膜素子層と電気的に接続される第１の電極端子と、上記第１の薄膜素子層の上側に形成され、上記第１の薄膜素子層とは電気的に接続されない第１の非導通端子と、上記第１の電極端子及び上記第１の非導通端子の上側に形成された第２の薄膜素子層と、上記第２の薄膜素子層を貫通する貫通部と、上記第２の薄膜素子層の上面に露出する上側露出部と、上記第２の薄膜素子層の下面に露出する下側露出部と、を備え、上記第２の薄膜素子層と電気的に接続される第２の電極端子と、上記第２の薄膜素子層を貫通する貫通部と、上記第２の薄膜素子層の上面に露出する上側露出部と、上記第２の薄膜素子層の下面に露出する下側露出部と、を備え、上記第２の薄膜素子層とは電気的に接続されない第２の非導通端子と、を含み、上記第１の電極端子及び上記第１の非導通端子のそれぞれと、上記第２の電極端子及び上記第２の非導通端子のそれぞれの上記下側露出部とを接合することにより、上記第１及び第２の薄膜素子層の相互間の電気的接合及び物理的接合を図るように構成された薄膜デバイスである。

ここで「所定面」とは、薄膜デバイスを形成可能な面であれば如何なるものであってもよく、好適にはガラス等からなる基板の表面が用いられるが、それ以外にも、ある物を構成する任意の面上（時計の面上、エアコンの表面上、プリント基板の上等）、さらには壁、柱、天井、窓ガラス等の構造物の表面上なども該当し得る。また「薄膜素子」とは、薄膜を用いて形成されており所定の機能を果たす素子一般をいい、その内容に特段の限定はないが、例えば薄膜トランジスタや薄膜ダイオード等の能動素子、或いは抵抗等の受動素子などの回路素子が含まれる。

かかる構成によれば、デバイス設計上の制約から大きな面積を確保しにくい電極端子の他に、レイアウトの自由度が高く比較的に大面積の確保が容易な非導通端子を設けているので、薄膜素子層の相互間の接合力を十分に得ることが可能となる。したがって、薄膜素子層を積層してなる３次元デバイスにおいて、複数の薄膜素子層の相互間の良好な接合状態を確保することが可能となる。また、第２の薄膜素子層の上側と下側の双方に電極端子及び非導通端子が露出する構造となっているので、特に、より多く（例えば３層以上）の薄膜素子層を積層したい場合に、各層の相互間の接合力を容易に確保することが可能となる。また、薄膜素子層を貫通させて電極端子を設けているので、各薄膜素子層の電気的接続を図るのが容易となる。特に、転写技術等を採用して各薄膜素子層を積層する場合に、積層方向において各薄膜素子層のデバイス構造を反転させることなく、電気的接続を図ることが可能となる利点がある。

好ましくは、上記第２の電極端子及び上記第２の非導通端子は、それぞれの上記下側露出部が上記第２の薄膜素子層の下面と面一に形成される

これにより、本発明にかかる電極端子及び非導通端子の構造を採用した場合においても、薄膜デバイス全体の厚さを低減することが可能となる。

好ましくは、上記第２の電極端子及び上記第２の非導通端子は、それぞれの上記上側露出部が上記第２の薄膜素子層の上面よりも高く形成される。

各端子が第２の薄膜素子層の上面よりも突出するので、これらを利用することにより、第２の薄膜素子層の上側に更に他の薄膜素子層を積層する場合や、第２の薄膜素子層を他の回路基板等と接合する場合などにおいて、電気的及び物理的接合を図りやすくなる。

好ましくは、上記第１の電極端子と上記第１の非導通端子は、同一材料を用いて形成される。

これにより、電極端子と非導通端子とのそれぞれにより生じる接合力が均一となり、更に良好な接合状態を確保することが可能となる。また、材料が共通化されることにより、電極端子と非導通端子の形成が容易になる。

好ましくは、上記第２の電極端子と上記第２の非導通端子は、同一材料を用いて形成される。

更に好ましくは、上記第１の電極端子、上記第１の非導通端子、上記第２の電極端子及び上記第２の非導通端子は、同一材料を用いて形成される。

同種の材料からなる電極端子同士、非導通端子同士の接合となることから、接合力の更なる向上を図ることが可能となる。また、材料が共通化されることにより、電極端子と非導通端子の形成がより一層容易になる。

第２の態様の本発明は、上述した第１の態様の本発明にかかる薄膜デバイスを製造する方法の好適な一例に関するものである。具体的には、第２の態様の本発明は、薄膜素子を含む薄膜素子層を積層してなる薄膜デバイスの製造方法であって、所定面上に第１の薄膜素子層を形成する第１工程と、上記第１の薄膜素子層の上側に、上記第１の薄膜素子層と電気的に接続される第１の電極端子と、上記第１の薄膜素子層とは電気的に接続されない第１の非導通端子と、を形成する第２工程と、転写元基板上に第２の薄膜素子層を形成する第３工程と、上記第２の薄膜素子層を貫通する貫通部と、上記第２の薄膜素子層の上面に露出する上側露出部と、上記第２の薄膜素子層の下面に露出する下側露出部と、を備え、上記第２の薄膜素子等と電気的に接続される第２の電極端子と、上記第２の薄膜素子層を貫通する貫通部と、上記第２の薄膜素子層の上面に露出する上側露出部と、上記第２の薄膜素子層の下面に露出する下側露出部と、を備え、上記第２の薄膜素子等とは電気的に接続されない第２の非導通端子と、を形成する第４工程と、上記第２の薄膜素子層を所定の仮転写基板へ転写する第５工程と、上記第１の電極端子及び上記第１の非導通端子のそれぞれの上記上側露出部と、上記第２の電極端子及び上記第２の非導通端子のそれぞれの上記下側露出部とを接合させる第６工程と、上記仮転写基板を取り除き、上記第２の薄膜素子層を上記第１の薄膜素子層の上側へ転写する第７工程と、を含む薄膜デバイスの製造方法である。

かかる製造方法によれば、薄膜素子層を積層してなる薄膜デバイスを製造する際において、複数の薄膜素子層の相互間の良好な接合状態を確保し、かつ各層の相互間の電気的接続を容易にすることが可能となる。

好ましくは、上記第１工程に先立って、上記所定面を平坦化する第８工程を更に含む。

これにより、第１の薄膜素子層の上面の平坦性を確保しやすくなり、その上面に形成される第１の電極端子及び第１の非導通端子の高さを均一にしやすくなる。各端子の高さの均一性が向上することによって、層間の接合力をより高めることが可能となる。

好ましくは、上記第３工程に先立って、上記転写元基板の上面を平坦化する第９工程を更に含む。

これにより、第２の薄膜素子層の上面の平坦性を確保しやすくなり、その上面に形成される第２の電極端子及び第２の非導通端子の高さを均一にしやすくなる。各端子の高さの均一性が向上することによって、層間の接合力をより高めることが可能となる。

好ましくは、上記第２工程は、上記第１の薄膜素子層の層内の所定位置を露出させる露出孔を形成する孔形成工程と、上記第１の薄膜素子層の上面を覆い、かつ上記露出孔に埋設される導電膜を形成する導電膜形成工程と、上記導電膜をパターニングし、上記第１の電極端子と上記第１の非導通端子とを形成するパターニング工程と、を含む。

これにより、同一材料からなる第１の電極端子及び第１の非導通端子を少ない工程数で容易に形成することができる。

更に好ましくは、上記第２工程は、上記パターニング工程に先立って、上記導電膜の上面を平坦化する平坦化工程を含む。

これにより、第１の電極端子及び第１の非導通端子のそれぞれの上面の平坦性が向上し、第２の電極端子及び第２の非導通端子との接合状態をより良好にすることができる。また、下層側の第１の薄膜素子層などの凹凸状態が導電膜に反映されている場合であっても、平坦化処理をすることにより、第１の電極端子と第１の非導通端子の高さを揃えることができる。

好ましくは、上記第４工程は、上記第２の薄膜素子層の層内の所定位置を露出させる露出孔と、上記第２の薄膜素子層の所定位置を貫通する貫通孔と、を形成する孔形成工程と、上記第２の薄膜素子層の上面を覆い、かつ上記露出孔及び上記貫通孔に埋設される導電膜を形成する導電膜形成工程と、上記導電膜をパターニングし、上記第２の電極端子と上記第２の非導通端子とを形成するパターニング工程と、を含む。

これにより、同一材料からなる第２の電極端子及び第２の非導通端子を少ない工程数で容易に形成することができる。

更に好ましくは、上記第４工程は、上記パターニング工程に先立って、上記導電膜の上面を平坦化する平坦化工程を含む。

これにより、第２の電極端子及び第２の非導通端子のそれぞれの上面の平坦性が向上し、第１の電極端子及び第１の非導通端子との接合状態をより良好にすることができる。また、下側の第２の薄膜素子層などの凹凸状態が導電膜に反映されている場合であっても、平坦化処理をすることにより、第２の電極端子と第２の非導通端子の高さを揃えることができる。

第３の態様の本発明は、上記した本発明にかかる薄膜デバイスを備える集積回路である。ここで「集積回路」とは、一定の機能を奏するように薄膜デバイス及び関連する配線等が集積され配線された回路をいう。

第４の態様の本発明は、上記した発明にかかる薄膜デバイスを備えるマトリクス装置である。ここで「マトリクス装置」とは、マトリクス状に配置された機能素子を順次選択し、所定の機能を発揮させるように構成された装置をいう。このようなマトリクス装置は、電気光学装置や静電容量検出装置など種々の装置に用いられている。ここで「電気光学装置」とは、電気的作用によって発光し、あるいは外部からの光の状態を変化させる電気光学素子を備えた装置一般をいい、自ら光を発するものと外部からの光の通過を制御するもの双方を含む。例えば、電気光学素子として、液晶素子、電気泳動粒子が分散した分散媒体を有する電気泳動素子、ＥＬ（エレクトロルミネッセンス）素子、電界の印加により発生した電子を発光板に当てて発光させる電子放出素子を備えたアクティブマトリクス型の表示装置等をいう。

第５の態様の本発明は、上記した本発明にかかる薄膜デバイスを備える電子機器である。ここで「電子機器」とは、一定の機能を奏する機器一般をいい、例えば電気光学装置やメモリを備えて構成される。電子機器の構成に特段の限定は無いが、例えば、ＩＣカード、携帯電話、ビデオカメラ、パーソナルコンピュータ、ヘッドマウントディスプレイ、リア型またはフロント型のプロジェクター、さらに表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ等が含まれる。

以下、本発明の実施の態様について図面を参照しながら説明する。

図１は、一実施形態の薄膜デバイスの構成を説明する断面図である。また、図２は、図１に示す薄膜デバイスの部分拡大図である。本実施形態の薄膜デバイスは、ガラスや樹脂などの絶縁性材料からなる基板１０上に、薄膜トランジスタや配線等を含んでなる薄膜素子層１３、薄膜素子層２３及び薄膜素子層３３を積層してなるものである。本実施形態では、薄膜素子層２３及び薄膜素子層３３は、予め転写元となる別基板（転写元基板）に形成された後に、上記特許文献１などに開示されるデバイス転写技術を用いて薄膜素子層１３の上側に転写することによって形成される。

基板１０は、一方面上に薄膜素子層１３などが積層されるものである。この基板１０としては、ガラス基板やプラスチック基板などが好適に用いられる。また、基板１０は、少なくとも一方面がＣＭＰ法（化学的機械的研磨法）などの手法によって平坦化処理されていることが好ましい。なお、本実施形態においては、基板１０の上面が本発明にかかる「所定面」に相当する。

薄膜素子層１３は、薄膜トランジスタやその他の薄膜素子（例えばキャパシタ等）、及び配線膜などの回路要素を含んでおり、基板１０の一方面（所定面）上に形成されている。この薄膜素子層１３は、基板１０からの不純物の侵入を防ぐ機能を担う下地層１２を含んでいる。下地層１２としては、例えば、酸化シリコン膜が好適に用いられる。なお、薄膜素子層１３が本発明における「第１の薄膜素子層」に相当する。

電極端子１６及び非導通端子１７は、それぞれ薄膜素子層１３の上側に形成されている。電極端子１６は、薄膜素子層１３と電気的に接続されており、主として薄膜素子層１３と薄膜素子層２３との相互間を電気的に接合させる機能を担い、更に物理的に接合させる機能も担う。非導通端子１７は、薄膜素子層１３とは電気的に接続されておらず、主として薄膜素子層１３と薄膜素子層２３との相互間を物理的に接合させる機能を担う。なお、電極端子１６が本発明における「第１の電極端子」に相当し、非導通端子１７が本発明における「第１の非導通端子」に相当する。

本実施形態では、電極端子１６と非導通端子１７とは、互いに略同一の高さ（厚さ）を有し、かつ同一材料を用いて形成されている。ここで、電極端子１６及び非導通端子１７を形成する材料としては、導電体であれば如何なるものも採用し得るが、特にＩｎＡｕ（インジウム−金）を用いることが好ましい。これにより、接合の低温下を図ることが可能となる。

また本実施形態では、非導通端子１７は、薄膜素子層１３の上側であって電極端子１６の形成領域を除くほぼ全領域に形成されている、より詳細には、非導通端子１７は、電極端子１６との間で必要十分な絶縁状態を確保できる隙間を保ちつつ、薄膜素子層１３と薄膜素子層２３との層間の広い範囲に渡って形成されている。これにより、薄膜素子層１３と薄膜素子層２３との物理的接合をより強固にすることが可能となる。また、このように導電膜を用いて広範囲に形成された非導通端子１７は、薄膜素子層１３と薄膜素子層２３との相互間に介在して両者間を電磁的にシールドし、薄膜トランジスタ等から放射される電磁波による電磁干渉を回避する機能を発揮することも期待される。

薄膜素子層２３は、薄膜トランジスタやその他の薄膜素子（例えばキャパシタ等）及び配線膜などの回路要素を含んでおり、電極端子１６等の上側に形成されている。この薄膜素子層２３は、当該薄膜素子層２３を形成する際における転写元基板からの不純物の侵入を防ぐ機能を担う下地層２２を含んでいる。下地層２２としては、例えば、酸化シリコン膜が好適に用いられる。なお、薄膜素子層２３が本発明における「第２の薄膜素子層」に相当する。

電極端子２６は、部分的に薄膜素子層２３を貫通させながら設けられている。この電極端子２６は、薄膜素子層２３と電気的に接続されており、主として薄膜素子層１３と薄膜素子層２３の相互間及び薄膜素子層２３と薄膜素子層３３の相互間をそれぞれ電気的に接続させる機能を担い、更に物理的に接合させる機能も担う。より詳細には、図２（Ａ）に示すように電極端子２６は、薄膜素子層２３を貫通する貫通部２６ａと、薄膜素子層２３の上面に露出する上側露出部２６ｂと、薄膜素子層２３の下面に露出する下側露出部２６ｃと、を備えている。電極端子２６の下側露出部２６ｃと電極端子１６の上部とが接合することにより、各薄膜素子層の相互間における電気的接合が図られる。

図示のように、本実施形態の上側露出部２６ｂは、薄膜素子層２３の上面よりも高く突出させて形成される。これにより、薄膜素子層３３との接合がより容易となる。また、図示のように、下側露出部２６ｃ（及び後述する下側露出部２７ｃ）は、薄膜素子層２３の下面と面一に形成される。これにより、薄膜デバイス全体の厚みをより低減することができる。なお、電極端子２６が本発明における「第２の電極端子」に相当する。

非導通端子２７は、部分的に薄膜素子層２３を貫通させながら設けられている。この非導通端子２７は、薄膜素子層２３とは電気的に接続されておらず、主として薄膜素子層１３と薄膜素子層２３の相互間及び薄膜素子層２３と薄膜素子層３３の相互間をそれぞれ物理的に接合させる機能を担う。より詳細には、図２（Ｂ）に示すように非導通端子２７は、薄膜素子層２３を貫通する貫通部２７ａと、薄膜素子層２３の上面に露出する上側露出部２７ｂと、薄膜素子層２３の下面に露出する下側露出部２７ｃと、を備えている。非導通端子２７の下側露出部２７ｃと非導通端子１７の上部とが接合することにより、各薄膜素子層の相互間における物理的接合が図られる。

図示のように、本実施形態の上側露出部２７ｂは、薄膜素子層２３の上面よりも高く突出させて形成される。これにより、薄膜素子層３３との接合がより容易となる。また、図示のように、下側露出部２７ｃ（及び上述した下側露出部２６ｃ）は、薄膜素子層２３の下面と面一に形成される。これにより、薄膜デバイス全体の厚みをより低減することができる。なお、非導通端子２７が本発明における「第２の非導通端子」に相当する。

電極端子２８は、薄膜素子層２３の上側に設けられている。この電極端子２８は、薄膜素子層２３と電気的に接続されており、主として薄膜素子層２３と薄膜素子層３３とを電気的に接続させる機能を担い、更に物理的に接合させる機能も担う。

本実施形態では、電極端子２６、２８と非導通端子２７とは、互いに略同一の高さ（厚さ）を有し、かつ同一材料を用いて形成されている。ここで、電極端子２６、２８及び非導通端子２７を形成する材料としては、導電体であれば如何なるものも採用し得るが、特にＩｎＡｕ（インジウム−金）を用いることが好ましい。これにより、接合の低温下を図ることが可能となる。また、これらの電極端子２６、２８及び非導通端子２７は、上述した電極端子１６及び非導通端子１７と同一材料を用いて形成されていることが更に好ましい。これにより、各端子間の接合性をより良好にすることができる。

また、本実施形態における非導通端子２７は、薄膜素子層２３の上側であって各電極端子２６、２８の形成領域を除くほぼ全領域に形成されている。より詳細には、非導通端子２７は、各電極端子２６、２８との間で必要十分な絶縁状態を確保できる隙間を保ちつつ、薄膜素子層１３と薄膜素子層２３との層間の広い範囲に渡って形成されている。これにより、薄膜素子層１３と薄膜素子層２３との物理的接合をより強固にすることが可能となる。また、このように導電膜を用いて広範囲に形成された非導通端子２７は、薄膜素子層１３と薄膜素子層２３との相互間に介在して両者間を電磁的にシールドし、薄膜トランジスタ等から放射される電磁波による電磁干渉を回避する機能を発揮することも期待される。

薄膜素子層３３は、薄膜トランジスタやその他の薄膜素子（例えばキャパシタ等）及び配線膜などの回路要素を含んでおり、電極端子２６等の上側に形成されている。この薄膜素子層３３は、当該薄膜素子層３３を形成する際における転写元基板からの不純物の侵入を防ぐ機能を担う下地層３２を含んでいる。下地層３２としては、例えば、酸化シリコン膜が好適に用いられる。

電極端子３６は、部分的に薄膜素子層３３を貫通させながら設けられている。この電極端子３６は、薄膜素子層３３と電気的に接続されており、主として薄膜素子層２３と薄膜素子層３３とを電気的に接続させる機能を担い、更に物理的に接合させる機能も担う。電極端子３６は、上述した電極端子２６と同様に貫通部、上側露出部、下側露出部を備えている（図２（Ａ）参照）。電極端子３６の下側露出部と電極端子２６の上側露出部２６ｂとが接合することにより、各薄膜素子層の相互間における電気的及び物理的接合が図られる。また、電極端子３６の上側露出部を利用して、図示しない他の電気回路等との電気的接続が図られる。

非導通端子３７は、部分的に薄膜素子層３３を貫通させながら設けられている。この非導通端子３７は、薄膜素子層３３とは電気的に接続されておらず、主として薄膜素子層２３と薄膜素子層３３とを物理的に接合させる機能を担う。非導通端子３７は、上述した電極端子２７と同様に貫通部、上側露出部、下側露出部を備えている（図２（Ｂ）参照）。非導通端子３７の下側露出部と非導通端子２７の上側露出部２６ｂとが接合することにより、各薄膜素子層の相互間における物理的接合が図られる。

電極端子３８は、薄膜素子層３３と電気的に接続されており、薄膜素子層３３の上側に設けられている。この電極端子３６の上側露出部を利用して、図示しない他の電気回路等との電気的接続が図られる。

本実施形態の薄膜デバイスはこのような構成を備えており、次に当該薄膜デバイスを製造する方法の好適な一例について説明する。

図３〜図６は、一実施形態の薄膜デバイスの製造方法を説明する工程断面図である。

まず、図３（Ａ）に示すように、転写元基板３０の一方面上に剥離層３１を形成する。ここで、転写元基板３０は、後述する工程の都合上、透光性を有するもの（例えば、ガラス基板等）であることが好ましい。また、剥離層３１は、照射される光を吸収し、その層内や界面において剥離を生じるような性質を有するものであり、光照射により剥離層３１を構成する物質の原子間または分子間の結合力が消失または減少するものであると更に好ましい。このような剥離層３１の組成としては、半導体、金属、強誘電体、有機化合物など種々のものが考えられるが、特にアモルファスシリコンが好適に用いられる。アモルファスシリコンはＣＶＤ、特に低圧ＣＶＤやプラズマＣＶＤにより成膜するのが好ましい。

次に、図３（Ｂ）に示すように、転写元基板３０の一方面上に薄膜素子層３３を形成する。具体的には、まず、スパッタ法やＣＶＤ法などの各種成膜法によって、酸化シリコン等からなる下地層３２を形成する。その後、下地層３２の上面に、薄膜トランジスタ等を含んでなる薄膜素子層３３を形成する。薄膜素子層３３の具体的な製造工程は、薄膜素子として何を採用するか、どのようなレイアウトを採用するか、等の個別的事情によってその内容が異なるが、当該事情に応じて周知の製造技術を適宜組み合わせて用いればよい。このとき、薄膜素子層３３に含まれる薄膜素子や配線などと、後に形成する第２の電極端子２６との電気的接続を図るための露出孔３３ａ及び貫通孔３３ｂを適宜形成しておく。

なお、薄膜素子層３３等の形成工程に先立って、転写元基板３０の一方面を平坦化しておくことも好ましい。この平坦化処理には、例えばＣＭＰ法を採用し得る。

次に、図３（Ｃ）〜図３（Ｅ）に示すように、薄膜素子層３３の上側に、電極端子３６、３８と非導通端子３７を形成する。

具体的には、まず図３（Ｃ）に示すように、薄膜素子層３３の上面に導電膜３４を形成する。例えば本実施形態では、導電膜３４としてＩｎＡｕ膜を採用する。ＩｎＡｕ膜は、スパッタ法や蒸着法などの成膜法によって形成することが可能である。

次に、図３（Ｄ）に示すように、導電膜３４の上面をＣＭＰ法やエッチバック法などの方法によって平坦化する。なお、本工程は省略してもよい。

次に、図３（Ｅ）に示すように、周知のフォトリソグラフィ技術及びエッチング技術などを用いて導電膜３４をパターニングし、電極端子３６、３８と非導通端子３７を形成する。

次に、図４（Ａ）〜図４（Ｃ）に示すように、薄膜素子層３３を仮転写基板４０へ転写する。

具体的には、まず図４（Ａ）に示すように、仮転写基板４０の一方面上に接着材４１を塗布し、薄膜素子層３３を当該接着材４１の形成面側と対向させて配置する。ここで、接着材４１としては、後の工程における除去を容易にするために水溶性の接着材を採用することが好ましい。

次に、図４（Ｂ）に示すように、接着材４１を介して仮転写基板４０と薄膜素子層３３とを接合する。そして、仮転写基板３０を介して剥離層３１に対してレーザ光を照射することによって、剥離層３１に対してエネルギーを与える。これにより、剥離層３１の層内及び／又は界面に剥離を生じさせ、剥離層３１の密着力を弱めることができる。本実施形態では剥離層３１としてアモルファスシリコンを採用しているので、例えば波長１００ｎｍ〜３５０ｎｍ程度のレーザ光（エキシマレーザ等）を用いることにより、効果的に剥離を生じさせることができる。

なお、本工程における処理は、どのような材料を用いて剥離層を形成したかによってその内容が異なるものであり、上記はその一例である。基本的には、エネルギー付与の方法については、剥離層３１に剥離を生じさせ得るものであれば如何なる方法も採用し得る。

次に、図４（Ｃ）に示すように、転写元基板３０を仮転写基板４０から取り除き、薄膜素子層３３を仮転写基板４０へ移動させる。転写元基板３０の取り外しは、例えばくさび状の部材（治具）を転写元基板３０と仮転写基板４０との間に差し入れて、両基板を引き離す力を加えることによって行われる。なお、転写元基板３０の取り外し後、仮転写基板４０へ転写された薄膜素子層３３の底面には剥離層３１が残留する場合がある。この残留分を完全に取り除くための方法としては、例えば洗浄、エッチング、アッシング、研磨等の方法、またはこれらを組み合わせた方法の中から適宜選択して採用することができる。

次に、図４（Ｄ）に示すように、転写元基板２０の一方面上に剥離層２１を形成し、この剥離層２１の上側に薄膜素子層２３、電極端子２６、２８、非導通端子２７のそれぞれを形成する。これらの具体的な形成方法については、上述した薄膜素子層３３等の場合と同様であり（図３（Ａ）〜図３（Ｅ）参照）、ここでは詳細な説明を省略する。

次に、図５（Ａ）〜図５（Ｃ）に示すように、薄膜素子層２３を仮転写基板４０へ転写する。

具体的には、まず図５（Ａ）に示すように、転写元基板４０に支持された薄膜素子層３３と、転写元基板２０に支持された薄膜素子層２３とを向かい合わせ、薄膜素子層２３側の電極端子２６、２８及び非導通端子２７のそれぞれの上側露出部と、薄膜素子層３３側の各電極端子３６及び非導通端子３７のそれぞれの下側露出部とを接合させる。本実施形態ではＩｎＡｕを用いて各端子を形成しているので、本工程では、各端子を当接させた状態で１５０℃、３０分間程度の熱処理を行う。これにより、各端子の相互間の界面を固相拡散接合させることができる。ＩｎＡｕを採用することで、本工程の処理に必要な熱処理温度を低温化することが可能となる。

なお、本工程における処理は、どのような材料を用いて各端子を形成したかによってその内容が異なるものであり、上記はその一例である。上記の方法以外の方法（例えばハンダ接合など）を採用することもできる。

次に、図５（Ｂ）及び図５（Ｃ）に示すように、転写元基板２０を取り除き、薄膜素子層２３を薄膜素子層３３の下側へ転写する。

具体的には、まず図５（Ｂ）に示すように、転写元基板２０を介して剥離層２１に対してレーザ光を照射することによってエネルギーを与え、剥離層２１の密着力を弱める。次に、図５（Ｃ）に示すように、転写元基板２０を仮転写基板４０から取り除き、薄膜素子層２３を薄膜素子層３３の下側へ移動させる。これら各工程の詳細条件については、上述した薄膜素子層３３の場合と同様であり（図４（Ｂ）及び図４（Ｃ）参照）、ここでは詳細な説明を省略する。

次に、図６（Ａ）に示すように、基板１０の一方面上に薄膜素子層１３、電極端子１６、１８、非導通端子１７のそれぞれを形成する。これらの具体的な形成方法については、上述した薄膜素子層２３、３３等の場合と同様であり（図３（Ａ）〜図３（Ｅ）参照）、ここでは詳細な説明を省略する。

次に、図６（Ｂ）及び図６（Ｃ）に示すように、薄膜素子層２３、３３を基板１０へ転写する。

具体的には、まず図６（Ｂ）に示すように、転写元基板４０に支持された薄膜素子層２３、３３と、基板１０に支持された薄膜素子層１３とを向かい合わせ、薄膜素子層２３側の電極端子２６及び非導通端子２７のそれぞれの下側露出部と、薄膜素子層１３側の電極端子１６及び非導通端子１７のそれぞれの上側露出部とを接合させる。本実施形態ではＩｎＡｕを用いて各端子を形成しているので、本工程では、各端子を当接させた状態で１５０℃、３０分間程度の熱処理を行う。これにより、各端子の相互間の界面を固相拡散接合させることができる。ＩｎＡｕを採用することで、本工程の処理に必要な熱処理温度を低温化することが可能となる。

次に、図６（Ｃ）に示すように、仮転写基板４０を取り除き、薄膜素子層２３、３３を薄膜素子層１３の上側へ転写する。具体的には、水溶性の接着材４１を水で洗い流すことにより、仮転写基板４０を基板１０から取り除き、薄膜素子層２３、３３を薄膜素子層１３の上側へ移動させることができる。

このように、本実施形態によれば、デバイス設計上の制約から大きな面積を確保しにくい電極端子の他に、レイアウトの自由度が高く比較的に大面積の確保が容易な非導通端子を設けているので、薄膜素子層の相互間の接合力を十分に得ることが可能となる。したがって、薄膜素子層を積層してなる３次元デバイスにおいて、複数の薄膜素子層の相互間の良好な接合状態を確保することが可能となる。

また、本実施形態によれば、第２の薄膜素子層（薄膜素子層２３）の上側と下側の双方に電極端子及び非導通端子が露出する構造となっているので、より多く（３層以上）の薄膜素子層を積層したい場合に、各層の相互間の接合力を容易に確保することが可能となる。

また、本実施形態によれば、薄膜素子層を貫通させて電極端子を設けているので、各薄膜素子層の電気的接続を図るのが容易となる。特に、転写技術等を採用して各薄膜素子層を積層する場合に、積層方向において各薄膜素子層のデバイス構造を反転させることなく、電気的接続を図ることが可能となる利点がある。

次に、上述した実施形態にかかる薄膜デバイスの応用例について説明する。

図７は、薄膜デバイスを含んで構成されるマトリクス装置の回路ブロック図である。本実施形態のマトリクス装置１００は、ｍ本の走査線Ｙ１〜Ｙｍに対して所定の走査信号を供給する走査線ドライバ１０１と、ｎ本のデータ線Ｘ１〜Ｘｎに対して所定のデータ信号を供給するデータ線ドライバ１０２と、走査線とデータ線との各交点に接続される機能部１０３と、を含んで構成されている。ここで、機能部１０３としては種々のものが考えられる。例えば、液晶素子、有機エレクトロルミネッセンス素子、電気泳動素子等を含んでなる画素回路を機能部１０３としてマトリクス装置１００を構成した場合には、電気光学装置（表示装置）が得られる。また、静電容量検出素子を機能部１０３としてマトリクス装置１００を構成した場合には、指紋センサ等が得られる。また、光電検出素子を機能部１０３としてマトリクス装置１００を構成した場合には、人工網膜装置が得られる。また、走査線ドライバ１０１、データ線ドライバ１０２のそれぞれについても、本発明にかかる薄膜デバイスを用いて構成することができる。

図８は、薄膜デバイスを含んで構成される電子機器の具体例を説明する図である。図８（Ａ）は携帯電話への適用例であり、当該携帯電話５３０はアンテナ部５３１、音声出力部５３２、音声入力部５３３、操作部５３４、及び上述したマトリクス装置を含んでなる表示部５３５を備えている。図８（Ｂ）はビデオカメラへの適用例であり、当該ビデオカメラ５４０は受像部５４１、操作部５４２、音声入力部５４３、及び上述したマトリクス装置を含んでなる表示部５４４を備えている。図８（Ｃ）はテレビジョンへの適用例であり、当該テレビジョン５５０は上述したマトリクス装置を含んでなる表示部５５１を備えている。なお、パーソナルコンピュータ等に用いられるモニタ装置に対しても同様に本発明に係る電気光学装置を適用し得る。図８（Ｄ）はロールアップ式テレビジョンへの適用例であり、当該ロールアップ式テレビジョン５６０は、上述したマトリクス装置を含んでなる表示部５６１を備えている。また、上述した例に限らず、本発明にかかる薄膜デバイスはあらゆる電子機器に適用可能である。例えば、この他に、表示機能付きファックス装置、デジタルカメラのファインダ、携帯型ＴＶ、ＰＤＡ、電子手帳、電光掲示盤、宣伝公告用ディスプレイ、ＩＣカードなどにも適用することができる。

なお、本発明は上述した実施形態の内容に限定されるものではなく、本発明の要旨の範囲内において種々の変形実施が可能である。

例えば、上述した実施形態では、剥離層を用いた手法によって転写元基板の取り外しを行っていたが、これ以外にも、エッチング等により溶解させる方法や機械的研磨等によって削り取る方法など、種々の実施態様が考えられる。

また、上述した実施形態のように薄膜素子層を３層とせず、薄膜素子層１３、２３の２層構造としてもよい。この場合には、薄膜素子層２２の上側に露出する各端子の上側露出部２６ｂ、２７ｂを外部（例えば、回路基板等）との接続部として用いることができる。また、この場合の製造方法については、上述した図４（Ａ）〜図４（Ｃ）に示した各工程と同様にして、転写元基板２２上に形成した薄膜素子層２３等を仮転写基板４０に一旦転写し、その後、図６（Ａ）〜図６（Ｃ）に示した各工程と同様にして、薄膜素子層２２を薄膜素子層１３の上側へ転写すればよい。

一実施形態の薄膜デバイスの構成を説明する断面図である。図１に示す薄膜デバイスの部分拡大図である。一実施形態の薄膜デバイスの製造方法を説明する工程断面図である。一実施形態の薄膜デバイスの製造方法を説明する工程断面図である。一実施形態の薄膜デバイスの製造方法を説明する工程断面図である。一実施形態の薄膜デバイスの製造方法を説明する工程断面図である。薄膜デバイスを含んで構成されるマトリクス装置の回路ブロック図である。薄膜デバイスを含んで構成される電子機器の具体例を説明する図である。

符号の説明

１０…基板、１３…（第１の）薄膜素子層、１４、２４…導電膜、１６…（第１の）電極端子、１７…（第１の）非導通端子、２０…転写元基板、２３…（第２の）薄膜素子層、２６…（第２の）電極端子、２６ａ…貫通部、２６ｂ…上側露出部、２６ｃ…下側露出部、２７…（第２の）非導通端子、２７ａ…貫通部、２７ｂ…上側露出部、２７ｃ…下側露出部、４０…仮転写基板

Claims

薄膜素子を含む薄膜素子層を積層してなる薄膜デバイスであって、
所定面上に形成された第１の薄膜素子層と、
前記第１の薄膜素子層の上側に形成され、前記第１の薄膜素子層と電気的に接続される第１の電極端子と、
前記第１の薄膜素子層の上側に形成され、前記第１の薄膜素子層とは電気的に接続されない第１の非導通端子と、
前記第１の電極端子及び前記第１の非導通端子の上側に形成された第２の薄膜素子層と、
前記第２の薄膜素子層を貫通する貫通部と、前記第２の薄膜素子層の上面に露出する上側露出部と、前記第２の薄膜素子層の下面に露出する下側露出部と、を備え、前記第２の薄膜素子層と電気的に接続される第２の電極端子と、
前記第２の薄膜素子層を貫通する貫通部と、前記第２の薄膜素子層の上面に露出する上側露出部と、前記第２の薄膜素子層の下面に露出する下側露出部と、を備え、前記第２の薄膜素子層とは電気的に接続されない第２の非導通端子と、を含み、
前記第１の電極端子と前記第２の電極端子の下側露出部とを接合し、前記第１の非導通端子と前記第２の非導通端子の下側露出部とを接合することにより、前記第１及び第２の薄膜素子層の相互間の電気的接合及び物理的接合を図るように構成された、薄膜デバイス。
前記第２の電極端子及び前記第２の非導通端子は、それぞれの前記下側露出部が前記第２の薄膜素子層の下面と面一に形成される、請求項１に記載の薄膜デバイス。
前記第２の電極端子及び前記第２の非導通端子は、それぞれの前記上側露出部が前記第２の薄膜素子層の上面よりも高く形成される、請求項１に記載の薄膜デバイス。
前記第１の電極端子と前記第１の非導通端子は、同一材料を用いて形成されている、請求項１に記載の薄膜デバイス。
前記第２の電極端子と前記第２の非導通端子は、同一材料を用いて形成されている、請求項１に記載の薄膜デバイス。
前記第１の電極端子、前記第１の非導通端子、前記第２の電極端子及び前記第２の非導通端子は、同一材料を用いて形成されている、請求項１に記載の薄膜デバイス。
薄膜素子を含む薄膜素子層を積層してなる薄膜デバイスの製造方法であって、
所定面上に第１の薄膜素子層を形成する第１工程と、
前記第１の薄膜素子層の上側に、前記第１の薄膜素子層と電気的に接続される第１の電極端子と、前記第１の薄膜素子層とは電気的に接続されない第１の非導通端子と、を形成する第２工程と、
転写元基板上に第２の薄膜素子層を形成する第３工程と、
前記第２の薄膜素子層を貫通する貫通部と、前記第２の薄膜素子層の上面に露出する上側露出部と、前記第２の薄膜素子層の下面に露出する下側露出部と、を備え、前記第２の薄膜素子等と電気的に接続される第２の電極端子と、前記第２の薄膜素子層を貫通する貫通部と、前記第２の薄膜素子層の上面に露出する上側露出部と、前記第２の薄膜素子層の下面に露出する下側露出部と、を備え、前記第２の薄膜素子等とは電気的に接続されない第２の非導通端子と、を形成する第４工程と、
前記第２の薄膜素子層を所定の仮転写基板へ転写する第５工程と、
前記第１の電極端子と前記第２の電極端子の下側露出部とを接合し、前記第１の非導通端子と前記第２の非導通端子の下側露出部とを接合する第６工程と、
前記仮転写基板を取り除き、前記第２の薄膜素子層を前記第１の薄膜素子層の上側へ転写する第７工程と、
を含む、薄膜デバイスの製造方法。
前記第１工程に先立って、前記所定面を平坦化する第８工程を更に含む、請求項７に記載の薄膜デバイスの製造方法。
前記第３工程に先立って、前記転写元基板の上面を平坦化する第９工程を更に含む、請求項７に記載の薄膜デバイスの製造方法。
前記第２工程は、
前記第１の薄膜素子層の層内の所定位置を露出させる露出孔を形成する孔形成工程と、
前記第１の薄膜素子層の上面を覆い、かつ前記露出孔に埋設される導電膜を形成する導電膜形成工程と、
前記導電膜をパターニングし、前記第１の電極端子と前記第１の非導通端子とを形成するパターニング工程と、
を含む、請求項７に記載の薄膜デバイスの製造方法。
前記第２工程は、
前記パターニング工程に先立って、前記導電膜の上面を平坦化する平坦化工程を更に含む、請求項１０に記載の薄膜デバイスの製造方法。
前記第４工程は、
前記第２の薄膜素子層の層内の所定位置を露出させる露出孔と、前記第２の薄膜素子層の所定位置を貫通する貫通孔と、を形成する孔形成工程と、
前記第２の薄膜素子層の上面を覆い、かつ前記露出孔及び前記貫通孔に埋設される導電膜を形成する導電膜形成工程と、
前記導電膜をパターニングし、前記第２の電極端子と前記第２の非導通端子とを形成するパターニング工程と、
を含む、請求項７に記載の薄膜デバイスの製造方法。
前記第４工程は、
前記パターニング工程に先立って、前記導電膜の上面を平坦化する平坦化工程を更に含む、請求項１２に記載の薄膜デバイスの製造方法。
請求項１乃至６のいずれかに記載の薄膜デバイスを備える集積回路。
請求項１乃至６のいずれかに記載の薄膜デバイスを備えるマトリクス装置。
請求項１乃至６のいずれかに記載の薄膜デバイスを備える電子機器。