CN102959633A - 存储器写操作方法和电路 - Google Patents

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Abstract

在一些实施例中，可以从字线驱动器升压和/或从位线访问晶体管升压获得写字线升压。

Description

存储器写操作方法和电路
背景技术
最小操作供电电压（Vccmin）是现今的处理器的重要参数。降低Vccmin是降低处理器的功耗的有效方式。存储单元（例如在寄存器堆（例如在处理器核心内部）中的那些存储单元）典型地是在降低Vccmin时的限制块。对于存储单元，Vccmin可以是三个分量中的最大值：写Vccmin、读Vccmin和保持Vccmin。
图1示出常规8T寄存器堆单元。对于这种单元，写Vccmin可能是这三个中最差的，即需要最高电平。图1的8T（M1至M8）单元具有由晶体管M1-M4、写访问晶体管M5-M6和读访问晶体管M7-M8形成的存储单元。存在写字线（WWL）和读字线（RDWL），所述写字线（WWL）用于当数据要（从写位线WRBL、WRBL#）被写入该单元时接通写访问晶体管M5-M6，所述读字线（RDWL）接通访问晶体管M8以基于它是接通还是关断访问晶体管M7来读出该单元中的数据。还包括字线驱动器102（由反相器P1/N1形成），用于基于其输入（WLIN）的值来将写字线驱动为高或低。
对于写操作，根据要写入该单元的数据，互补地驱动写位线（WRBL和WRBL#）。然后将写字线（WWL）驱动为高，使得分别经由写通过门晶体管M5和M6，数据被写入该单元的互补节点D#和D。遗憾的是，可能发生在要将“0”写入该单元的通过门晶体管（M5或M6）与其关联的上拉晶体管（分别为M1或M3）之间的争用问题，尤其是当对单元（M1、M3）供电的Vccmin电平下降时。
已经有用于纠正写争用问题的几种不同方法。动态VCC崩溃（collapse）是一种能够产生写Vccmin改进的写辅助技术。然而，在较低供电电压电平处，一般必须限制VCC崩溃的幅度和持续时间，这是由于在相同列上未被选择的单元的保持。此外，VCC崩溃技术主要有助于写争用，但是可能不利地影响写完成过程。
字线升压是能够有助于争用以及写完成过程的另一种写辅助技术。使用集成电荷泵和电平移动器电路来提供字线升压，从而允许写Vccmin被降低。遗憾的是，基于电荷泵和电平移动的升压需要仔细的设计和功率管理以便达到净功率节省。因此，新方法可能是所期望的。
附图说明
在附图的图中，作为示例而非限制，示出了本发明的实施例，在附图中类似的附图标记指代类似的元素。
图1示出具有写字线驱动器的常规存储单元。
图2示出根据一些实施例的具有写字线升压驱动器的存储单元。
图3是根据一些实施例的示出图2中所示的信号中的一些的时序图。
图4示出根据一些实施例的包括单元（例如图2中所示的那些单元）的寄存器堆阵列。
图5示出根据一些实施例的用于生成升压和字线写使能信号的电路。
图6是根据一些实施例的示出图5的电路的信号中的一些的时序图。
图7示出根据一些实施例的具有升压和写数据使能路由的子阵列平面图。
图8示出根据一些实施例的用于实施子阵列停放（parking）的电路。
图9示出根据一些实施例的写数据驱动器电路。
图10示出根据一些附加实施例的写数据驱动器电路。
具体实施方式
根据一些实施例，用于实施字线升压的方法和电路被公开。字线升压可以被用作有效写辅助技术，尤其是对于不断降低的供电电压，这是因为字线升压可以被采用而没有显著（如果有的话）不利地影响在相同列上未被选择的单元的保持。
在一些实施例中，可以使用到写字线上的电容性耦合来对写字线（WWL）进行升压。这样，可以实现WWL升压而无需功耗大的电荷泵或复杂的电平移动器（尽管在一些本发明实施例中，取决于特定设计关注，可以将它们与如在这里教导的电容性升压能力一起包括）。可以使用在大多数情况下已经存在的叠加电容（例如在驱动器和访问FET上的栅极叠加电容的一部分）来在WWL上创建电容性升压的电压。
图2示出具有用于实施电容性耦合的字线升压的写字线升压驱动器202的存储单元。升压驱动器包括如所示被耦合在一起的晶体管N1、P1和P2连同传输门TG1。图3是示出用于利用字线升压实现写操作的信号定时关系的时序图。针对驱动器晶体管P1和访问晶体管M5、M6示出叠加电容（C1、C2），即MOS晶体管的固有寄生部分，这是由于对于该实施例，叠加电容（C1、C2）被用来生成WWL电压升压。（注意，如果如下所述地实施写位线升压，则M5或M6将对电荷升压作出贡献，这取决于这两个互补位线中的哪个写入“1”。）因此，在所描绘的实施例中，所描绘的电容器不是分开的电容性部件，而是在该实施例中表示通常作为P或N型MOSFET的一部分的电容性元件。因此，尽管本发明实施例不排除使用所添加的电容或者具有增强的电容的晶体管，但是在许多设计中可能（并且很可能将）不需要这种附加电容。
（注意，术语P型晶体管在这里指代P型金属氧化物半导体场效应晶体管“MOSFET”。同样，N型晶体管指代N型金属氧化物半导体场效应晶体管。应当认识到，每当使用术语“MOS晶体管”、“NMOS晶体管”、“N型晶体管”、“P型晶体管”或“PMOS晶体管”时，都在以示例性方式使用它们，除非另有清楚地指示或者由其使用的性质所规定。它们包含不同种类的MOS器件，其包括具有不同VT、材料类型、绝缘体厚度、栅极配置（仅举几个例子）的器件。此外，除非被明确地称为MOS等等，术语晶体管可以包括其他合适的晶体管类型，例如结型场效应晶体管、双极结型晶体管、金属半导体FET、以及各种类型的三维晶体管、MOS或者现今已知或尚未开发的其他类型。）。
还参照图3，对于写操作，对WWL驱动器的输入（WL IN）进行断言（这里是高至低）以在WWL节点上创建低至高转变。此时，传输门TG1导通，所以P1/N1有效地充当反相器驱动器，从而将高输出至WWL节点上。在短延迟（在图3中由t1指示）之后，对升压信号进行断言（低，并且对升压#进行断言（高））以关断传输门并接通P2，这关断P1相对较困难。在传输门关断的情况下，N1也保持关断，从而导致WWL节点浮动。因此，在P2接通并且将POUT相对较快地向上带到高电平（接近VCC）的情况下，将来自P1的叠加电容上的许多电荷投射（或耦合）至浮动WWL节点上，并将这些电荷添加至在其上已存在的高电荷。在图3中指示的t2间隔内利用WWL信号示出由于电容性升压而引起的这种上升。
第二电容（例如来自访问晶体管M5和M6的C2#或C2）可以被用来对WWL节点上的电压进一步升压。对于该实施例，为了使得能够使用该第二电容，在写操作之前使WRBL和WRBL#（也被称作WBL和WBL#）都为低，并且然后，恰好稍稍在WWL已从第一步（t1）浮动之后（即在对升压信号进行断言之后），将WRBL和WRBL#之一（取决于要写入单元的值）向上带到高。在图3的t3间隔内示出从活动的C2电容器（C2#或C2，取决于哪个为高）实现的升压。对从位线访问晶体管的这种类型的升压的使用可以可伸缩至每位线大量单元，这是因为在相同写字线上的所有单元是被同时写入的。
图5示出可以被用来生成用于通过字线（例如通过图2和4的WWL）实施可升压的写操作的信号的电路。在所描绘的实施例中，信号生成电路生成用于执行写操作的升压和写数据使能（WR data EN）信号。（注意，可以使用反相器从升压信号生成升压#信号，并且，尽管在图2和4的电路图中未示出，但是WRdata EN信号是用来使能要写入单元的、在WR位线上的互补数据的信号。图9和10示出用于在写位线上实施“0”至数据/数据#转变的两个不同电路。）所描绘的信号生成电路包括如所示被耦合到写操作解码器电路502和WL驱动器202的复制延迟电路504（用于通过相关WWL解码器逻辑502来复制延迟）、可编程延迟电路506、510以及固定延迟电路508。复制延迟电路504通过相关写操作解码器栅极来合适地对写时钟（WR CLK）信号与来自图2的WLIN信号之间的延迟进行建模（或复制）。可编程延迟电路506在对升压信号进行断言并由此浮动WWL节点之前，提供WWL达到足够高电平（例如接近VCC）的附加延迟（考虑到WWL驱动器202的延迟）。因此，可编程延迟506可以被用来控制与图3和6中的t1相对应的延迟。延迟电路508和可编程延迟电路510被用来控制何时关于对升压信号的断言而将互补写数据（“1-‘0或‘0-‘1）应用于（或驱动到）互补位线（WRBL、WRBL#）。因此，延迟元件508和510可以被用来控制图3和6中的延迟t2。任何合适的电路（例如图9和10的电路）可以被用来在互补数据的写之前将两个位线（WBL和WBL#）都控制为低。
该方法可以被认为是开环方法，因为它使用复制延迟电路504来“复制”从WRITE CLK至WL IN信号的延迟，这与直接跟踪WL IN或WWL信号中的任一个或这二者相反。该方法是有用的，因为它在不同PVT（过程、电压、温度）条件、偏差等等下跟踪WL解码器延迟。在一些实施例中，在制造测试之后，可以标识和/或设置可编程延迟506、510的值以达到合适的结果。在其他实施例中，控制电路可以被用来“调整（tweak）”这些值以便实现期望的操作。沿着这些线，还可以采用闭环方法。不论如何实现，理想地，WWL节点应当在其浮动之前达到（或至少合适地接近）其满高电平。
图4示出具有用于驱动其WWL的可升压字线驱动器（BD）202的MxN单元的阵列。该阵列可以包括以任何期望配置的任何数目的单元，并且该阵列可以被组织成分开的子阵列，这些分开的子阵列可以被分别地停用（停放）和使能。例如，图7示出包括WWL驱动器和写使能路由的可能子阵列布局“平面图”，以及图8示出用于“停放”特定子阵列区段（sector）的方法。当特定子阵列/区段未被选择时并且当未以其他方式使用时，可以将相应的写位线停放至“0”（低）状态。这节省了由于写位线在未被选择的子阵列中的切换而引起的动态功率。此外，与停放至“1”状态相比，在低状态的这种BL停放阻止了WWL与否则将具有“1”（高电平）的位线之间的访问晶体管中的栅极泄漏。
在前面的描述中，已经阐述了许多特定细节。然而，要理解的是，可以在没有这些特定细节的情况下实践本发明的实施例。例如，尽管示出并描述了8T存储单元，但是使用字线（尤其是用于将数据写入其中的分开的字线）的任何存储单元结构可以利用在这里所讨论的升压技术。因此，所谓的4T和6T单元（仅举几个例子）也可以与升压技术一起使用。类似地，不同实施例可以结合在这里描述的一些或所有的本发明特征。例如，可以从可升压驱动器、从访问晶体管升压、或者从可升压驱动器和访问晶体管升压这二者获得升压。
在其他实例中，可能未详细地示出公知的电路、结构和技术以免模糊对本描述的理解。考虑到这一点，对“一个实施例”、“实施例”、“示例实施例”、“各种实施例”等等的引用指示，如此描述的本发明的实施例可以包括特定的特征、结构或特性，但不是每个实施例都必须包括所述特定的特征、结构或特性。此外，一些实施例可以具有针对其他实施例所描述的特征中的一些、所有或者不具有所述特征。
在前面的描述和后面的权利要求中，下列术语应当被如下解释：可以使用术语“耦合”和“连接”连同其派生词。应当理解，这些术语并不意图作为彼此的同义词。而是，在特定实施例中，“连接”被用来指示两个或更多个元件彼此直接物理或电接触。“耦合”被用来指示两个或更多个元件彼此协作或交互，但是这些元件可以是或可以不是直接物理或电接触。
术语“PMOS晶体管”指代P型金属氧化物半导体场效应晶体管。同样，“NMOS晶体管”指代N型金属氧化物半导体场效应晶体管。应当认识到，每当使用术语“MOS晶体管”、“NMOS晶体管”或“PMOS晶体管”时，都在以示例性方式使用它们，除非另有清楚地指示或者由其使用的性质所规定。它们包含不同种类的MOS器件，其包括具有不同VT、材料类型、绝缘体厚度、栅极配置（仅举几个例子）的器件。此外，除非被明确地称为MOS等等，术语晶体管可以包括其他合适的晶体管类型，例如结型场效应晶体管、双极结型晶体管、金属半导体FET、以及各种类型的三维晶体管、MOS或者现今已知或尚未开发的其他类型。
本发明不限于所描述的实施例，而是可以利用在所附权利要求的精神和范围内的修改和更改来实践。例如，应当认识到，本发明适用于供所有类型的半导体集成电路（“IC”）芯片使用。这些IC芯片的实例包括但不限于处理器、控制器、芯片组部件、可编程逻辑阵列（PLA）、存储器芯片、网络芯片等等。
还应当认识到，在一些附图中，利用线来表示信号导线。一些线可能较粗以指示更多的组成信号路径，具有数字标记以指示许多组成信号路径，和/或在一个或多个端具有箭头以指示主要信息流向。然而，这不应当以限制性方式来解释。而是，可以结合一个或多个示例性实施例来使用这种添加的细节以便于更容易地理解电路。不论是否具有附加信息，任何表示的信号线路实际上可以包括一个或多个信号，所述一个或多个信号可以在多个方向上行进并且可以利用任何合适类型的信号方案来实施，例如利用差分对、光纤线路和/或单端线路实施的数字或模拟线路。
应当认识到，可能已经给出了示例尺寸/型号/值/范围，尽管本发明不限于此。随着制造技术（例如光刻术）随时间变得成熟，预期可以制造更小尺寸的器件。另外，为了说明和讨论的简单起见，并且为了不模糊本发明，在附图内可能示出或者可能没有示出到IC芯片和其他部件的公知的电源/接地连接。此外，为了避免模糊本发明，并且还鉴于关于这种框图布置的实施的细节高度地依赖于要实施本发明的平台（即这种细节应当完全在本领域技术人员的认知范围内）这一事实，可能以框图的形式示出了布置。在阐述特定细节（例如电路）以便描述本发明的示例实施例的情况下，对于本领域技术人员来说下述应当是显而易见的，即可以在没有这些特定细节的情况下或者在具有这些特定细节的变型的情况下实践本发明。因此，本描述应当被视为是说明性的而非限制性的。

Claims (19)

1. 一种设备，包括：
字线上的存储单元；
耦合至所述字线的驱动器电路，所述驱动器电路针对解除断言的状态而将所述字线耦合至接地参考，以及针对写操作而将所述字线初始地耦合至供电参考并且然后使所述字线浮动以进行电容性升压。
2. 根据权利要求1所述的设备，其中，驱动器包括由P型和N型晶体管形成的反相器。
3. 根据权利要求2所述的设备，其中，所述反相器具有与所述字线相连接的输出，并且其中，所述P型和N型晶体管具有通过开关而彼此可控地耦合的输入，使得所述输出能够处于浮动状态。
4. 根据权利要求3所述的设备，其中，所述开关是由N型和P型晶体管形成的通过门。
5. 根据权利要求1所述的设备，其中，所述单元包括具有用于写入和读出数据的分开的位线和字线的寄存器堆单元。
6. 根据权利要求5所述的设备，其中，所述存储单元是8T单元。
7. 根据权利要求1所述的设备，其中，所述存储单元包括6T静态随机访问存储单元。
8. 根据权利要求1所述的设备，还包括通过访问晶体管而与所述存储单元耦合的互补写位线对，其中，在将数据写入单元之前，将低值应用于互补位线对中的每个位线。
9. 根据权利要求1所述的设备，包括用于控制所述字线何时浮动的信号发生器电路，所述信号发生器电路包括可编程延迟。
10. 一种方法，包括：
在具有通过第一和第二访问晶体管而与第一和第二互补位线耦合的单元的存储器中，所述第一和第二访问晶体管被可控地耦合至用于接通所述访问晶体管的字线，在将数据放置在所述位线上之前对所述位线进行放电，以便通过所述第一和第二访问晶体管之一，将电荷电容性地耦合至所述字线上以用于将数据写入所述单元。
11. 根据权利要求10所述的方法，包括：当将所述字线驱动为高以接通所述访问晶体管时，从可升压驱动器将附加电荷升压至所述字线上。
12. 根据权利要求11所述的方法，包括：使用可控延迟电路来控制所述可升压驱动器以提供所述附加电荷。
13. 根据权利要求10所述的方法，包括：通过在所述第一和第二位线这二者上应用低电平来在低活动模式期间停放所述单元。
14. 一种芯片，包括：
具有字线的处理器，其中多个单元通过访问晶体管被耦合至所述字线；
连接至所述字线的字线驱动器电路，所述字线驱动器电路应用第一状态以关断所述访问晶体管，应用第二状态以至少部分地接通所述访问晶体管，以及应用第三状态以进一步接通所述访问晶体管，所述第二和第三状态将被进入以用于将数据写入所述单元。
15. 根据权利要求14所述的芯片，其中，所述单元是8T单元。
16. 根据权利要求14所述的芯片，其中，所述字线是用于激活所述访问晶体管以将数据写入所述单元的写字线。
17. 根据权利要求14所述的芯片，其中，驱动器包括用于在所述第一状态期间将所述字线耦合至低参考的第一晶体管和用于在所述第二状态期间将所述字线耦合至高参考的第二晶体管，其中所述第一和第二晶体管都从它们的参考被去耦合以在所述第三状态期间使所述字线浮动。
18. 根据权利要求17所述的芯片，包括可编程延迟电路，所述可编程延迟电路被耦合至所述第一和第二晶体管，以使所述第一和第二晶体管在所述第三状态期间去耦合。
19. 根据权利要求14所述的芯片，其中，所述单元是用于在所述处理器中实施寄存器堆的多个单元的一部分。
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