CN1674153A - 访问存储装置时延滞控制的方法和电路 - Google Patents

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Abstract

为访问一存储器装置而提供一延迟的方法可包括：在存储器操作期间，根据至少一个参数调整用于访问数据的延迟，其中所述参数与提供给该存储器的电压电平的减少有关。同时公开了其相关电路。

Description

访问存储装置时延滞控制的方法和电路
相关申请的交叉引用
根据35USC§119本申请要求2003年12月15日申请的韩国专利申请No.2003-91187的优先权，针对所有目的，通过引用将其全部内容结合于此。
技术领域
本发命涉及存储装置，更具体地，涉及用于访问存储装置时的延迟的方法和电路。
背景技术
由于半导体存储装置的运行频率已经得到了很大的提高，使内部信号与外部信号同步以及检测/采样/锁存该内部信号所需的定时裕量已逐渐减少。尽管例如双数据速率(Dual Data-Rate DDR)存储器之类的存储器可以支持高速的连续运行，但是在这样的频率下，提供功率的电路可能不能正常运行。特别地，功率电平可能具有增加的干扰，或者在操作期间可能减少功率电平。功率噪声的增加会加剧产生信号时延迟的变化(也就是信号的延迟变化宽度)。此问题可成为半导体存储器的高频运行中的一个因素。
特别地，在控制列地址选通(CAS)延滞(latency)时间的电路中(列地址选通延滞时间就是从输入一个列地址到根据输入的列地址输出预定数据的时间间隔)，信号延迟变化宽度的增加就成为导致数据输出时序不正确运行的一个因素。
图1是表示一传统延滞控制电路的示意性方框图。参照图1，传统延滞控制电路包括一命令编码器100、一延滞信号产生器110，一切换单元120以及一输出缓冲器130。命令编码器100分析一内部命令CMD，以便输出一个与一外部时钟ECLK同步的内部激活命令PACT、一内部读命令PREAD或一内部写命令PWRITE。另外，延滞信号产生器110接收命令信号PACT、PREAD或PWRITE，以便根据模式寄存器组(Mode Register Set MRS)设置的延滞信息等等输出延迟一预定时段的延滞信号。另外，切换单元120输出一个与一内部时钟ICLK1同步的PTRST信号，该内部时钟ICLK1是延迟锁定环(delay lockedloop DLL)的输出。PTRST信号被用作用于激活输出缓冲器130的信号。进一步地，输出缓冲器130由激活信号PTRST激活，并从一输出锁存器(outputlatch)中接收一内部时钟ICLK2和一输出DO，以便输出一输出数据DOUT。
图2是一个表示传统延滞控制电路的操作的时序图。参照图2，在时钟CLK1的上升沿处检测到的内部命令信号READ1被命令解码器100转换成命令信号PREAD。在时钟CLK4的上升沿处检测到的内部命令信号READ2被命令解码器100转换成命令信号PREAD。激活的命令信号PREAD被延滞信号产生器110延迟一预定时钟，此后，将其作为延滞信号输出。另外，由于第一延迟操作在基于内部命令信号READ1的信号PREAD的上升期间进行，所以功率噪声相对不显著。但是在基于内部命令信号READ2的信号PREAD的上升期间，就产生了功率噪声问题，以至于VDD和VCC线由于外部时钟ECLK相对高的频率，而不能支持延滞信号的上升。
换句话说，读操作之间的时间间隔可以很短，以至于VDD和VCC的电平可以被执行写操作的电路的高频切换减少。由于延滞控制器210的电路的运行速度可因VDD和VCC的影响而减少，所以延滞信号从非激活状态到激活状态的转换速度可被降低。因此，延滞信号就被延迟了。由于延滞信号比内部时钟ICLK1信号经过的存储装置电路多，因此延滞信号对功率噪声更敏感。由于内部时钟ICLK1信号比延滞信号经过的存储装置电路少，因此内部时钟ICLK1信号对功率噪声不如延滞信号敏感。也就是，当第一读命令READ1被输入到命令解码器100中时，功率噪声的影响并不大，但是，由于延滞信号增加的延迟，当第二读命令READ2被输入到命令解码器100中时，功率噪声的影响就很大了。
这意味着至少在READ2期间从存储器读取的数据不必被延迟或者甚至丢失。例如，在正常操作中，在外部时钟ECLK的时钟CLK8的上升沿之后，可使延滞信号有效，但是由于功率噪声引起的延迟，延滞信号在时钟CLK9的上升沿之后可能才有效。
被功率噪声延迟的延滞信号被输入到切换单元120中，并且切换单元120将延迟的延滞信号与内部时钟ICLK1同步，以产生作为输出缓冲器激活信号的PTRST信号。根据第一内部命令信号READ1产生的PTRST信号在时钟CLK6的上升沿被激活。但是由于功率噪声，根据内部命令READ2产生的PTRST信号在时钟CLK1O的上升沿被激活。根据PTRST信号激活输出缓冲器130。在正常情况下，与内部命令READ2相关的输出数据DOUT被初始化，以便在时钟CLK9的上升沿输出。但是，实际上，初始化输出数据DOUT，而在时钟CLK10的上升沿处输出。
在图2中，在输入输出数据时执行的预先取出4位的DDR2模式运行被作为例子解释。但是，由于功率噪声而导致的输出数据延迟问题可在任何高频运行的存储装置中发生。
发明内容
依据本发明的实施例可提供用于存储装置访问中延滞控制的方法和电路。在本发明的一些实施例中，为访问一存储装置提供延迟的方法可包括：根据至少一个参数，调整存储器运行时访问数据的延迟，所述参数与提供给该存储器的功率电平的减少有关。
在本发明的一些实施例中，调整的步骤包括：响应于确定了要执行的存储器操作的减少频率而增加延迟。响应于确定了要执行的存储器操作的增加频率而减少延迟。
在本发明的一些实施例中，增加步骤可包括：增加产生的延滞信号的载荷，而减少步骤包括减少产生的延滞信号的载荷。在本发明的一些实施例中，调整的步骤可包括：向流水线延迟电路提供接收要执行的存储器操作的指示，并包括提供从流水线延迟电路的不同级到可变延迟电路的输出，以便增加/减少延迟。
在本发明的一些实施例中，该方法可进一步包括：根据流水线延迟电路的不同级的输出，增加或减少可变延迟电路的输出的载荷。在本发明的一些实施例中，提供指示的步骤可包括：向不同的流水线延迟电路提供指示，其中每个流水线延迟电路都与不同类型的存储器操作相关。
在本发明的一些实施例中，向不同的流水线延迟电路提供指示的步骤可包括：将该指示计时到不同流水线延迟电路每个的第一级，其中该流水线延迟电路与提供给不同流水线延迟电路每个的时钟信号同步。在本发明的一些实施例中，向流水线延迟电路提供接收要执行的存储器操作的指示的步骤包括：提供从不同流水线延迟电路的连续级到可变延迟电路的各个级的指示。
在本发明的一些实施例中，增加或减少载荷的步骤可包括：根据要执行的存储器操作的类型，增加或减少载荷的不同量。在本发明的一些实施例中，调整步骤可包括：接收要执行的存储器操作的指示。该指示提供给不同流水线延迟电路以及可变延迟电路。该指示被计时到不同流水线延迟电路的输入级，以便提供从那里的分级输出。分级输出被提供到可变延迟电路。一增加/减少的延迟可提供给延滞信号，其中该延滞信号根据分级输出的状态由可变延迟电路产生。
在本发明的一些实施例中，为访问一存储装置提供延时的方法可包括：根据要在第一时间执行的第一存储器操作，为由可变延迟电路产生的一延滞信号提供一第一延迟。根据在第一时间后的第二时间要执行的第二存储器操作，该第一延迟可被减少为第二延迟，以便产生具有第二延迟的第二延滞信号。在本发明的一些实施例中，减少第一延迟的步骤可进一步包括：如果第一和第二存储器操作在彼此的时间间隔内，那么就将第一延迟减少为第二延迟。
在本发明的一些实施例中，在集成电路存储装置中用于为访问一存储装置提供延迟的电路可包括：一可变延迟电路，该可变延迟电路被配置为，根据至少一个与提供给该存储器的电压电平减少有关的参数，调整在存储器操作期间访问一数据的延迟。在本发明的一些实施例中，该参数可以是：要执行的存储器操作的类型、要执行的存储器操作的数量和/或要执行的存储器操作的频率。
在本发明的一些实施例中，可变延迟电路进一步被配置为：响应于确定了要执行的存储操作的减少频率而增加延迟，并且被配置为响应于确定了要执行的存储器操作的增加频率而减少延迟。
在本发明的一些实施例中，可变延迟电路进一步被配置为：响应于要执行存储器操作的频率降低，增加产生的延滞信号的载荷，并且被进一步配置为：响应于要执行的存储器操作的频率增加，减少产生的延滞信号的载荷。
附图说明
图1是表示一传统延滞控制电路的方框图。
图2是表示一传统延滞控制电路的操作的时序图。
图3是表示依据本发明一些实施例的可变延迟控制电路和方法的方框图。
图4是表示依据本发明实施例的延迟控制器的电路图。
图5是表示依据本发明实施例的可变延迟电路的电路图。
图6是表示依据本发明实施例的可变延迟控制电路的操作的时序图。
具体实施方式
现在将在下文中参照附图更完整地描述本发明，其中，附图示出了本发明的示意性实施例。但是，本发明可以以各种形式实施，并不仅仅局限于在此提出的实施例；相反，这些实施例的提供使本发明更详尽更完全，并且对于本领域的技术人员来说，完全表示了本发明的范围。在整个说明书中，相似的数字表示相似的部件。这里所用的术语“和/或”包括一个或多个相关列出项的任何及所有的组合。
应当理解的是，尽管术语第一和第二在此用于描述不同的元件，但是这些元件并不被这些术语所限制。这些术语仅仅用于将一个元件与另一个元件区分开来。因此，在不背离本说明书公开教导的情况下，下面讨论的第一元件可被称为第二元件，同样的，第二元件可被称为第一元件。
在此使用专门术语的目的仅仅是描述特定实施例，而并不用于限制本发明。如这里所用的，单数形式“一”(a、an)和“该”(the)同样意图包括复数形式，除非其内容清楚地表示了其含义。应当进一步理解的是，当在本说明书中使用术语“包含”(comprises)和/或“其包含”(comprising)时，这些术语指明所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除存在或附加一个或多个其它特征、整体、步骤、操作、元件、部件和/或组。
除非特别定义，这里使用的所有术语(包括技术和科学术语)都与本发明所属技术领域普通技术人员的一般理解具有相同的含义。应当进一步理解的是，诸如在通用字典中定义了的术语都应被解释为都具有与相关技术领域中的含义相一致的含义，并且都不解释为理想或过分正式(overly formal)的含义，除非其在此如此定义。
图3是示意性表示依据本发明一示例性实施例的可变延迟控制电路的功能方框图。参照图3，该可变延迟控制电路包括一命令解码器200、一延带控制器210、一延迟控制器、一可变延迟电路230、一切换单元240以及一输出缓冲器250。
命令解码器200解码一命令CMD，以产生一内部命令。另外，该命令解码器200通过分析一个行地址选通信号/RAS、一个列地址选通选通信号/CAS、一个写使能信号/WE以及一个芯片选择信号/CS，将该内部命令与一外部时钟ECLK同步，以便输出以PREAD、PWRITE以及PACT等等。其中行地址选通信号/RAS、列地址选通选通信号/CAS、写使能信号/WE以及芯片选择信号/CS信号都是CMOS级的，并且从一个命令缓冲器(未示出)输出，而信号名前的“/”表示负逻辑，在负逻辑中，当信号为“低”电平时，激活该信号。
延滞控制器2lO将命令解码器200输出的内部命令延迟一预定时钟，以产生一延迟的内部命令。
延迟控制器电路220移动与外部时钟ECLK同步的内部命令。延迟控制器电路220包括一个用于移动内部命令PREAD的第一移动路径(或第一延迟流水线)、一个用于移动内部命令PWRITE的第二移动路径(或第二延迟流水线)以及一个用于移动内部命令PACT的第三移动路径(或第三延迟流水线)。每个移动路径都包括多个触发器(或其他状态类型器件)。每个触发器的输出都控制该可变延迟电路230的运行。
根据延迟控制器电路220的一延迟控制信号，可变延迟电路230延迟该延迟的内部命令以输出一延滞信号，该延迟的内部命令是由延滞控制器210输出的。另外，可变延迟电路230包括多个串联耦合的反相器以及与这些反相器的输出端相耦合的延迟电路。该延迟电路包括三对晶体管和耦合在该晶体管和VDD或VSS端之间的电容器。
切换单元240将延滞信号与延迟锁定环(DLL)(未示出)输出的内部时钟ICLK1同步，以输出一个PTRST信号，该PTRST信号是一个用于激活输出缓冲器250的信号。输出缓冲器250在激活信号PTRST被激活的期间，检测输出锁存器(未示出)输出的D0信号，以便输出一个与内部时钟ICLK2同步的数据输出DOUT。
正如以上参照图3所讨论的，延迟控制器电路220包括用于要执行的不同类型存储器操作的流水线延迟电路。该流水线延迟电路可提供要执行的存储器操作的记录以及过去已经执行的操作的记录。延迟控制器电路220的分级输出可用于调整由可变延迟电路230产生的延滞信号的延迟。在本发明的一些实施例中，根据至少一个与提供给存储器的减少电压电平有关的参数，调整该延迟。例如，可变延迟电路230可产生一个包括一可调延迟的延滞信号，该可调延迟根据执行的存储器操作的频率而增加或减少。以此方式，例如，当存储装置以一较低频率运行时，该延迟可被增加，而当存储装置以一较高频率运行时，该延迟可被减少。在较高频率时延滞的减少可补偿与功率电平减少有关的延迟，其中功率电平减少是伴随高频运行而出现。因此，减少包含在延滞信号中的延迟可补偿由于高频运行引起的延迟。在本发明的一些实施例中，通过增加可变延迟电路230中的输出各级的载荷，可增加延迟。在本发明的一些实施例中，通过减少可变延迟电路230的各级的载荷，可减少延迟。
在本发明的进一步实施例中，可变延迟电路230可根据在第一时间执行的第一存储器操作，产生具有第一延迟的延滞信号。根据在第一时间之后的第二时间执行的第二存储器操作，可将该第一延迟减少为第二延迟，以便产生具有第二延迟的延滞信号。因此，可变延迟电路230可基于执行存储器操作的时间产生延滞信号，包括基于有关相对于当前存储器的操作来说在过去执行的操作的可调延迟。
图4是表示依据本发明一些实施例的延迟控制器电路和方法的详细电路图。参照图4，延迟控制器电路220包括第一移动路径300(第一延迟流水线)、第二移动路径310(第二延迟流水线)和第三移动路径320(第三延迟流水线)。
第一移动路径300包括n个串联耦合的触发器(或其他状态器件)，其用于响应于外部时钟ECLK移动内部命令PREAD，其中n是大于(或等于)1的整数。这里触发器F/FR1在外部时钟ECLK的上升沿检测PREAD信号，以便向R1线输出PREAD信号。将相位与R1线上的信号的相位相反的反相信号提供到R1B线。触发器F/FR2在外部时钟ECLK的上升沿检测PREAD信号，以便向R2线和R2B线输出PREAD信号。在触发器F/FR1中根据外部时钟ECLK的检测操作的一个时钟后，触发器F/FR2检测R1线上的数据。触发器的第n触发器F/FRn执行与触发器F/FR1和F/FR2相同的操作。但是与触发器F/FR1中根据外部时钟ECLK的检测操作相比，该数据检测操作是根据第n外部时钟ECLK执行的。
第二移动路径310包括n个串联耦合的触发器(或其他状态器件)，其用于响应于外部时钟ECLK移动内部命令PWRITE。这里，触发器F/FW1在外部时钟ECLK的上升沿检测PWRITE信号，以便向W1线输出PWRITE信号。另外，将相位与W1线上的信号相位相反的反相信号提供给W1B线。触发器F/FW2在外部时钟ECLK的上升沿检测PWRITE信号，以便向W2线和W2B线输出PWRITE信号。在触发器F/FW1根据外部时钟ECLK的检测操作的一个时钟后，触发器F/FW2检测W1线上的数据。触发器的第n触发器F/FWn执行与触发器F/FW1和F/FW2相同的操作。但是与触发器F/FW1根据外部时钟ECLK的检测操作相比，该数据检测操作是根据第n外部时钟ECLK执行的。
第三移动路径320包括n个串联耦合的触发器，其用于响应于外部时钟ECLK移动内部命令PACT，其中n是大于(或等于)1的整数。触发器F/FA1在外部时钟ECLK的上升沿检测PACT信号，以便向A1线输出PACT信号。将相位与A1线上的信号相位相反的反相信号提供给A1B线。触发器F/FA2在外部时钟ECLK的上升沿检测PACT信号，以便向A2线和A2B线输出PACT信号。在触发器F/FA1根据外部时钟ECLK的检测操作的一个时钟后，触发器F/FA2检测W1线上的数据。触发器的第n触发器F/FAn执行与触发器F/FA1和F/FA2相同的操作。但是与触发器F/FA1根据外部时钟ECLK的检测操作相比，该数据检测操作是根据第n外部时钟ECLK执行的。
正如以上参照图4的描述，延迟电路控制器220包括不同的流水线延迟电路，例如，用于要执行的不同存储器操作的每种类型的流水线延迟电路。要执行的不同类型存储器操作的指示被计时到不同的流水线延迟电路，用以提供一段有关时间的记录，该记录是关于哪个存储器操作已经被/将被执行以便向可变延迟电路230提供分级输出。特别的，流水线延迟电路的较低级提供了要执行的存储器操作的指示，而流水线延迟电路的较高级提供了在那些被计时到流水线延迟电路的较低级的存储器操作之前，要执行的存储器操作的指示。
图5是表示依据本发明一些实施例的可变延迟电路和方法的电路图。参照图5，可变延迟电路230包括多个反相器和多个延迟电路。延滞控制器210输出的延迟后的命令被输入给可变延迟电路230的反相器I1，并输出由第一延迟电路410的延迟操作所延迟的信号。
第一延迟电路410根据R1、R1B、W1、W1B、A1和A1B线上的控制信号，控制延迟反相器I1的输出信号的操作，其中这些线是延迟控制电路220的输出线。第一延迟电路410包括三对晶体管以及耦合在晶体管和VDD或VSS终端之间电容器。
第一晶体管对412包括一个PMOS晶体管QR1P和一个NMOS晶体管QR1N。R1是延迟控制器电路220的一条输出线，其耦合到晶体管QR1P的栅极，晶体管QR1P的漏极耦合到反相器I1的输出端，晶体管QR1P的源极耦合到电容器CR1的一端，电容器CR1的另一端耦合到VDD。R1B是延迟控制器电路220的输出线，其耦合到晶体管QR1N的栅极，晶体管QR1N的漏极耦合到反相器I1的输出端，晶体管QR1N的源极耦合到电容器CR1B的一端，而电容器CR1B的另一端耦合到VSS。
第二晶体管对414包括一个PMOS晶体管QW1P和一个NMOS晶体管QW1N。W1是延迟控制器电路220的输出线，其耦合到晶体管QW1P的栅极，晶体管QW1P的漏极耦合到反相器I1的输出端，晶体管QW1P的源极耦合到电容器CW1的一端，电容器CW1的另一端耦合到VDD。W1B是延迟控制器电路220的输出线，其耦合到晶体管QW1N的栅极，晶体管QW1N的漏极耦合到反相器I1的输出端，晶体管QW1N的源极耦合到电容器CW1B的一端，而电容器CW1B的另一端耦合到VSS。
第三晶体管对416包括一个PMOS晶体管QA1P和一个NMOS晶体管QA1N。A1是延迟控制器电路220的一条输出线，其耦合到晶体管QA1P的栅极，晶体管QA1P的漏极耦合到反相器I1的输出端，晶体管QA1P的源极耦合到电容器CA1的一端，电容器CA1的另一端耦合到VDD。A1B是延迟控制器电路220的输出线，其耦合到晶体管QA1N的栅极，晶体管QA1N的漏极耦合到反相器I1的输出端，晶体管QA1N的源极耦合到电容器CA1B的一端，而电容器CA1B的另一端耦合到VSS。
在没有命令输入的情况下，由于内部命令没有被激活，所以R1、W1和A1线上的所有信号都为低电平，而R1B、W1B、A1B线上的所有信号都为高电平。因此，第一延迟电路410的所有晶体管都被接通，并且通过耦合第一延迟电路410中的所有电容器，反相器I1的输出被最大地延迟。
当在外部时钟ECLK的第一时钟处激活命令PREAD时，R1线上的信号具有高电平，R1B上的信号具有低电平，而来自延迟控制器电路220的剩余(remainder)输入则分别处于上述参照无命令输入而描述的各个状态。结果，第一晶体管对412的晶体管就被关断(并且剩余的被导通)，反相器I1的输出被延迟一个根据电容器CW1、CW1B、CA1和CA1B的值确定的时间，其中这些电容器与反相器I1的输出耦合(减少了提供给反相器I1输出的延迟)。此外，当激活命令PWRITE时，W1线上的信号具有高电平，而W1B线上的信号具有低电平，这样第二晶体管对414的晶体管就被关断(进一步减少了提供给反相器I1输出的延迟)。另外，当激活命令PACT时，A1线上的信号具有高电平，而A1B上的信号具有低电平，这样第三晶体管对416的晶体管就被关断(进一步减少了提供给反相器I1的输出的延迟)。
反相器11的输出信号被第一延迟电路410延迟，并被输入给反相器I2。第二延迟电路420耦合到反相器I2的输出端。第二延迟电路420包括三对晶体管和耦合在晶体管和VDD或VSS端之间的电容器。
在第二延迟电路420中，第四晶体管对422包括一个响应于R2线上的控制信号而运行的晶体管QR2P，和一个响应于R2B上的控制信号而运行的晶体管QR2N。晶体管QR2P的漏极耦合到反相器I2的输出端，并且晶体管QR2P的源极耦合到电容器CR2的一端。电容器CR2的另一端耦合到VDD。此外，晶体管QR2N的漏极耦合到反相器I2的输出端，晶体管QR2N的源极耦合到电容器CR2B的一端。另外，电容器CR2B的另一端耦合到VSS。
并且，第五晶体管对424包括一个响应于W2线上的控制信号而运行的晶体管QW2P，和一个响应于W2B上的控制信号而运行的晶体管QW2N。晶体管QW2P的漏极耦合到反相器I2的输出端，并且晶体管QW2P的源极耦合到电容器CW2的一端。电容器CW2的另一端耦合到VDD。此外，晶体管QW2N的漏极耦合到反相器I2的输出端，晶体管QW2N的源极耦合到电容器CW2B的一端。另外，电容器CW2B的另一端耦合到VSS。
此外，第六晶体管对426包括一个响应于A2线上的控制信号而运行的晶体管QA2P，和一个响应于A2B上的控制信号而运行的晶体管QA2N。并且，晶体管QA2P的漏极耦合到反相器I2的输出端，并且晶体管QA2P的源极耦合到电容器CA2的一端。电容器CA2的另一端耦合到VDD。此外，晶体管QA2N的漏极耦合到反相器I2的输出端，晶体管QA2N的源极耦合到电容器CA2B的一端。另外，电容器CA2B的另一端耦合到VSS。响应于延迟控制器电路220在外部时钟ECLK的第二时钟输出的延迟控制信号，第二延迟电路420控制反相器I2的输出信号的延迟。
进入反相器In的信号被反相，并被第n延迟电路430所延迟，该第n延迟电路430耦合到反相器In的输出端。第n延迟电路430包括三对晶体管和耦合在晶体管和VDD或VSS端之间的电容器。在第n延迟电路430中，第七晶体管对432包括一个响应于Rn线上的控制信号而运行的晶体管QRnP，和一个响应于RnB上的控制信号而运行的晶体管QRnN。并且，晶体管QRnP的漏极耦合到反相器In的输出端，并且晶体管QRnP的源极耦合到电容器CRn的一端。电容器CRn的另一端耦合到VDD。此外，晶体管QRnN的漏极耦合到反相器In的输出端，晶体管QRnN的源极耦合到电容器CRnB的一端。另外，电容器CRnB的另一端耦合到VSS。
第八晶体管对434包括一个响应于Wn线上的控制信号而运行的晶体管QWnP，和一个响应于WnB上的控制信号而运行的晶体管QWnN。晶体管QWnP的漏极耦合到反相器In的输出端，并且晶体管QWnP的源极耦合到电容器CWn的一端。电容器CWn的另一端耦合到VDD。此外，晶体管QWnN的漏极耦合到反相器In的输出端，晶体管QWnN的源极耦合到电容器CWnB的一端。另外，电容器CWnB的另一端耦合到VSS。
此外，第九晶体管对436包括一个响应于An线上的控制信号而运行的晶体管QAnP，和一个响应于AnB上的控制信号而运行的晶体管QAnN。晶体管QAnP的漏极耦合到反相器In的输出端，并且晶体管QAnP的源极耦合到电容器CAn的一端。电容器CAn的另一端耦合到VDD。此外，晶体管QAnN的漏极耦合到反相器In的输出端，晶体管QAnN的源极耦合到电容器CAnB的一端。电容器CAnB的另一端耦合到VSS。
在外部时钟ECLK的第n时钟，根据延迟控制器电路220输出的延迟控制信号，第n延迟电路430控制从反相器In的输出信号的延迟。例如，反相器In+1耦合到反相器In的输出，从而减少或最小化对输入延滞信号的切换单元240的输入阻抗的影响。
在本发明的一些实施例中，电容器的电容量可因存储装置的操作模式而不同。在本发明的一些实施例中，基于PACT信号激活操作时的电容量、基于PREAD信号的读操作时的电容量以及基于PWRITE信号的写操作时的电容量可以被设置为互不相同的值。另外，电容器的电容量可根据操作频率而不同地设置。也就是，为了最小化或者减少由操作频率导致的功率噪声的影响，需要设置适当的电容量。
如上参照图5所述的，延迟控制器电路220的分级输出被提供给可变延迟电路230的相应级。特别的，将要执行(以及已经执行)的存储器操作的指示提供给延迟电路，以便增加/减少可变延迟电路230相应级的输出载荷。此外，如图5所示，通过增加/减少可变延迟电路230的相应级的电容载荷，分级输出可用于调整可变延迟，其中增加/减少电容载荷是通过接通/关断与VDD或VSS耦合的相应晶体管对而进行的。此外，在依据本发明实施例的操作中，延滞控制器电路210产生的信号通过可变延迟电路230，并根据要执行的和/或已经执行的存储器操作实施可调的延迟。应当理解的是，要执行的存储器操作可以被延迟控制器电路220中的流水线延迟电路的较低级输出的分级输出所证明(evidence)，而已经执行的存储器操作可被流水线延迟电路的较高级所证明。
图6是表示依据本发明一实施例的可变延迟控制电路的操作的时序图。参照图6，内部激活命令PACT由外部时钟ECLK的时钟CLK0的上升沿处检测到的激活命令ACT产生。在时钟CLK1的上升沿处检测内部激活命令PACT，并将其输入给图4中所示的延迟控制器电路220的第三移动路径。在时钟CLK|的上升沿检测的内部激活命令PACT被输出给A1线，该A1线是在第三移动路径上的触发器F/FA1的输出线，并该内部激活命令PACT被反相以便输出到另一条输出线A1B。
触发器F/FA1的输出线A1上的信号被移到触发器F/FA2。换句话说，在时钟CLK2的上升沿检测输出线A1上的信号，以便将该信号输出到输出线A2上，并且该信号被反相，以便输出到另一条输出线A2B上。
依据上述本发明的一些实施例的操作，延迟控制信号在时钟CLK3的上升沿被输出到触发器F/FA3的输出线A3和A3B，延迟控制信号在时钟CLK4的上升沿被输出到触发器F/FA4的输出线A4和A4B上，延迟控制信号在时钟CLK5的上升沿被输出到触发器F/FA5的输出线A5和A5B上，延迟控制信号在时钟CLK6的上升沿被输出到触发器F/FA6的输出线A6和A6B上。
通过在外部时钟ECLK的时钟CLK4的上升沿处检测到读命令READ1，产生内部激活命令PREAD1。内部读命令PREAD1在时钟CLK5的上升沿处被检测到，并被输入到图4的延迟控制器电路220的第一移动路径。此外，在时钟CLK5的上升沿检测到的内部读命令PREAD1被输出到R1线，该R1线是第一移动路径上的触发器F/FR1的输出线，并且该内部读命令PREAD1被反相以便被输出到另一条输出线R1B。触发器F/FR1的输出线R1上的信号被移动到触发器F/FR2。也就是说，在时钟CLK6的上升沿检测到输出线R1上的信号，以便将其输出到输出线R2，并将该信号反相以便输出给另一条输出线R2B。
延迟控制信号在时钟CLK7的上升沿被输出到触发器F/FR3的输出线R3和R3B，延迟控制信号在时钟CLK8的上升沿被输出到触发器F/FR4的输出线R4和R4B上，延迟控制信号在时钟CLK9的上升沿被输出到触发器F/FR5的输出线R5和R5B，延迟控制信号在时钟CLK10的上升沿被输出到触发器F/FR6的输出线R6和R6B上。
此外，通过在外部时钟ECLK的时钟CLK7的上升沿处检测到的读命令READ2，产生内部激活命令PREAD2。内部读命令PREAD2在时钟CLK8的上升沿处被检测到，并被输入到图4的延迟控制器电路220的第一移动路径。此外，在时钟CLK8的上升沿检测到的内部读命令PREAD2被输出到R1线，该R1线是第一移动路径上的触发器F/FR1的输出线，并且该内部读命令PREAD2被反相以便被输出到另一条输出线R1B。触发器F/FR1的输出线R1上的信号被移动到触发器F/FR2。也就是说，在时钟CLK9的上升沿检测输出线R1上的信号，以便将其输出到输出线R2，并将该信号反相以便输出给另一条输出线R2B
延迟控制信号在时钟CLK10的上升沿被输出到触发器F/FR3的输出线R3和R3B，延迟控制信号在时钟CLK11的上升沿被输出到触发器F/FR4的输出线R4和R4B上，延迟控制信号在时钟CLK12的上升沿被输出到触发器F/FR5的输出线R5和R5B，延迟控制信号在时钟CLK13的上升沿被输出到触发器F/FR6的输出线R6和R6B上。
与外部时钟ECLK同步的延迟控制信号控制可变延迟电路230的晶体管的导通-关断操作。在外部时钟ECLK的时钟CLK6处，产生READ1的延滞信号。延滞信号就是由线A6和R2线上的控制信号控制的延迟操作。因此，READ1的延迟由两个控制信号控制，这样由于功率噪声而产生的影响就会被最小化或减少。
此外，用于第二次产生的延滞信号(即，用于READ2)的延迟操作由R1和R4线上的控制信号控制。如上所述，CAS延滞可由于存储器装置的类型而不同，并且延滞信号的延迟可根据存储装置的操作模式或操作频率而被控制
上面已经如此描述了本发明的示例性实施例，应当理解的是，由所附权利要求限定的本发明并不局限于上述说明书所限定的特定细节，因为在不背离下面请求保护的精神和范围的情况下，可以对其作出许多显而易见的改变。

Claims (23)

1.一种为访问存储装置提供延迟的方法，所述方法包括：
在存储器操作期间，根据至少一个参数调整用于访问数据的延迟，其中所述参数与提供给该存储器的电压电平的减少有关。
2.根据权利要求1所述的方法，其中，所述调整步骤包括：
响应于确定了要执行的存储器操作的减少频率而增加延迟；以及
响应于确定了要执行的存储器操作的增加频率而减少延迟。
3.根据权利要求2所述的方法，其中，所述增加步骤包括增加产生的延滞信号的载荷；以及
其中，所述减少包括减少所产生的所述延滞信号的载荷。
4.根据权利要求1所述的方法，其中，所述调整步骤包括：
向流水线延迟电路提供接收要执行的存储器操作的指示；以及
向一可变延迟电路提供来自所述流水线延迟电路的不同级的输出，以便增加/减少所述延迟。
5.根据权利要求4所述的方法，其进一步包括：
根据所述流水线延迟电路的所述不同级的输出，增加或减少所述可变延迟电路的输出载荷。
6.根据权利要求4所述的方法，其中，向流水线延迟电路提供接收要执行的存储器操作的指示的步骤包括：向不同流水线延迟电路提供指示，其中每个流水线延迟电路与存储器操作的不同类型有关。
7.根据权利要求6所述的方法，其中，向不同流水线延迟电路提供指示的步骤包括：将所述指示计时到每个所述不同流水线延迟电路的第一级，所述流水线延迟的电路与提供给每个所述不同流水线延迟电路的时钟信号同步。
8.根据权利要求4所述的方法，其中，向流水线延迟电路提供接收要执行的存储器操作的指示的步骤包括：将来自所述不同流水线延迟电路的连续级的指示提供给所述可变延迟电路的各个级。
9.根据权利要求5所述的方法，其中，所述增加或减少载荷的步骤包括：根据要执行的存储器操作的类型，将载荷增加或减少不同的数量。
10.根据权利要求1所述的方法，其中，所述调整步骤包括：
接收要执行的存储器操作的指示；
将所述指示提供给不同的流水线延迟电路，以及将所述指示提供给一个可变延迟电路；
将所述指示计时到所述不同流水线延迟电路的输入级，以便从其提供分级输出；
将所述分级输出提供给所述可变延迟电路；以及
根据所述分级输出的状态，增加或减少所述可变延迟电路产生的延滞信号的延迟。
11.一种为访问存储装置提供延迟的方法，所述方法包括：
根据要在第一时间执行的第一存储器操作，为一可变延迟电路产生的第一延滞信号提供第一延迟；以及
根据在第一时间之后的第二时间要执行的第二存储器操作，将所述第一延迟减少为第二延迟，以便产生具有所述第二延迟的第二延滞信号。
12.根据权利要求11所述的方法，其中所述减少第一延迟的步骤进一步包括：如果所述第一和第二存储器操作在彼此的时间间隔内，那么将所述第一延迟减少为所述第二延迟。
13.一种集成电路存储装置中的电路，所述电路用于为访问所述存储装置提供延迟，所述电路包括：
一可变延迟电路，其被配置为在存储器操作期间，根据至少一个参数调整用于访问数据的延迟，其中所述参数与提供给所述存储器的电压电平的减少有关。
14.如权利要求13所述的电路，其中所述至少一个参数包括：要执行的存储器操作的类型、要执行的存储器操作的数量和/或要执行的存储器操作的频率。
15.如权利要求13所述的电路，其中所述可变延迟电路进一步被配置为：响应于确定了要执行的存储器操作的减小频率而增加延迟，以及响应于确定了要执行的存储器操作的增加频率而减少延迟。
16.如权利要求15所述的电路，其中所述可变延迟电路进一步被配置为响应于要执行的存储器操作的频率减少，增加产生的延滞信号的负载，并且被进一步配置为响应于要执行的存储器操作的频率增加，减少产生的延滞信号的负载。
17.一种用于控制可变延迟的电路，其包括：
一延滞控制器，其被配置为处理一内部命令，以便输出一延迟的命令；
一延迟控制器，其被配置为处理所述内部命令，以便产生至少两个延迟控制信号；以及
一可变延迟电路，其被配置为根据所述至少两个延迟控制信号，产生一个延迟信号。
18.根据权利要求17所述的电路，其中所述延迟控制器包括：
一第一移动路径，其被配置为移动一内部激活命令；
一第二移动路径，其被配置为移动一内部写命令；以及
一第三移动路径，其被配置为移动一内部读命令。
19.根据权利要求18所述的电路，其中每个所述移动路径包括n个串联耦合的触发器。
20.根据权利要求19所述的电路，其中所述延迟控制信号由所述n个触发器的每个产生。
21.根据权利要求17所述的电路，其中所述可变延迟电路包括：
n个串联耦合的反相器；以及
n个延迟电路，其每个都被耦合到每个反相器的一输出端。
22.根据权利要求14所述的电路，其中所述可变延迟电路包括：
三对晶体管，其共同被耦合到所述n个反相器之一的所述输出端；以及
电容器，其耦合在所述晶体管的源极端和VDD端或VSS端之间。
23.根据权利要求22所述的电路，其中所述三对晶体管包括：
第一晶体管对，其被配置为响应于一个与一内部写命令有关的第一延迟控制信号而被控制；
第二晶体管对，其被配置为响应于一个与一内部读命令有关的第二延迟控制信号而被控制；
第三晶体管对，其被配置为响应于一个与一内部激活命令有关的第三延迟控制信号而被控制。
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