CN202275603U - 用于存储器写操作的装置和芯片 - Google Patents

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Abstract

在一些实施例中，可以从字线驱动器升压和/或从位线访问晶体管升压来获得写字线升压。

Description

用于存储器写操作的装置和芯片
背景技术
最小工作电源电压(Vccmin)是当今处理器的一个重要参数。减小Vccmin是降低处理器功耗的有效方法。诸如(例如，处理器核心内的)寄存器堆(register file)中的那些存储单元之类的存储单元通常是减小Vccmin的限制块。对于存储单元，Vccmin可以是三个分量中的最大值：写Vccmin、读Vccmin和保持Vccmin。 
图1示出了传统的8T寄存器堆单元。利用这种单元，写Vccmin可能是三个中最差的，即，需要最高的电平。图1的8T(M1到M8)单元具有由晶体管M1-M4、写访问晶体管M5-M6和读访问晶体管M7-M8构成的存储单元。存在写字线(WWL)用于在要将数据(从写位线WRBL，WRBL#)写入单元时使写访问晶体管M5-M6导通，以及存在读字线(RDWL)用于使访问晶体管M8导通以基于访问晶体管M8是使访问晶体管M7导通还是截止来读取单元中的数据。还包括字线驱动器102(由反相器P1/N1构成)，其用于基于其输入(WLIN)的值来将写字线驱动为高或低。 
对于写操作，根据要被写入到单元中的数据来互补地驱动写位线(WRBL和WRBL#)。然后写字线(WWL)被驱动为高，使得数据分别经由写传送门(pass gate)晶体管M5和M6而被写入到单元的互补节点D#和D中。不幸地是，在将‘0’写入单元的传送门晶体管(M5或M6)和其相关联的上拉晶体管(分别地，M1或M3)之间可能出现争用问题(contention issue)，尤其是在对单元(M1、M3)进行供应的Vccmin电平降低的情况下。 
已经存在用于修整写争用问题的若干不同的方法。动态VCC下降(collapse)是能够提供写Vccmin改善的写辅助技术。然而，在较低的电源电压电平处，由于要保持相同列上的未选择单元，所以一般必须限制VCC下降的量和持续时间。此外，VCC-下降技术主要有助于写争用，但是可能不利地影响写完成处理。 
字线升压(boosting)是能够有助于争用以及写完成处理的另一种写辅助技术。集成电荷泵和电平移位电路(level shifter circuit)用来提供字线升压，从而允许写Vccmin降低。不幸的是，基于电荷泵和电平移位的升压需要细致的设计和功率管理，以达到净功率节省。因此，可能期望新的方法。 
附图说明
以示例的方式而不是限制的方式示出了本发明的实施例，在附图中，相似的参考标号表示相似的元件。 
图1示出了具有写字线驱动器的传统的存储单元。 
图2示出了根据一些实施例的具有写字线升压驱动器的存储单元。 
图3是根据一些实施例的时序图，其示出了图2中指示的一些信号。 
图4示出了根据一些实施例的包括诸如图2中所示的那些单元之类的单元的寄存器堆阵列。 
图5示出了根据一些实施例的用于生成升压信号和字线写使能信号的电路。 
图6是根据一些实施例的示出了用于图5中的电路的一些信号的时序图。 
图7示出了根据一些实施例的具有升压和写数据使能路由的子阵列平面图。 
图8示出了根据一些实施例的用于实现子阵列归位(parking)的电路。 
图9示出了根据一些实施例的写数据驱动器电路。 
图10示出了根据另外一些实施例的写数据驱动器电路。 
具体实施方式
根据一些实施例，公开了用于实现字线升压的方法和电路。字线升压可以用作有效的写辅助技术，尤其是在不断降低电源电压的情况下，这是因为其可以被采用，而不会严重(如果有的话)不利地影响相同列上未选择单元的保持。 
在一些实施例中，可以使用写字线(WWL)上的电容耦合来使写字线升压。以这种方式，可以实现WWL升压而不需要功耗大的电荷泵或复杂 的电平移位(尽管在一些发明实施例中，如本文所教导的，取决于特定的设计考虑，它们可以与电容升压性能一起被包括)。在大部分情况中已经出现的叠加电容(例如，驱动器和访问FET上的门叠加电容的部分)可以用来在WWL上建立电容升高的电压。 
图2示出了存储单元，该存储单元具有用于实现电容耦合的字线升压的写字线升压驱动器202。该升压驱动器包括如所示的耦合在一起的晶体管N1、P1和P2以及传输门TG1。图3是示出了用于利用字线升压来完成写操作的信号时序关系的时序图。在该实施例中，针对驱动器晶体管P1和访问晶体管M5、M6示出了叠加电容(C1、C2)，即，MOS晶体管的固有寄生部分，这是因为它们用于产生WWL电压升高。(注意，如下文所描述的，如果实现了写位线升压，那么取决于两个互补位线中的哪一个写‘1’，M5或M6将促使电荷增加。)因此，在所描述的实施例中，所描述的电容器不是单独的电容部件，而是，在本实施例中，表示通常为P或N型MOSFET的一部分的电容元件。因此，尽管发明实施例没有排除使用增加的电容或具有增强电容的晶体管，但是在许多设计中可以(以及很可能)不需要这种额外的电容。 
(注意，术语P-型晶体管在本文中指P-型金属氧化物半导体场效应晶体管，即“MOSFET”。类似地，N-型晶体管指N-型金属氧化物半导体场效应晶体管。应当理解，当使用术语；“MOS晶体管”、“NMOS晶体管”、“N-型晶体管”、“P-型晶体管”或“PMOS晶体管”时，除非通过其使用的性质另外明确地指示或规定，否则以示例性的方式来使用这些术语。这些术语包括不同种类的MOS设备，包括例如具有不同VT、材料类型、绝缘体厚度、门配置等的设备。此外，除非明确地被称为MOS等，否则术语晶体管可以包括其他合适的晶体管类型，例如，结型场效应晶体管、双极面结型晶体管、金属半导体FET以及各种类型的三维晶体管、MOS或当今已知或还未开发的其它晶体管。) 
另外参考图3，对于写操作，断言(assert)WWL驱动器的输入(WL IN)(本文中从高到低)以在WWL节点上产生从低到高的转换。此时，传输门TG1导通，因此P1/N1有效地充当反相器驱动器，在WWL节点上输出高。在短的延迟(图3中t1所指示的)之后，断言升压信号(低)，以及断 言升压#(高)以使传输门截止并使P2导通，这使P1截止相对困难。由于传输门截止，N1也保持截止，从而使WWL节点悬空。由于P2导通并且相对迅速地将POUT拉升到高电平(接近VCC)，因此，横跨在来自P1的叠加电容C1上的大量电荷被注入到(或耦合到)悬空的WWL节点并且被添加到已经在WWL节点上出现的高电荷。用在图3中指示的t2间隔中的WWL信号示出了由于电容升压引起的该上升。 
第二电容(例如，访问晶体管M5和M6的C2#或C2)可以用来进一步升高WWL节点上的电压。在该实施例中，为了能够使用该第二电容，在写操作之前使WRBL和WRBL#(也被称为WBL和WBL#)为低，然后在WWL从第一步(t1)刚刚悬空之后，即，刚刚断言升压信号之后，WRBL和WRBL#中的一个(取决于要写入到单元中的值)被拉升为高。在图3的t3间隔中示出了从活动的(active)C2电容器(C2#或C2，取决于哪一个升为高)所达到的升压。当相同写字线上的所有单元被同时写入时，对来自位线访问晶体管的该类型升压的使用可伸缩为用于每位线大量单元。 
图5示出了可以用来生成用于通过字线(例如，通过图2和图4的WWL)实现可升压写操作的信号的电路。在所描述的实施例中，信号生成电路生成升压信号和用于执行写操作的写数据使能(WR data EN)信号。(注意，可以使用反相器从升压信号生成升压#信号，并且尽管没有在图2和图4的电路图中示出，但是WRdata EN信号是用来使WR位线上的互补数据能够被写入单元中的信号。图9和图10示出了用于在写位线上实现‘0’到数据/数据#的转换的两个不同的电路。)所描述的信号生成电路包括复制延迟电路504(用于通过相关WWL解码器逻辑502复制延迟)、可编程延迟电路506、510和固定延迟电路508，这些电路如所示出的耦合到写操作解码器电路502和WL驱动器202。复制延迟电路504通过相关写操作解码器门来适当地模拟(或复制)写时钟(WR CLK)信号和图2的WLIN信号之间的延迟。可编程延迟电路506为WWL提供额外的延迟(考虑WWL驱动器202的延迟)以在断言升压信号并从而使WWL节点悬空之前达到充分高的电平(例如，接近VCC)。所以，可编程延迟506可以用来控制与图3和图6中的t1对应的延迟。延迟电路508和可编程延迟电路510用来控制相对于断言升压信号何时将互补写数据(‘1-‘0或‘0-‘1)施加到(或 驱动到)互补位线(WRBL，WRBL#)。因此，延迟元件508和510可以用来控制图3和图6中的延迟t2。任何合适的电路，例如图9和图10中的电路，可以用来在写入互补数据之前将两条位线(WBL和WBL#)控制为低。 
该方法可以被认为是一种开环方法，因为它使用复制延迟电路504来“复制”从WRITE CLK到WL IN信号的延迟，这与直接地从WL IN或WWL信号中的任一个或二者进行跟踪相反。该方法是有用的，因为其横跨不同的PVT(工艺、电压、温度)条件、偏差等跟踪WL解码器延迟。在一些实施例中，在制造测试之后，可以识别可编程延迟506、510的值和/或设置可编程延迟506、510的值，以获得合适的结果。在其他实施例中，控制电路可以用来“调整”(tweak)该值以达到期望的操作。沿着这些思路，还可以采用闭环方法。理想地，不管如何完成，WWL节点应当在其悬空之前达到(或至少适当地接近)其满(full)高电平。 
图4示出了具有用于驱动其WWL的升压字线驱动器(BD)202的MxN单元阵列。该阵列可以在任何期望配置中包括任意数量的单元，并且该阵列可以被组织为可以被单独地禁用(归位)和启用的单独子阵列。例如，图7示出了包括WWL驱动器和写使能路由的可能的子阵列布局“平面图”，图8示出了用于“归位”某些子阵列区的方法。当特定子阵列/区没有被选择或者没有被使用时，各自的写位线可以被归位为‘0’(低)状态。这节省了由于未选择子阵列中的写位线切换导致的动态功率。此外，与归为到‘1’状态相比较，这种低状态处的BL归位阻止了WWL和原本会具有“1”高电平的位线之间的访问晶体管的门泄漏。 
在前面的描述中，已经阐述了许多具体的细节。然而，可以理解，可以在没有这些具体细节的情况下实施本发明的实施例。例如，尽管示出和描述了8T存储单元，但是使用字线的任何存储单元结构，尤其是使用用于将数据写入存储单元中的单独字线的任何存储单元结构，可以利用本文描述的升压技术。因此，例如，所谓的4T和6T单元也可以与这些升压技术一起使用。类似地，不同的实施例可以包含本文所描述的发明特征的一些或全部。例如，可以从升压驱动器、从访问晶体管升压或从升压驱动器和访问晶体管升压二者得到升压。 
在其他情形中，可能没有详细示出公知的电路、结构和技术，以避免 使对本说明书的理解模糊。考虑到这一点，对“一个实施例”、“实施例”、“示例性实施例”、“各种实施例”等的引用指出这样描述的本发明实施例可以包括特定的特征、结构或特性，但不是每个实施例必须包括该特定的特征、结构或特性。此外，一些实施例可以具有针对其他实施例所描述的一些特征、全部特征或不包含这些特征。 
在前面的描述和下面的权利要求中，以下术语应当如下解释：可以使用术语“耦合”和“连接”以及它们的派生词。应该理解，这些术语并非旨在作为彼此的同义词。而是，在特定的实施例中，“连接”用于指两个或更多个元件相互之间直接物理或电接触。“耦合”用于指两个或更多个元件相互协作或交互，但是它们可以是或可以不是直接物理或电接触的。 
术语“PMOS晶体管”指P-型金属氧化物半导体场效应晶体管。类似地，“NMOS晶体管”指N-型金属氧化物半导体场效应晶体管。应当理解，当使用术语“MOS晶体管”、“NMOS晶体管”或“PMOS晶体管”时，除非通过其使用的性质另外明确地指示或规定，否则以示例性的方式来使用这些术语。这些术语包括不同种类的MOS设备，包括例如具有不同VT、材料类型、绝缘体厚度、门配置等的设备。此外，除非明确地被称为MOS等，否则术语晶体管可以包括其他合适的晶体管类型，例如结型场效应晶体管、双极面结型晶体管、金属半导体FET以及各种类型的三维晶体管、MOS或当今已知或还未开发的其它晶体管。 
本发明不限于所描述的实施例，而是可以利用在所附权利要求的精神和范围内的修改和变更来实施本发明。例如，应当理解，本发明适合与所有类型的半导体集成电路(“IC”)芯片一起使用。这些IC芯片的实例包括但不限于：处理器、控制器、芯片组部件、可编程逻辑阵列(PLA)、存储芯片、网络芯片等。 
还应当理解，在一些附图中，利用线条来表示信号导线。一些可以较粗以指示更多的组成信号路径，具有数字标号以指示多个组成信号路径和/或在一个或多个末端具有箭头以指示主要信息流方向。然而，这不应以限制性的方式进行解释。而是，可以结合一个或多个示例性实施例来使用这些添加的细节以便于更容易地理解电路。无论是否具有额外信息，任何表示的信号线都可以实际地包括可以在多个方向中传播的一个或多个信号并 且可以用任何合适类型的信号方案来实现，例如，用差分对实现的数字线或模拟线、光纤线和/或单端线。 
应当理解，虽然给出了示例性的尺寸/模型/值/范围，但是本发明并不限于此。随着制造技术(例如，光刻法)日益成熟，期望能够制造更小尺寸的设备。此外，为了说明和讨论的简单，以及避免使本发明模糊，到IC芯片和其他部件的公知的功率/接地连接可以在附图中示出或者可以不在附图中示出。此外，以框图的形式示出了安排以避免使本发明模糊，并且还要考虑到关于这些框图安排的实现的细节高度依赖于实现本发明的平台的事实，即，这些细节应当恰当地在本领域技术人员的知识范围之内。在阐述了具体细节(例如，电路)来描述本发明的示例性实施例的情况下，对本领域技术人员显而易见的是，可以在没有这些具体细节或在使用这些具体细节的变型的情况下，来实施本发明。因此，本说明书被认为是说明性的而非限制性的。 

Claims (15)

1.一种用于存储器写操作的装置，包括：
字线上的存储单元；以及
耦合到所述字线的驱动器电路，用于将所述字线耦合到解除断言状态的接地基准，并且首先将所述字线耦合到电源基准，然后使所述字线悬空，以使所述字线电容升压，以用于写操作。
2.根据权利要求1所述的装置，其中，所述驱动器包括由P-型晶体管和N-型晶体管构成的反相器。
3.根据权利要求2所述的装置，其中，所述反相器具有连接到所述字线的输出端，并且其中，所述P型晶体管和N型晶体管具有通过开关可控地彼此耦合的输入端，使得所述输出端能够处于悬空状态。
4.根据权利要求3所述的装置，其中，所述开关是由N型晶体管和P型晶体管构成的传送门。
5.根据权利要求1所述的装置，其中，所述存储器单元包括寄存器堆单元，所述寄存器堆单元具有用于写和读数据的单独的位线和字线。
6.根据权利要求5所述的装置，其中，所述存储单元是8T单元。
7.根据权利要求1所述的装置，其中，所述存储单元包括6T静态随机存取存储单元。
8.根据权利要求1所述的装置，还包括互补写位线对，所述互补写位线对通过访问晶体管耦合到所述存储单元，其中，在数据被写入存储器单元之前，低值被施加到互补位线对中的每条位线。 
9.根据权利要求1所述的装置，包括用于控制所述字线何时悬空的信号生成器电路，所述信号生成器电路包括可编程延迟。
10.一种用于存储器写操作的芯片，包括：
处理器，具有字线，其中多个存储器单元通过访问晶体管耦合到所述字线；以及
字线驱动器电路，连接到所述字线，用于施加第一状态以使所述访问晶体管截止，施加第二状态以使所述访问晶体管至少部分地导通，以及施加第三状态以使所述访问晶体管进一步导通，所述第二和第三状态是要进入来将数据写入所述存储器单元中的。
11.根据权利要求10所述的芯片，其中，所述存储器单元是8T单元。
12.根据权利要求10所述的芯片，其中，所述字线是用于激活所述访问晶体管以将数据写入所述存储器单元的写字线。
13.根据权利要求10所述的芯片，其中，所述驱动器包括第一晶体管和第二晶体管，所述第一晶体管在所述第一状态期间将所述字线耦合到低基准，所述第二晶体管在所述第二状态期间将所述字线耦合到高基准，其中，所述第一和第二晶体管二者在所述第三状态期间从其基准去耦合以使所述字线悬空。
14.根据权利要求13所述的芯片，包括可编程延迟电路，所述可编程延迟电路耦合到所述第一和第二晶体管，以使所述第一和第二晶体管在所述第三状态期间去耦合。
15.根据权利要求10所述的芯片，其中，所述存储器单元是用于在所述处理器中实现寄存器堆的多个存储器单元的部分。 
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959633A (zh) * 2010-06-25 2013-03-06 英特尔公司 存储器写操作方法和电路
CN105580086B (zh) * 2013-09-26 2019-01-04 高通股份有限公司 存储器的读/写辅助

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5846789B2 (ja) * 2010-07-29 2016-01-20 株式会社半導体エネルギー研究所 半導体装置
US8730713B2 (en) * 2011-09-12 2014-05-20 Qualcomm Incorporated SRAM cell writability
US8908439B2 (en) 2012-09-07 2014-12-09 Taiwan Semiconductor Manufacturing Co., Ltd. Adaptive word-line boost driver
US9190144B2 (en) * 2012-10-12 2015-11-17 Micron Technology, Inc. Memory device architecture
US9245602B2 (en) * 2013-12-10 2016-01-26 Broadcom Corporation Techniques to boost word-line voltage using parasitic capacitances
CN104900255B (zh) * 2014-03-03 2018-03-09 台湾积体电路制造股份有限公司 用于双端口sram的升压***
US9552854B1 (en) * 2015-11-10 2017-01-24 Intel Corporation Register files including distributed capacitor circuit blocks
CN107591178B (zh) * 2016-07-06 2021-01-15 展讯通信（上海）有限公司 静态随机存储器阵列的字线抬升方法及装置
US11170830B2 (en) * 2020-02-11 2021-11-09 Taiwan Semiconductor Manufacturing Company Limited Word line driver for low voltage operation

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63244395A (ja) * 1987-03-30 1988-10-11 Mitsubishi Electric Corp ダイナミツク型半導体記憶装置
JP3376594B2 (ja) * 1991-11-20 2003-02-10 日本電気株式会社 行デコーダ
JP3080829B2 (ja) * 1994-02-17 2000-08-28 株式会社東芝 カスケード型メモリセル構造を有した多バンクシンクロナスメモリシステム
KR100252476B1 (ko) * 1997-05-19 2000-04-15 윤종용 플레이트 셀 구조의 전기적으로 소거 및 프로그램 가능한 셀들을 구비한 불 휘발성 반도체 메모리 장치및 그것의 프로그램 방법
KR100247228B1 (ko) * 1997-10-04 2000-03-15 윤종용 워드라인과 자기정렬된 부우스팅 라인을 가지는불휘발성 반도체 메모리
US6097651A (en) * 1999-06-30 2000-08-01 Quicklogic Corporation Precharge circuitry in RAM circuit
JP2001312888A (ja) * 2000-04-28 2001-11-09 Texas Instr Japan Ltd 半導体記憶装置
US6426914B1 (en) * 2001-04-20 2002-07-30 International Business Machines Corporation Floating wordline using a dynamic row decoder and bitline VDD precharge
JP2004087044A (ja) 2002-08-28 2004-03-18 Fujitsu Ltd 半導体記憶装置およびその制御方法
JP4439185B2 (ja) * 2003-02-07 2010-03-24 パナソニック株式会社 半導体記憶装置
KR100586841B1 (ko) * 2003-12-15 2006-06-07 삼성전자주식회사 가변 딜레이 제어 방법 및 회로
KR100534216B1 (ko) 2004-06-18 2005-12-08 삼성전자주식회사 반도체 메모리에서의 워드라인 드라이버 회로 및 그에따른 구동방법
US7180818B2 (en) * 2004-11-22 2007-02-20 International Business Machines Corporation High performance register file with bootstrapped storage supply and method of reading data therefrom
JP2008021371A (ja) * 2006-07-13 2008-01-31 Renesas Technology Corp 半導体回路
KR100894487B1 (ko) * 2007-06-08 2009-04-22 주식회사 하이닉스반도체 워드라인 구동회로, 이를 포함하는 반도체 메모리장치 및그 테스트방법
US7561480B2 (en) * 2007-06-22 2009-07-14 Intel Corporation Ground biased bitline register file
US20090175210A1 (en) 2007-07-26 2009-07-09 Qualcomm Incorporated Multiplexing and transmission of multiple data streams in a wireless multi-carrier communication system
US7755924B2 (en) 2008-01-04 2010-07-13 Texas Instruments Incorporated SRAM employing a read-enabling capacitance
JP2009271966A (ja) * 2008-05-01 2009-11-19 Renesas Technology Corp 不揮発性半導体記憶装置
US8467263B2 (en) * 2010-06-25 2013-06-18 Intel Corporation Memory write operation methods and circuits

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102959633A (zh) * 2010-06-25 2013-03-06 英特尔公司 存储器写操作方法和电路
CN102959633B (zh) * 2010-06-25 2016-11-09 英特尔公司 存储器写操作方法和电路
CN105580086B (zh) * 2013-09-26 2019-01-04 高通股份有限公司 存储器的读/写辅助

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