CN102804278A - 电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置 - Google Patents

电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置 Download PDF

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Abstract

本发明提供一种电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置，与以往相比能够降低塑造电压且能够回避塑造电压在每个电阻变化元件中的偏差。该塑造方法是电阻变化元件(100)初始化的塑造方法，包括：判断1T1R型存储器单元电流是否大于基准电流的步骤(S24)；在判断为并不大的情况下(S24中“否”)，施加脉冲宽度(Tp(n))上升的塑造用正电压脉冲的步骤(S22)；以及施加具有脉冲宽度(Tp(n))以下的脉冲宽度(Tn)的负电压脉冲的步骤(S23)，重复步骤(S24)、施加步骤(S22)及施加步骤(S23)，直到塑造完成为止。

Description

电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置
技术领域
本发明涉及用于使电阻变化型非易失性存储元件稳定地进行电阻变化的塑造(初始化)方法、及具有这种功能的电阻变化型非易失性存储装置，其中该电阻变化型非易失性存储元件基于电信号而使电阻值可逆地变化。
背景技术
近年来，正在进行具有利用电阻变化型非易失性存储元件(以下也简单地称为“电阻变化元件”)构成的存储器单元的电阻变化型非易失性存储装置(以下也简单地称为“非易失性存储装置”)的研究开发。电阻变化元件指的是：具有根据电信号而使电阻值可逆地变化的性质，进而能够非易失地存储与该电阻值对应的数据的元件。
作为利用了电阻变化元件的非易失性存储装置，一般公知：在以互相正交的方式配置的位线与字线的交点附近的位置处，将MOS晶体管与电阻变化元件串联地连接的被称为所谓的1T1R型的存储器单元按矩阵状进行阵列配置而成的非易失性存储装置。在1T1R型中，2端子的电阻变化元件的一端与位线或源极线连接，另一端与晶体管的漏极或源极连接。晶体管的栅极与字线连接。晶体管的另一端与并未被连接到电阻变化元件的一端的源极线或位线连接。源极线与位线或字线平行地配置。
另外，作为其他的存储器单元构成，一般也公知：在以互相正交的方式配置的位线与字线的交点的位置处，将二极管与电阻变化元件串联地连接的、被称为所谓的1D1R型的交叉点存储器单元按矩阵状进行阵列配置而成的非易失性存储装置。
以下，对典型的现有的电阻变化元件进行说明(非专利文献1、专利文献1、2)。
首先，在非专利文献1中公开了由将过渡金属氧化物用作电阻变化元件的1T1R型存储器单元所构成的非易失性存储器。过渡金属氧化物薄膜在塑造前是与通常绝缘体接近的超高电阻，即便施加脉冲，电阻也不会变化。为了使电阻值发生脉冲变化，进行塑造(forming)处理，以示出形成能够切换高电阻状态与低电阻状态的导电路径。在此，塑造(或者塑造处理)指的是：针对电阻变化元件的初始化处理，是用于使电阻变化元件从制造后具有极其高的电阻值的状态(也就是说，制造后未被施加电压的状态)向根据所施加的脉冲电压而能够可逆地在高电阻状态与低电阻状态之间过渡的状态变化的处理，换言之，是用于使电阻变化元件从还未作为电阻变化元件起作用的制造后的状态向可作为电阻变化元件起作用的状态变化的处理，通常在制造后仅实施一次。
图25是表示非专利文献1中示出的塑造电压(V_form)的过渡金属氧化物膜厚(TMO Thickness)依存性的特性图。塑造电压指的是能够进行塑造处理的电压。作为过渡金属氧化物，示出NiO、TiO2、HfO2、ZrO2的4种特性，塑造电压依存于过渡金属氧化物的种类，再有，过渡金属氧化物膜厚变得越厚，则塑造电压变得越高。因而，公开了：为了使塑造电压降低而优选选择NiO这种过渡金属氧化物，并使过渡金属氧化物膜厚薄膜化。
再有，在专利文献1中示出：将稀土类氧化物薄膜用作电阻变化元件的金属离子传导型非易失性存储元件。
图26是专利文献1示出的存储器单元的剖面的示意图。
存储器单元构成为：在高导电率的基板1(例如掺杂了P型的高浓度杂质的硅基板1)上形成下部电极2，在该下部电极2上形成含有成为离子源的金属元素的离子源层3，其上形成具有比较高的电阻值的存储层4，并按照通过形成于该存储层4上的绝缘层5的开口而与存储层4连接的方式形成上部电极6。
在此，作为离子源层3中利用的材料，公开了CuTe、GeSbTe、AgGeTe等，作为存储层4的材料公开了氧化钆(Gadolinium oxide)等稀土类元素氧化物(rare earth element oxide)等。再有，下部电极2、上部电极6采用TiW、TaN等通常的半导体布线材料。进而，在存储层4的氧化钆中添加金属粒子、例如Cu，其量不足以形成层，也就是说添加量为存储层4可维持绝缘性或半绝缘性的程度。
对于向图26所示的存储器单元进行写入的写入方法而言，若施加上部电极6的电位比下部电极2的电位还低的负电压，则在存储层4内形成包含很多金属元素的导电路径，或在存储层4内形成多个由金属元素引起的缺陷，由此存储层4的电阻值降低，相反，若施加上部电极6的电位比下部电极2的电位还高的正电压，则在存储层4内已形成的、由金属元素形成的导电路径或缺陷消失，存储层4的电阻值升高。
图27是图26的存储器单元的自初始状态起的I-V特性图，在最初的循环中，以比较高的负电压从初始状态的高电阻状态向低电阻状态过渡。将此时的电压设为初始化电压Vo。而且，若使正电位增大，则在消除电压Ve下从低电阻状态向高电阻状态过渡。进而，在第2次以后的循环中，以绝对值比初始化电压Vo还小的记录电压Vr从高电阻状态向低电阻状态过渡。
于是，在专利文献1中公开了：一旦最初以Vo的高电压进行了初始化，以后就可以利用低的消除电压Ve及记录电压Vr进行电阻变化，进而初始化电压Vo是能够通过在存储层4中添加金属粒子而在存储层4中形成由金属元素引起的缺陷来控制的。
再有，在专利文献2中示出了一种离子传导型非易失性可变电阻元件的初始化(塑造)方法，其中能够高速地进行初始化后的数据写入或消除。
图28是专利文献2所公开的用于实施初始化的初始化脉冲波形，如图28所示，不是利用1组的写入电压脉冲与消除电压脉冲来进行初始化的，而是从初始化所需的最低限度的数100ms左右的长脉冲到进行数据的写入/消除的所期望的脉冲宽度为止，按照脉冲宽度逐渐地变短的方式使脉冲变化，以交替地重复写入与消除。
具体是，将第1组的写入电压脉冲PW1及消除电压脉冲PE1设为数100m秒左右的长脉冲。第2组的写入电压脉冲PW2及消除电压脉冲PE2，与第1组的脉冲PW1、PE1相比，脉冲宽度要稍短一些。第3组的写入电压脉冲PW3及消除电压脉冲PE3的脉冲宽度更短一些。而且，第4组的写入电压脉冲PW4及消除电压脉冲PE4设为与之后的进行数据的写入及消除的电压脉冲相同的脉冲宽度。
因此，公开了：施加长的脉冲宽度的电压之后，通过进行初始化(塑造)，即、使得脉冲宽度从长的脉冲宽度向短的脉冲宽度变化，从而以短的脉冲宽度就可以高速地执行数据的写入/消除。
【在先技术文献】
【专利文献】
【专利文献1】JP特开2006-351780号公报(图1)
【专利文献2】JP特开2007-4873号公报(图6)
【专利文献3】国际公开第2008/149484号
【专利文献4】国际公开第2009/050833号
【非专利文献】
【非专利文献1】I.G.Baek et al.，IEDM2004，P.587(Fig.5(b))
-发明概要-
-发明所要解决的技术问题-
在此，若对背景技术部分公开的现有的技术进行总结，则在非专利文献1中示出：过渡金属氧化物中的几种会由于电脉冲的施加而表现出非易失性的电阻变化现象。再有，还公开了：这些过渡金属氧化物在制造后处于电阻非常高的状态，认为其形成导电路径，通过施加比较高的电压的初始化(塑造)而能够进行电阻变化。
在专利文献1中示出：即便在由与过渡金属氧化物不同的材料构成的金属离子导电型电阻变化元件中，也同样地需要施加比较高的电压，通过进行初始化(塑造)处理，从而可以产生电脉冲引起的电阻变化。
在专利文献2中公开了：在开始向可变电阻元件记录信息之前，作为初始化(塑造)处理，在初始化过程中并不是对可变电阻元件仅施加脉冲宽度长的第1次的电压，而是通过连续地施加逐渐变短的脉冲来进行塑造处理，从而即便为短脉冲，也能够产生电阻变化。
于是，示出了：过渡金属氧化物等几种材料可以采用以2个电极来夹持它的简易的构造构成电阻变化型非易失性存储元件，对于该非易失性存储元件而言，在初始时(制造之后)通过实施高电压的塑造而形成导电路径，此后仅提供短脉冲的电信号就可以可逆且稳定地控制低电阻状态(LR)与高电阻状态(HR)，且这些状态是非易失的。而且，通过将这些电阻变化型非易失性存储元件作为存储器单元来利用，从而例如与闪速存储器等一般公知的非易失性存储器相比，可以期待能构成高速且低成本的存储器。
本申请发明人们在上述公开内容的基础上，作为电阻变化型非易失性存储装置的一种，正在研究以下电阻变化型非易失性存储装置：利用过渡金属之一的钽(Ta)，由其氧不足型的氧化物(为钽氧化物，以下略记为Ta氧化物)的电阻变化层和开关元件来构成存储器单元。
在此，氧不足型的氧化物指的是从化学计量比组成上来说氧不足的氧化物。
作为用于对技术问题进行说明的准备，针对将氧不足型的Ta氧化物(TaOx、0＜x＜2.5)作为电阻变化层的电阻变化元件，对通过实验而得到的几种特性进行说明。其中，这些细节被作为关联专利的专利文献3、专利文献4所公开。
图29是表示利用了现有的电阻变化元件的1T1R型存储器单元的构成(1比特份的构成)的示意图，如图29所示，1T1R型存储器单元通常由NMOS晶体管与电阻变化元件100构成。
如图29所示，电阻变化元件100是将下部电极100a、电阻变化层100b及上部电极100c层叠而形成的，其中电阻变化层100b是将由所述氧不足型的过渡金属氧化物(在此为Ta氧化物)构成的低电阻的第1过渡金属氧化物层(在此，TaOx、0＜x＜2.5)100b-1和高电阻的第2过渡金属氧化物层(在此，TaOy、x＜y)100b-2层叠在一起而得到的。从下部电极100a引出下部电极端子B(105)，从上部电极100c引出上部电极端子A。再有，作为选择晶体管(也就是说，开关元件的一例)的NMOS晶体管104具备栅极端子G。电阻变化元件100的下部电极端子B(105)和NMOS晶体管104的源极或漏极(N+扩散)区域串联地连接，并未与电阻变化元件100连接的另一漏极或源极(N+扩散)区域作为下部电极侧端子C而被引出，基板端子被连接到接地电位。在此，将高电阻的第2过渡金属氧化物层100b-2配置在NMOS晶体管104相反侧的上部电极端子A侧。
在此，作为上部电极100c的材料，如关联专利、即上述专利文献4所公开的，例如可以使用Pt(铂)、Ir(铱)、Pd(钯)、Ag(银)、Ni(镍)、W(钨)、Cu(铜)等。还公开了：在标准电极电位比作为电阻变化层100b的构成元素的Ta还高的电极材料和电阻变化层的界面附近容易引起电阻变化，相反标准电极电位比Ta还低的电极材料难以引起电阻变化，电极材料和构成电阻变化层的金属的标准电极电位之差越大，则越容易引起电阻变化，随着差值逐渐减小，变得难以引起电阻变化。另外，一般而言，标准电极电位是被氧化难易度的一个指標，意味着：该值如果大则难以被氧化，如果小则容易被氧化。尤其是，在将标准电极电位高的Pt、Ir利用于电极的情况下，可以得到良好的电阻变化动作，是优选的。
然而，在上述现有的电阻变化型的半导体存储装置中，存在以下技术问题：按照构成存储器单元阵列的每个电阻变化元件，塑造电压有所偏差，或者为了向开始电阻变化的状态过渡，在初始时对电阻变化元件施加的塑造电压增高。
发明内容
本发明是为了解决上述技术问题而进行的，其目的在于，提供一种与以往相比降低塑造电压且能够回避每个电阻变化元件中的塑造电压的偏差的电阻变化型非易失性存储元件的塑造方法及实现该方法的电阻变化型非易失性存储装置。
-用于解决技术问题的手段-
为了达到上述目的，本发明涉及的电阻变化型非易失性存储元件的塑造方法的一种方式，通过对将电阻变化型非易失性存储元件和开关元件串联地连接的存储器单元施加电压脉冲，从而使所述电阻变化型非易失性存储元件从制造后的初始状态向根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态变化，在该初始状态下，不能成为根据被施加的电压脉冲的极性而在高电阻状态与低电阻状态之间可逆地过渡的状态，
所述电阻变化型非易失性存储元件具有：与所述开关元件连接的第1电极；第2电极；和被所述第1电极及所述第2电极夹持的氧不足型的过渡金属氧化物层，
所述过渡金属氧化物层包括：与所述第1电极相接的第1过渡金属氧化物层；与所述第2电极相接且具有比所述第1过渡金属氧化物层还低的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有：
若将所述第2电极作为基准而向所述第1电极施加具有正电位的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向所述低电阻状态过渡，若将所述第1电极作为基准而向所述第2电极施加具有正电位的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；
所述初始状态下的非线性的电流/电压特性；以及
在所述初始状态下若所述电阻变化型非易失性存储元件中流动的电流增加，则该塑造时间以指数函数的形式减少的特性，
所述塑造方法具有：
第1电压施加步骤，在所述电阻变化型非易失性存储元件处于所述初始状态时，向所述电阻变化型非易失性存储元件施加第1电压脉冲，其中该第1电压脉冲(1)在将所述第1电极作为基准时，相对于所述第2电极而言具有正的电位，并具有比所述第2阈值电压大的规定电压以上的振幅，或在将所述第1电极作为基准时，相对于所述第2电极而言具有负的电位，并具有比所述第1阈值电压大的规定电压以上的振幅，且(2)具有第1脉冲宽度；
判断步骤，判断通过所述第1电压施加步骤中的所述第1电压脉冲的施加，塑造是否已经完成，
重复所述第1电压施加步骤与所述判断步骤，直到在所述判断步骤中判断为所述塑造已经完成，
在所述重复过程中，在所述第1电压施加步骤中，向所述电阻变化型非易失性存储元件施加具有比紧跟之前的所述第1电压施加步骤中施加过的第1电压脉冲的脉冲宽度还长的脉冲宽度的、新的第1电压脉冲。
由此，在塑造中施加塑造用的第1电压脉冲、但塑造并未完成的情况下，因为还施加塑造用的新的第1电压脉冲，所以累计脉冲施加时间增加，塑造完成的概率升高。进而，新的第1电压脉冲的脉冲宽度要比紧跟之前的第1电压脉冲的脉冲宽度还长，因此累计脉冲施加时间加速地增加，与重复施加相同脉冲宽度的电压脉冲的情况相比，可以在更短的时间内完成塑造。
在此，也可以是：在所述第1电压施加步骤中，作为所述第1电压脉冲而向所述电阻变化型非易失性存储元件施加(1)在将所述第1电极作为基准时相对于所述第2电极而言具有正电位并具有所述规定电压以上的振幅、且(2)具有所述第1脉冲宽度的第1正电压脉冲；在所述判断步骤中，在向所述电阻变化型非易失性存储元件施加了具有所述低电阻化电压脉冲的电压振幅以上的电压振幅且极性与所述低电阻化电压脉冲相同的第1负电压脉冲之后，通过判断所述电阻变化型非易失性存储元件是否处于所述低电阻状态，从而判断所述塑造是否已经完成。由此，在判定步骤中，在施加了用于使电阻变化型非易失性存储元件向低电阻状态变化的负电压脉冲之后来判定其电阻值，因此与不施加这种负电压脉冲的情况相比，塑造完成后的电阻变化型非易失性存储元件的电阻值降低，塑造完成的判定变得容易，或者变得正确。
另外，优选在所述第1电压施加步骤和所述判断步骤的重复过程中，在所述第1电压施加步骤中，对所述电阻变化型非易失性存储元件施加具有使紧跟之前的所述第1电压施加步骤中施加过的第1电压脉冲的脉冲宽度以指数函数的形式增加的脉冲宽度的、新的第1电压脉冲。再有，优选所述第1负电压脉冲的脉冲宽度和所述低电阻化电压脉冲的脉冲宽度相同。
还有，也可以构成为：还包含第2电压施加步骤，在该第2电压施加步骤中，在所述判断步骤中的所述第1负电压脉冲的施加后，向所述电阻变化型非易失性存储元件施加极性、电压振幅及脉冲宽度与所述第1正电压脉冲相同的第2正电压脉冲，或者构成为所述第1负电压脉冲的脉冲宽度比所述低电阻化电压脉冲的脉冲宽度还长。由此，由于再次施加正电压脉冲或者负电压脉冲的脉冲宽度为与通常写入时的电压脉冲相同程度的短的脉冲宽度，故可以回避因施加负电压脉冲而引起的电阻变化型非易失性存储元件滞留于低电阻状态这样的不良状况。
另外，为了达到上述目的，本发明也可以作为电阻变化型非易失性存储装置来实现，其利用了将电阻变化型非易失性存储元件和开关元件串联地连接在一起的存储器单元，
所述电阻变化型非易失性存储元件具有：与所述开关元件连接的第1电极；第2电极；和被所述第1电极及所述第2电极夹持的氧不足型的过渡金属氧化物层，
所述过渡金属氧化物层包括：与所述第1电极相接的第1过渡金属氧化物层；以及与所述第2电极相接且具有比所述第1过渡金属氧化物层还低的氧不足度的第2氧不足型的过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有：
若将所述第2电极作为基准而向所述第1电极施加具有正电压的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向所述低电阻状态过渡，若将所述第1电极作为基准而向所述第2电极施加具有正电压的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；
不会成为根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态的、制造后的初始状态下的非线性的电流/电压特性；以及
若在所述初始状态下被施加规定电压以上的电压的电压脉冲且在规定时间内持续施加该电压，则引起从所述初始状态向根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态变化的塑造，且若所述电阻变化型非易失性存储元件中流动的电流增加，则该塑造时间以指数函数的形式减少的特性，
所述电阻变化型非易失性存储装置具备：
存储器单元阵列，其由将所述电阻变化型非易失性存储元件和开关元件串联地连接在一起的多个存储器单元构成；
选择部，其从所述存储器单元阵列之中选择至少一个存储器单元；
塑造用电源部，其产生用于对由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造的塑造用电压；
写入用电源部，其产生用于进行写入的写入用电压，在该写入过程中，使由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件从所述高电阻状态向所述低电阻状态过渡、或从所述低电阻状态向所述高电阻状态过渡；
脉冲宽度可变写入用电压脉冲产生部，其在对由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造的情况下，或在进行写入的情况下，产生用于使该电阻变化型非易失性存储元件的电阻状态过渡到所期望的状态的脉冲宽度可变的写入用电压脉冲；以及
读出部，其具有塑造判定部及通常判定部，该塑造判定部判定由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件的塑造是否已经完成，该通常判定部判定由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态，
所述脉冲宽度可变写入用电压脉冲产生部为了对所述电阻变化型非易失性存储元件进行塑造，向所述电阻变化型非易失性存储元件施加第1电压脉冲，其中该第1电压脉冲(1)在将所述第1电极作为基准时，相对于所述第2电极而言具有正的电位，并具有比所述第2阈值电压大的规定电压以上的振幅，或在将所述第1电极作为基准时，相对于所述第2电极而言具有负的电位，并具有比所述第1阈值电压大的规定电压以上的振幅，且(2)具有第1脉冲宽度，
重复所述脉冲宽度可变写入用电压脉冲产生部进行的所述第1电压脉冲的施加和所述塑造判定部进行的判断，直到在所述塑造判定部中判断为所述塑造已经完成为止，
在所述重复过程中，所述脉冲宽度可变写入用电压脉冲产生部向所述电阻变化型非易失性存储元件施加具有比紧跟之前施加过的第1电压脉冲的脉冲宽度还长的脉冲宽度的、新的第1电压脉冲。
此外，为了达到上述目的，本发明还可以作为电阻变化型非易失性存储元件来实现，其与开关元件串联地连接来构成存储器单元，
具有：与所述开关元件连接的第1电极；第2电极；和被所述第1电极及所述第2电极夹持的氧不足型的过渡金属氧化物层，
所述过渡金属氧化物层包括：与所述第1电极相接的第1过渡金属氧化物层；以及与所述第2电极相接且具有比所述第1过渡金属氧化物层还低的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有：
若将所述第2电极作为基准而向所述第1电极施加具有正电位的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向所述低电阻状态过渡，若将所述第1电极作为基准而向所述第2电极施加具有正电位的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；
不会成为根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态的、制造后的初始状态；
所述初始状态下的非线性的电流/电压特性；
若在所述初始状态下被施加规定电压以上的电压的电压脉冲且在规定时间内持续施加该电压，则引起塑造，且若所述电阻变化型非易失性存储元件中流动的电流增加，则该塑造时间以指数函数的形式减少的特性；以及
在所述塑造中，被施加的至少1个以上的电压脉冲的累计脉冲施加时间越大、则塑造完成的概率就越大的特性。
-发明的效果-
根据本发明的电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置，由于与以往相比，可以降低塑造电压且回避塑造电压在每个电阻变化元件中的偏差，所以在实用的电压范围内且不会使阵列面积增大，能够进行在塑造特性上具有偏差的全部存储器单元的塑造，由此，能够实现高可靠性且小面积化。进而，由于可以仅对需要塑造的存储器单元追加施加正电压脉冲及负电压脉冲，故对于存储器单元阵列而言可以高速地实施塑造。再有，在施加塑造用的正电压脉冲之后，通过将负电压脉冲的脉冲宽度设定为与通常数据写入工序中的低电阻化电压脉冲的脉冲宽度相同，从而可以消除滞留于更低LR状态的不良状况，能够实现高可靠性的塑造方法，能够提高成品率。
附图说明
图1是本发明的1T1R型存储器单元的塑造流程图。
图2(a)是用于对在进行了基于正电压脉冲连续施加的塑造处理的情况下的、累计脉冲施加时间与各比特的电阻变化元件的电阻值的关系进行测量的存储器单元的电路图，图2(b)是表示该测量结果的图。
图3是表示依据本发明的1T1R型存储器单元的塑造流程而进行了1T1R型存储器单元的塑造的情况下的电阻推移的图。
图4是表示本发明的1T1R型存储器单元的塑造中所利用的电压脉冲的电压与此时的塑造所需要的累计脉冲时间的关系的图。
图5是用于对本发明中的塑造时的动作点进行考察的动作点分析图。
图6是表示本发明实施方式涉及的电阻变化型非易失性存储装置的平均塑造时间和塑造电流的关系的图。
图7是表示本发明实施方式中的电阻变化元件端子间电压Ve与塑造电流的关系的图。
图8是本发明实施方式中的1T1R型单元的初始状态下的I-V特性图。
图9是表示本发明的电阻变化元件(上部电极Ir)中的塑造电压Vb的累计概率分布的选择晶体管栅极宽度依存的图。
图10是表示对本发明的1T1R型存储器单元的塑造工序和通常数据写入工序中的存储器单元施加的电压脉冲的电压波形的时序图。
图11是本发明的1T1R型存储器单元的正负交替脉冲施加时的电阻变化特性图。
图12是表示作为本发明的基础数据而对1T1R型单元的塑造工序和通常数据写入工序中的存储器单元施加的电压脉冲的电压波形的时序图。
图13是用于对作为本发明的基础数据的1T1R型存储器单元的正负交替脉冲施加时的电阻变化不良状况进行说明的图。
图14是表示作为本发明的变形例而对1T1R型存储器单元的塑造工序和通常数据写入工序中的存储器单元施加电压脉冲的电压波形的时序图。
图15是本发明的1T1R型存储器单元的正负交替脉冲施加时的电阻变化特性图。
图16是本发明实施方式涉及的电阻变化型非易失性存储装置的构成图。
图17是表示本发明实施方式涉及的读出放大器的构成的一例的电路图。
图18是用于对本发明实施方式涉及的读出放大器判定等级进行说明的图。
图19是用于对本发明实施方式涉及的各模式的设定电压进行说明的图。
图20是本发明实施方式涉及的电阻变化型非易失性存储装置中的脉冲宽度上升塑造流程图。
图21(a)～(c)是本发明实施方式涉及的电阻变化型非易失性存储装置的动作定时说明图。
图22是本发明实施方式涉及的电阻变化型非易失性存储装置的塑造动作定时说明图。
图23是本发明实施方式涉及的电阻变化型非易失性存储装置的阵列中的累计脉冲施加时间所对应的累计塑造率分布图。
图24是作为基本数据的电阻变化型非易失性存储装置的阵列中的累计脉冲施加时间所对应的累计塑造率分布图。
图25是表示现有的电阻变化型非易失性存储器中的塑造电压的过渡金属氧化物膜厚依存的特性图。
图26是现有的电阻变化型非易失性存储元件中的存储器单元的剖面的示意图。
图27是现有的电阻变化型非易失性存储元件中的初始状态下的I-V特性图。
图28是现有的电阻变化型非易失性存储元件的初始化脉冲波形图。
图29是表示利用了现有的电阻变化元件的1T1R型存储器单元的构成的示意图。
图30是现有的电阻变化元件(上部电极Pt)中的塑造电压Vb的累计概率分布图。
图31是现有的电阻变化元件(上部电极Ir)中的塑造电压Vb的累计概率分布图。
具体实施方式
首先，针对图29所示的、由电阻变化元件构成的1T1R型存储器单元，针对在上部电极100c中利用了Pt(铂)的情况下和在上部电极100c中利用了Ir(铱)的情况下示出塑造特性，并对其技术问题进行说明，其中电阻变化元件由第1过渡金属氧化物层100b-1(在此，TaOx、0＜x＜2.5)及第2过渡金属氧化物层100b-2(TaOy、x＜y)来构成。
在此，实验中所利用的样品，电阻变化层100b的面积为0.25μm2(＝0.5μm×0.5μm)，具有与下部电极100a相接的第1过渡金属氧化物层100b-1(在此，TaOx：X＝1.54、膜厚：44.5nm)、及与上部电极100c相接的第2过渡金属氧化物层100b-2(在此，TaOy：y＝2.47、膜厚：5.5nm)。作为开关元件的NMOS晶体管，栅极宽度W：0.44μm、栅极长L：0.18μm、及栅极绝缘膜的膜厚Tox：3.5nm。
第2过渡金属氧化物层100b-2(在此，TaO2.47)是在上部电极100c制造工序前，在通过溅射而成膜的第1过渡金属氧化物层100b-1(在此，TaO1.54)的表面上实施等离子体氧化处理而制作出的。因而，是与第1过渡金属氧化物层100b-1(在此，TaO1.54)相比氧含有率高(换言之，氧不足度低)、也就是说电阻值非常高的(＞1MΩ)构造。为了进行电阻变化动作，最初需要施加恒定的塑造电压，以便在第2过渡金属氧化物层100b-2中形成导电路径。
在此，塑造处理针对图29所示的1T1R型存储器单元110，作为第1步骤，在对下部电极侧端子C施加了0V、对栅极端子G施加了3.3V的状态下，沿着电阻变化元件100进行高电阻化的方向以塑造电压VPA向上部电极端子A施加一次脉冲宽度50ns的脉冲；作为第2步骤，将上部电极端子A置为0V，将栅极端子G置为3.3V，沿着电阻变化元件100进行低电阻化的方向以相同的塑造电压VPA向下部电极侧端子C施加一次脉冲宽度50ns的脉冲；作为第3步骤，将下部电极侧端子C置为0V、将栅极端子G置为1.8V，向上部电极端子A施加约0.4V的电压(电阻变化元件100的写入阈值电压以下的电压)，判定1T1R型存储器单元110中流动的电流是否为规定值以上的电流(也就是说，是否处于低电阻状态)且判定塑造是否已经完成。在判定为塑造并未完成的情况下，使塑造电压VPA上升0.1V，再度重复相同的处理，直到变为最大3.3V为止。
于是，在通过高电阻化方向的电压VPA施加而实施了塑造处理之后施加低电阻化方向的电压VPA而使电阻变化元件100变为低电阻状态的原因在于：通过增大读出时的存储器单元电流，可以容易地判定塑造处理是否已经完成。
而且，该塑造处理的流程是在将1T1R型存储器单元110按262、144比特(256k比特)矩阵状进行阵列配置而成的非易失性存储装置中进行的。
另外，该非易失性存储装置以实现这些动作的方式由一直以来公知的电路构成，关于其主要部分也将在后述进行说明，因此在此省略细节。
首先，对由以标准电极电位高的铂(Pt)为主成分的电极材料来构成1T1R型存储器单元110的上部电极100c(也就是说，在上部电极与电阻变化层的界面附近容易引起电阻变化的状态)，由标准电极电位低的氮化钽(TaN)来构成下部电极100a(也就是说，在下部电极与电阻变化层的界面附近难以引起电阻变化的状态)的情况下的塑造特性进行说明。
图30中表示：在将图29所示的具有上部电极100c为Pt、电阻变化层100b由氧不足型的过渡金属氧化物构成的电阻变化元件100的1T1R型存储器单元配置为阵列状的非易失性存储装置(阵列容量256k比特)中，从低电压向高电压实施按照每个存储器单元来形成导电路径的塑造处理，塑造完成后的电压Vb的累计概率分布图。横轴表示：向图29的存储器单元中的上部电极端子A与下部电极侧端子C之间施加从1.0V变化至2.3V的正电压脉冲(脉冲宽度50ns)(此时，栅极电压Vg＝3.3V)的情况下的、各存储器单元的塑造电压(被判断为塑造已经完成的电压)Vb，该正电压脉冲用于以下部电极侧端子C作为基准向上部电极端子A施加比下部电极侧端子C还高的电压，纵轴表示：在该塑造电压Vb下电阻变化元件的塑造已完成的累计概率(在此，全部电阻变化元件中的塑造已完成的电阻变化元件的比率)。
如此，在将Pt(铂)应用于1T1R型存储器单元110的上部电极100c的情况下，虽然每个存储器单元存在1.1V～2.3V的偏差，但通过对存储器单元施加规定的塑造电压Vb(例如，2.5V)，能够实现阵列全比特的塑造。
此外，构成上部电极100c的Pt(铂)的层优选为1nm以上23nm以下的膜厚，且与电阻变化层进行物理性接触，更优选膜厚为1nm以上10nm以下。这是因为：若不使Pt(铂)的层变薄，则从铂粒界引起迁移，铂电极表面(铂电极与电阻变化层的界面)形成突起，如果对具备了具有这种突起的电极的电阻变化元件重复施加电压脉冲，则在该突起部周边引起电场集中，存在电阻变化层被破坏且不会产生电阻变化的可能性。
接着，对由以标准电极电位高的铱(Ir)为主成分的电极材料来构成1T1R型存储器单元110的上部电极100c(也就是说，在上部电极与电阻变化层的界面附近容易引起电阻变化的状态)、由标准电极电位低的氮化钽(TaN)来构成下部电极100a(也就是说，在下部电极与电阻变化层的界面附近难以引起电阻变化的状态)的情况下的塑造特性进行说明。
图31中表示：在具有图29所示的上部电极100c为Ir且电阻变化层100b由氧不足型的过渡金属氧化物(在此，钽氧化物)构成的电阻变化元件100的1T1R型存储器单元阵列(256k比特)中，从低电压向高电压实施按照每个存储器单元来形成导电路径的塑造处理，塑造已经完成的电压Vb的累计概率分布图。由于横轴及纵轴与图30同样，故在此省略详细的说明。
根据图31可知：在上述所示的以往塑造方法中，即便使电压上升到最大4V，也仅是阵列(256k比特)中的约40％可以完成塑造处理。因此，在将Ir利用为上部电极100c的材料的1T1R型存储器单元110中，发现了仅仅约40％的比特可以通过电阻变化来实施记录信息的阵列动作。其中在利用了Ir电极的情况下，存在塑造处理后的特性偏差变小、可靠性也良好的优点。另外，根据图31可以推测出：累计塑造率相对于塑造电压而言逐渐地上升，如果施加更高的电压，则可以对全部存储器单元实施塑造。为了实现这一目的，需要与能进行非常高的电压的塑造处理的构成相对应的设计。例如，虽然只要由具有高耐压的晶体管来构成即可，但在该情况下单元面积的缩小化变得困难起来，成为低成本化的阻碍。
再有，也考虑：基于上部电极100c的电极材料的不同，在以往公知的塑造方法中塑造不完全且全部比特无法稳定地进行电阻变化的情况。
但是，若在上部电极100c中利用Ir，则塑造处理前的初始电阻的偏差与在上部电极100c中利用了Pt的情况相比可以变得非常小，如果可以对利用了Ir的存储器单元适当地实施塑造处理，则认为可以实现存储器单元的电阻变化特性的偏差降低或可靠性的提高。
该状况一般在半导体存储装置中进行了以下的入门研究：在想要提高成品率或可靠性、或者发展微细工艺化或大容量化的情况下，进一步综合地对最佳的材料进行实验来选择最佳的方案，但基于这种理由也会随之引起材料选择的自由度受到限制的技术问题。
本申请的发明人鉴于这种情况进行了电阻变化元件的新的塑造方法和具有这种功能的电阻变化型非易失性存储装置的研究，其中利用实用的电压脉冲而使存储器单元阵列的全部比特都能够进行塑造。
接着，对本发明的实施方式进行说明，但为了使说明容易，最初对着眼于本发明的基本部分、即利用了Ir电极的1T1R型存储器单元的1比特时的塑造方法等几种基础数据进行说明。
应用本发明的1T1R型存储器单元和图29中说明过的构造相同，尤其是作为上部电极100c的材料而以Ir(铱)为主成分来构成。其中，电阻变化元件100的下部电极100a、电阻变化层100b、第1过渡金属氧化物层100b-1、第2过渡金属氧化物层100b-2、上部电极100c分别相当于本发明涉及的塑造方法中的电阻变化元件的第1电极、过渡金属氧化物层、第1过渡金属氧化物层、第2过渡金属氧化物层、及第2电极。
在该构造的情况下，在塑造后能够执行电阻变化动作的状态下，如前所述，在将上部电极端子102作为基准而向下部电极端子101施加了规定电压(例如，第1阈值电压)以上的电压(低电阻化电压脉冲)的情况下电阻变化元件100向低电阻状态过渡，另一方面，在将下部电极端子101作为基准而向上部电极端子102施加了其他规定电压(例如，第2阈值电压)以上的电压(高电阻化电压脉冲)的情况下电阻变化元件100向高电阻状态过渡。
图1是本发明的1T1R型存储器单元的塑造流程图，由步骤S21～S27构成。也就是说，本图示出了塑造方法的顺序，即：通过对将电阻变化元件100与开关元件串联地连接在一起的存储器单元施加电压脉冲，从而使电阻变化元件100从根据所施加的电压脉冲的极性的不同而不能在高电阻状态与低电阻状态之间可逆地过渡的状态、即制造后的初始状态，向根据所施加的电压脉冲的极性的不同而能在高电阻状态与低电阻状态之间可逆地过渡的状态变化。另外，在此，虽然对基于正电压脉冲(以下部电极为基准向上部电极施加正电压脉冲)的塑造进行说明，但如后述，也可以是基于负电压脉冲(以下部电极为基准向上部电极施加负电压脉冲)的塑造。
·在步骤S21中进行初始设定。在该步骤S21中，电阻变化元件100为1T1R型存储器单元的制造完成后的初始状态，为1MΩ以上的非常高的电阻状态，即处于即便施加通常的电阻变化脉冲、脉冲电阻变化也无法进行的状态。再有，作为初始设定，将塑造脉冲宽度Tp设定为Tp(1)(＝50ns)，将塑造重复次数n设定为1。
·步骤S22是第1电压施加步骤，在此，以下部电极端子101为基准，向上部电极端子102施加1次脉冲宽度为50ns(可变)、脉冲电压为3.3V的脉冲(作为HR化方向的正的塑造脉冲，也就是说第1电压脉冲(在此，第1正电压脉冲))。此时，栅极端子103的电压为3.3V(晶体管处于导通状态)。
·步骤S23是判断步骤的前半部分处理，在此，以上部电极端子102为基准，向下部电极端子101施加1次脉冲宽度为50ns(恒定)、脉冲电压为3.3V的脉冲(LR化方向的负脉冲，也就是说具有低电阻化电压脉冲的电压振幅以上的电压振幅且极性与低电阻化电压脉冲相同的第1负电压脉冲)。此时，栅极端子103的电压为3.3V(晶体管处于导通状态)。
·步骤S24是判断步骤的后半部分处理，在此，以上部电极端子102(或者下部电极端子101)为基准，将电流测量源连接到下部电极端子101(或者上部电极端子102)，以读出电压(例如0.4V)测量从下部电极端子101(或者上部电极端子102)向上部电极端子102(或者下部电极端子101)流动的电流。此时，栅极端子103的电压为3.3V。然后，在读出电流为比基准值(例如10μA)大的值的情况下(也就是说，可以判断为电阻变化元件100处于低电阻状态的情况下)，判定为塑造已完成，塑造结束流程(S26)。
·在读出电流为比10μA小的值的情况下判定为塑造并未完成，转移至步骤S25并将施加脉冲宽度变更为Tp(2)(在此，使脉冲宽度仅增加50ns而成为100ns)，且增加塑造重复次数，再度返回到步骤S22(也就是说，施加新的第1电压脉冲(在此，第1正电压脉冲))。然后，在步骤S24中可以判定为塑造已完成之前，如以下的表1所示，与塑造重复次数n对应地依次增长为预先确定的脉冲宽度后重复动作。
【表1】
  Tp(n)   脉冲宽度
  Tp(1)   50ns
  Tp(2)   100ns
  Tp(3)   200ns
  Tp(4)   500ns
  Tp(5)   1μs
  Tp(6)   5μs
  Tp(7)   10μs
  Tp(8)   50μs
  Tp(9)   100μs
  Tp(10)   500μs
  Tp(11)   1ms
  Tp(12)   5ms
  Tp(13)   10ms
再有，即便施加最大10ms的脉冲，在步骤S24中也无法判定为塑造已完成的情况下(在此，塑造重复次数达到最大(脉冲宽度相当于10ms的重复次数)的情况下)，判定为不可以塑造、即无法进行电阻变化动作的不良的存储器单元(S27)。
另外，在步骤S22中虽然对上部电极端子102施加规定的正电压(HR化方向)，但这与NMOS晶体管104的基板偏置效应小的方向相对应，由于可以进一步增多塑造时的晶体管的驱动电流，故设定在该方向上。也就是说，通过对上部电极端子102施加正电压，从而NMOS晶体管104的源极成为与作为基准电位的下部电极侧端子C大致相同的电位，因此可以避免基板偏置效应。由此，对于NMOS晶体管104而言，对上部电极端子102施加正电压时的电流驱动能力要比对上部电极端子102施加负电压时的电流驱动能力还大。
其中，将使电阻变化元件向高电阻状态过渡的现象也称为“HR化”，将使电阻变化元件向低电阻状态过渡的现象也称为“LR化”。
进而，以相同的理由将栅极端子103的电压也设定得比通常使用时的电压更高。
再有，在步骤S23中相反地对下部电极端子101施加规定的正电压(LR化方向)。虽然可以在步骤S24中判定塑造是否已经完成，但被置为在步骤S22中塑造已完成的状态为高电阻状态下的约100kΩ。这虽然与初始状态(约1MΩ以上)相比约小1个数量级，但为了使判定更容易、更高速地进行判定，希望电阻变化元件100为更低电阻的状态。因此，在步骤S23中暂时进行电阻变化元件100的LR化。在步骤S22中塑造并未完成的情况下，在步骤S23中电阻变化元件100也维持初始状态的非常高的高电阻状态不变。
另外，在该步骤S23中虽然将栅极端子103的电压设定为与步骤S22相同的3.3V，但这是为了削减电压切换的时间损耗的缘故，在不会出现什么问题的情况下，也可以切换为2.4V等通常的电阻变化动作时的电压。再有，该步骤S23可以使得塑造完成的判断变得容易，如上所述，只要能够判断电阻变化元件的初始状态和塑造完成后的状态(约1个数量级的电阻值的相异)，对于本发明涉及的塑造方法而言就不是必需的步骤。
还有，虽然在步骤S24中以0.4V的低电压进行电流测量，但这是为了回避干扰对写入状态的影响(也就是说，使电阻变化元件100的电阻状态发生变化的状况)的缘故。另外，塑造之后的电阻变化元件100的电阻变化特性呈现其变化幅度小的倾向。因此，作为读出电流的基准值，将比通常电阻变化时的高电阻状态与低电阻状态的中间值还靠近高电阻状态的存储器单元电流所对应的10μA设为判定值。再有，存储器单元电流的测量是将上部电极端子102设定为接地电压而在与步骤S23相同的方向上进行的，但这是为了削减电压切换的时间损耗的缘故，在不会出现什么问题的情况下，也可以在相反方向上进行判定。进而，在该步骤S24也将栅极端子103的电压设定为与步骤S23相同的3.3V，这也是为了削减电压切换的时间损耗的缘故，在不会出现什么问题的情况下，也可以切换为2.4V等通常的读出动作时的电压。
再有，对于上述表1所示的、步骤S22中的施加脉冲而言，只要适当地确定其开始时的脉冲宽度或结束时的脉冲宽度的间隔即可。也就是说，对于塑造重复次数n的增加而言，既可以设定以指数函数的形式增加的脉冲宽度，除此以外，还可以设定成比例地增加的脉冲宽度，也可以如上述表1那样混合存在这些形式。通过使脉冲宽度以指数函数的形式增加，从而伴随着塑造的重复，累计脉冲施加时间加速地增加，与重复施加相同脉冲宽度的正电压脉冲的情况相比，可以在短时间内完成塑造。另外，如上述表1所示，通过按照在塑造重复次数n较小(脉冲宽度较短)时成比例地增加，在塑造重复次数n变大时以指数函数增加的方式来设定脉冲宽度，从而回避向容易塑造的存储器单元施加过大的塑造脉冲，并且能够在短时间内完成塑造。
图2(a)是用于对进行了基于正电压脉冲连续施加的塑造处理的情况下的、累计的脉冲施加时间(累计脉冲施加时间)和各比特的电阻变化元件100的电阻值之间的关系进行测量的存储器单元的电路图，图2(b)是表示该测量结果的图。在此，对于3个存储器单元(由电阻变化元件100和固定电阻(1.5kΩ)的串联连接构成的存储器单元)而言，由于从图1所示的塑造流程中除去了步骤S23的负电压脉冲施加之后，进而需要将步骤S24的判定电流和高电阻状态及初始状态(约1MΩ以上)进行比较，故描绘了：依据变更为1μA之后的流程来施加塑造用的正电压脉冲(脉冲宽度＝1μs)并尝试塑造时的、这3个电阻变化元件100的电阻值与累计脉冲施加时间之间的关系。另外，横轴的累计脉冲施加时间是对电阻变化元件100施加的塑造用的正电压脉冲的累计施加时间(脉冲宽度的合计时间)。再有，在此，为方便测量，在塑造已完成后也持续地施加正电压脉冲(脉冲宽度＝1μs)。根据该图2(b)可知：根据每个电阻变化元件100，塑造所需的累计脉冲施加时间偏离了1个数量级以上。
图3是表示在依据上述1T1R型存储器单元的塑造流程而进行了1T1R型存储器单元的塑造的情况下的电阻变化元件100的电阻推移的图。
在此，利用图3对依据图1所示的流程步骤而进行了1T1R型存储器单元的塑造的实施结果进行说明。
以下述两种情形为例进行说明。
情形1：判定为以最初的Tp(1)的50ns脉冲宽度完成了塑造的情况
情形2：判定为以第8次的Tp(8)的50μs脉冲宽度完成了塑造的情况
另外，制造后的初始状态、即步骤S21无论在哪种情况下都使电阻变化元件100处于与作为测量器的测量界限的20MΩ相比非常高的高电阻状态S1中。
在情形1中，在最初的步骤S22中以Tp(1)：50ns的脉冲塑造电阻变化元件100。也就是说，电阻变化元件100从状态S1向状态S2(黑色圆圈)过渡。
该步骤S22由于是HR化方向的脉冲施加，故电阻变化元件100在被塑造的时间点过渡到高电阻状态(1MΩ左右、也就是说，状态S2(黑色圆圈))。
相反，步骤S23是LR化方向的脉冲施加。若设为在步骤S22中可以进行塑造，则过渡到低电阻状态S3(黑色圆圈)。
最后，在步骤S24中，连接0.4V的电流测量源并测量从1T1R型存储器单元下部电极端子101向上部电极端子102流动的电流，但由于在步骤S23中向低电阻状态S3(黑色圆圈)过渡，故可以检测到29μA左右的大电流。这表示在步骤S22中以50ns的脉冲进行了塑造。
接着，对情形2进行说明。
在步骤S22中，在Tp(1)：50ns、Tp(2)：100ns、Tp(3)：200ns、Tp(4)：500ns、Tp(5)：1μs、Tp(6)：5μs、Tp(7)：10μs的从最初到第7次为止的脉冲施加中并未被塑造。因此，电阻变化元件100无论在哪种情况下都处于与初始状态相同的、超过了20MΩ的测量界限的非常高的高电阻状态(Tp(1)～Tp(7)中的S2(白色方框))。
在步骤S23中虽然可以进行LR化方向的脉冲施加，但这些时候还不能塑造，因此电阻变化元件100并未进行电阻变化而是维持与初始状态相同的、超过了20MΩ的测量界限的非常高的高电阻状态(Tp(1)～Tp(7)中的S3(白色方框))。
因此，在步骤S24的电流测量中几乎不会有电流流过。
另一方面，在第8次的步骤S22中以Tp(8)：50μs的脉冲塑造电阻变化元件100，向高电阻状态(260kΩ左右、也就是说，Tp(8)中S2(白色方框))过渡。
由于是在第8次的步骤S22中进行塑造，故在步骤S23中电阻变化元件100向低电阻状态(Tp(8)中的S3(白色方框))过渡。
而且，由于在步骤S23中电阻变化元件100向低电阻状态过渡，故在步骤S24中可以检测到24μA左右的大电流，可以判定出以该第8次的步骤S22的50μs的脉冲进行了塑造。此外，该情况下累计施加了约67μs的脉冲宽度。
如上，在将Ir(铱)利用于上部电极100c的例子中可以看出：即便在通过以往公知的施加规定电压的方法而无法完全地进行塑造的情况下，也能够通过适当地调整塑造脉冲时间来进行塑造。
在此，以几个实验数据为基础，对与在上部电极100c中利用了Ir(铱)的情况下的本发明的塑造相关的基础特性进行说明。
图4是在图29所示的1T1R型存储器单元中对利用于塑造的电压脉冲的电压VP和此时塑造所需要的平均塑造时间之间的关系进行了测量的结果。
该测量是以调查NMOS晶体管104的驱动电流量与塑造时间之间的关系为目的，以2个条件对NMOS晶体管104的栅极电压进行测量的。
在测量中，利用装载了将图29所示出的1T1R型存储器单元排列了256K比特而成的阵列的电阻变化型非易失性存储装置，依据图1所示的塑造流程，按照256K比特的每个区域来改变电压脉冲的电压及栅极电压并进行了塑造。图4在各256K比特区域中，在纵轴表示其中的每个比特各自进行塑造所需的累计脉冲时间的平均值(将其定义为平均塑造时间)，在横轴表示此时的电压脉冲的电压VP。
另外，由于该测量中所利用的电阻变化型非易失性存储装置的构成或具体的动作方法会在后述的电阻变化型非易失性存储装置一项中进行说明，故在此省略。
在图4中，实线为将栅极电压VG固定在3.3V的情况下(情形3)的特性，虚线为使栅极电压VG与电压脉冲的电压VP连动地变化的情况下(情形4)的特性。
无论在哪种情形下都示出：平均塑造时间相对于电压脉冲的电压VP而言以指数函数的形式变化。再有，情形4与情形3相比，除了VG＝3.3V时以外栅极电压较低，因此NMOS晶体管104的驱动电流也较低。即便为相同的电压脉冲的电压VP，塑造时在电阻变化元件100中流动的电流也小，其结果是，情形4的塑造时间要比情形3有所增长。
但是，即便电压脉冲的电压VP不同，也设为相同的塑造时间来进行观测的原因可认为是：流过了相同的塑造驱动电流的缘故。
例如，在图4中，情形3的点X(栅极电压VG为3.3V、电压脉冲的电压VP为2.9V)、和情形4的点Y(栅极电压VG与电压脉冲的电压VP均为3.0V)的平均塑造时间为0.35μs，是相同的。可认为这是以下的结果：点X与点Y的塑造时，电阻变化元件100中流过相同的塑造驱动电流，电阻变化元件100的AB端子间电压Ve也相同，由此产生了相同的现象。
图5是用于对图4中的点X与点Y这2种情况下的塑造时的动作点进行考察的动作点分析图。
在此，以曲线(1)来表示与点X对应的栅极电压VG为3.3V时的NMOS晶体管104的静特性，以曲线(2)来表示与点Y对应的栅极电压VG为3.0V时的NMOS晶体管104的静特性。再有，以直线(3)来表示与点X对应的电阻变化元件100的负载特性，以具有与直线(3)相同的斜率的直线(4)来表示与点Y对应的电阻变化元件100的负载特性，并将各直线与NMOS晶体管104的静特性的交点设为D点、E点。该D点及E点对应于塑造时的NMOS晶体管104和电阻变化元件100的动作点。
在此，如下这样决定直线(3)与直线(4)。也就是说，如前所述点X和点Y可认为是电阻变化元件100的端子间电压Ve相同且流过相同的电流。即，按照使D点与E点的电流值相同的方式，对直线(3)及直线(4)的斜率进行调整并进行了绘图。
根据图5可知：在点X及点Y的塑造中，塑造电流均为395μA、且均产生了约2.0V电阻变化元件100的端子间电压Ve。即，为了使平均塑造时间为0.35μs，作为塑造电流而需要395μA，电阻变化元件100的AB端子间电压Ve为2.0V。
图6是借助上述方法并根据图4的每个电压脉冲的电压VP所对应的平均塑造时间来求得塑造电流与平均塑造时间之间的关系的图，纵轴是平均塑造时间，横轴是塑造电流。图6中的点F对应于上述所求得的塑造电流为395μA、平均塑造时间为0.35μs的点。如图6所示，本次新发现了：由以Ir为主成分的材料构成上部电极100c的电阻变化元件100的平均塑造时间具有若增大塑造电流并进行驱动则以指数函数的形式缩短的特性。也就是说，本发明涉及的电阻变化元件具有以下特性：在初始状态下将下部电极100a作为基准而向上部电极100c施加具有正电位且为规定电压以上的电压的电压脉冲，且在规定时间内若持续施加该电压，则引起塑造，而且若电阻变化元件中流动的电流增加，则该塑造时间以指数函数的形式减少。
图7是表示借助上述方法并根据图4的各电压脉冲的电压VP所对应的平均塑造时间而求得的塑造电流与电阻变化元件端子间电压Ve的关系的图，纵轴为电阻变化元件端子间电压Ve，横轴为塑造电流。图7中的点G对应于图6的点F(塑造电流为395μA、平均塑造时间为0.35μs)。如图7所示，塑造时的电阻变化元件端子间电压Ve并未显著地依存于流经电阻变化元件100的电流量，示出约2V的恒定值。即，塑造在电阻变化元件100的AB端子间电压达到规定的阈值电压(在此约2V)时产生，即便使1T1R型存储器单元的AC端子间电压上升，电阻变化元件100的AB端子间电压也会保持在被箝位为规定电压(在此约2V)的状态。
图8是通过对处于塑造处理前的初始状态的图29所示的1T1R型存储器单元施加振幅从0V逐渐地增大到塑造电压以上的电压为止的电压，从而直接测量了塑造处理前后的电流的I-V特性图。横轴表示将下部电极端子101作为基准而向上部电极端子102进行施加时的对1T1R型存储器单元的施加电压Vc，纵轴表示在1T1R型存储器单元中流动的存储器单元电流Ic。
另外，该测量是为了利用直流电压源与直流电流测量器直接测量塑造时的电流而进行的，一个一个电压施加是在DC的状态下进行的。虽然与施加了前述的规定脉冲宽度的塑造条件并不相同，但认为基本现象是共同的。
根据图8可知，对于初始状态下的存储器单元而言，若使正偏置方向的存储器单元端子间电压Vc增加(轨迹A)，在低于约1V的区域内，处于1MΩ以上的非常高的电阻状态，几乎不会流过电流。另一方面，从相当于图7中所说明过的阈值电压的2V前后的电压急剧地流出电流，示出较强的非线性的电流/电压特性。进而，使施加电压V增加到3.3V，之后若使存储器单元端子间电压Vc减少，则示出通过其他轨迹(轨迹B)之后返回到原点的特性。可见，在0.5V附近约为200kΩ，即通过经由该轨迹来进行塑造，如根据电压施加的方向所设想的那样被置为高电阻状态。
另外，在此虽然进行了省略，但可以确认：并不一定非要使施加电压增加到3.3V，例如即便在3.0V等到中途为止的施加中返回，也会探索与轨迹A不同的轨迹而进行塑造，由此被置为高电阻状态。
另一方面，可以确认：即便在轨迹A中超过急剧地流出电流的电压、即约2V，例如在施加2.2V为止的电压Vc后使电压Vc减少，也会原样探索轨迹A而未进行塑造。
可以如下这样考虑。图8所示出的测量是利用DC的电压施加-电流测量装置来进行的。在一般的DC电压施加-电流测量装置的情况下，一个一个的测量需要1毫秒(1ms)～10毫秒(10ms)。根据图6所说明过的结果可知：1ms～10ms的塑造所需的塑造电流相当于约200μA。即，在图8的测量中推测出：在超过2V且超过200μA的附近的电压值会引起塑造。在图8中，2.2V相当于是否流动200μA的塑造电流的边界。
再有，在图5的说明中，为了简化而将电阻变化元件的电流/电压特性假设为线性特性(欧姆特性)后进行了考察。实际上，如图8所示，示出非线性的特性。但是，图5的考察是：将电阻变化元件100的特性设为相同并将其在横向上移位，从而求取在交点D、E处成为相同电流的NMOS晶体管104的动作点的。因此，在此处的考察中电阻变化元件的特性是线性还是非线性，对结果不会造成影响。
以上，如下这样来整理本发明的基础数据的特征。
在图29的构造的1T1R型存储器单元中，认为：通过塑造，从而引起电阻变化动作，即如以往公知的那样，对与由容易引起电阻变化的电极材料构成的上部电极100c相接的高电阻的第2过渡金属氧化物层100b-2施加规定电压，从而形成长丝(也就是说，导电路径)。
即便在上部电极100c中利用了Ir的情况下，电阻变化元件100在初始状态下也会处于非常高的电阻状态，但具有通过规定电压以上的施加而使电流急剧地流动的特征。但是，仅仅施加该规定电压以上的电压是无法进行塑造的，进而通过使塑造电流持续流动规定时间以上，从而开始形成长丝，塑造完成。再有，该塑造电流与塑造时间的关系具有很大的依存性，即例如若使塑造电流为2倍，则塑造时间会缩短为约1/10000，认为这与一般公知的、时间∞1/(电流的平方)的焦耳热量机理是不同的。虽然正研究在氧化膜的绝缘耐压特性的说明中所利用的TDDB(TimeDePendent Dielectric Breakdown)等的机理等，但背离了本理论，故在此省略。
而且，可知：若利用这些特征，则1T1R型存储器单元的设计或塑造操作可以如下这样最佳地进行。
初始状态下电阻变化元件处于非常高的电阻状态，1T1R型存储器单元中流动的电流非常小，因此NMOS晶体管104中的电压降变小，因此流过电流的朝向无论来自哪里都没有较大的差异。但是，在由Ir这样的、在施加了规定电压以上的电压的情况下即便在电阻变化元件100的初始状态下也会以非线性的形式流过较大电流的材料构成的电阻变化元件100中，在NMOS晶体管104的源极电压不上升的朝向、即以下部电极端子101为基准而向上部电极端子102施加正电压的朝向上，可以由NMOS晶体管104驱动更多的电流，可以缩短塑造时间。如上所述，这是因为NMOS晶体管104中并未产生负的基板偏置效应的缘故。
进而，将电阻变化元件100的面积设计得更小、或加工为更小的面积的做法，是即便为相同的晶体管尺寸也相对地使电阻变化元件100中流动的电流密度上升的做法，对于塑造时间的缩短而言是有效的。
再有，可以利用塑造时间或以晶体管驱动的塑造电流来控制塑造。在构成更大容量且高集成的存储器的情况下尽可能地将存储器单元中的晶体管(开关元件)设计得较小。即便在该情况下，也能够通过施加已调整为可进行塑造的适当的脉冲时间后的脉冲来执行塑造。此时，塑造时间虽然有所增加，但塑造只要在产品的检查工序中进行数据的写入之前进行1次即可，因此，不会左右产品的性能，而能够提供低成本的存储器装置。另外，与该方法相关的细节后述。
另一方面，在小容量的用途或存储器单元尺寸不会直接造成影响的情况下，若将存储器单元中的晶体管的大小适当地设计得更大，则可扩大晶体管的电流能力，可以大幅度缩短塑造时间。
图9是表示将NMOS晶体管104的栅极宽度W设为(i)0.44μm、(ii)0.88μm、(iii)1.76μm、(iv)10.94μm时的塑造电压Vb的累计概率分布图。横轴、纵轴及测量方法和图31同样，因此在此省略详细的说明。
如图9所示，可见：若增大1T1R型存储器单元的选择晶体管、NMOS晶体管104的栅极宽度W，则在塑造时可以向电阻变化元件100供给的电流增大，作为一例，若栅极宽度W变为(iii)1.76μm以上，则塑造时的正电压脉冲宽度为50ns，从而能够进行塑造。
以上虽然示出了最佳的塑造方法，但发现了：塑造方法和塑造后的电阻变化特性也有关。对进行了上述示出的典型的塑造处理的情况和变更了塑造条件的变形例进行说明。
图10是表示在具有将Ir利用于上部电极100c的情况下的电阻变化元件100的1T1R型存储器单元的塑造工序和通常数据写入工序中对存储器单元施加的电压脉冲的电压波形的时序图。纵轴是对图29的存储器单元内的上部电极端子102和下部电极端子101间施加的电压脉冲的电压VP，横轴是时间。在此，将以下部电极端子101作为基准而向上部电极端子102施加电压比下部电极端子101还高的电压脉冲的方向定义为正电压脉冲，相反将向下部电极端子101施加电压比上部电极端子102还高的电压脉冲的方向定义为负电压脉冲，图示出时序。在图10的塑造工序中，对于图29的初始状态下的存储器单元而言，向栅极端子施加栅极电压VG＝3.3V，通过对上部电极端子102施加VP＝+3.3V的电压脉冲(脉冲宽度Tp＝1ms)(此时，对下部电极端子101施加接地电位)、也就是说施加+3.3V的第1正电压脉冲，从而尝试进行塑造。之后，对栅极端子施加栅极电压VG＝3.3V，对下部电极端子101施加Vn＝+3.3V电压脉冲(脉冲宽度Tn＝50ns)(此时，对上部电极端子102施加接地电位)，也就是说施加-3.3V的负电压脉冲，电流流动得比较快，过渡到用于判定塑造是否已经完成的验证判定变得容易起来的低电阻(LR)状态附近。之后，进行验证判定，若电阻变化元件100过渡到LR状态附近，则塑造工序结束，若并未进行塑造，则再度重复正电压脉冲(也就是说，新的第1正电压脉冲)的施加(塑造)和负电压脉冲的施加及验证判定。在图10所示的例子中，示出通过1次的正电压脉冲的施加就完成了塑造的情况。塑造工序完成后，在通常数据写入工序(HR化与LR化交替改写)中，对栅极端子施加栅极电压VG＝2.4V，通过对上部电极端子102施加Vh＝+2.4V的电压脉冲(脉冲宽度Th＝50ns)(此时对下部电极端子101施加接地电位)、也就是说施加+2.4V的正电压脉冲(高电阻化电压脉冲)，从而使电阻变化元件100高电阻化，接着，通过对栅极端子施加栅极电压VG＝2.4V，对下部电极端子101施加Vl＝+2.4V的电压脉冲(脉冲宽度Tl＝50ns)(此时，对上部电极端子102施加接地电位)、也就是说施加-2.4V的负电压脉冲(低电阻化电压脉冲)，从而使电阻变化元件100低电阻化。以后，交替地重复正电压脉冲的施加与负电压脉冲的施加，从而能够实施数据改写。
图11表示在图10中完成了塑造的1T1R型存储器单元的正负交替脉冲施加时的电阻变化特性图。纵轴为：在图29的存储器单元中对栅极端子施加了栅极电压VG＝1.8V、对上部电极端子102施加了+0.4V的电压(此时，对下部电极端子101施加接地电位)时的高电阻状态和低电阻状态的单元电流，横轴是电压脉冲的施加次数。于是，在正常地结束了塑造工序的情况下，若交替地施加通常的高电阻化电压脉冲和低电阻化电压脉冲，则表示出非常稳定的脉冲电阻变化特性。
图12是表示在具有将Ir利用于上部电极100c的情况下的电阻变化元件100的1T1R型存储器单元的塑造工序和通常数据写入工序中对存储器单元施加的电压脉冲的电压波形的时序图。纵轴及横轴与图10同样。再有，对于与图10相同的构成要素而言，利用相同的符号并省略说明。在图10的塑造工序中，施加具有比第1正电压脉冲的脉冲宽度Tp(例如1ms)还短的脉冲宽度Tn(例如50ns)的负电压脉冲，之后实施验证判定，但在图12中，将塑造工序的负电压脉冲的脉冲宽度Tn设定为与第1正电压脉冲的脉冲宽度Tp(例如1ms)相同。其他的电压脉冲与图10同样。
图13表示图12中完成了塑造的1T1R型存储器单元的施加正负交替脉冲(高电阻化电压脉冲和低电阻化电压脉冲)时的电阻变化特性图，且与图11同样地表示塑造工序完成后的施加通常脉冲(高电阻化电压脉冲和低电阻化电压脉冲)时的电阻变化元件100的电阻变化特性。可以判明以下的新技术问题：塑造工序结束之后，通过在塑造工序的验证判定时施加的-3.3V的负电压脉冲(脉冲宽度Tn＝1ms)施加，使电阻变化元件100的电阻状态滞留于比通常的LR状态(单元电流约41μA)还进一步低电阻化的、更低的LR状态(单元电流约62μA)，以后，通过施加通常的脉冲宽度Th＝50ns的高电阻化电压脉冲(+2.4V)，会无法进行高电阻化，改写不良状况多发(产生率约80％)。
图14是表示作为具有将Ir利用于上部电极100c的情况下的电阻变化元件100的1T1R型存储器单元的变形例的塑造工序和通常数据写入工序中对存储器单元施加的电压脉冲的电压波形的时序图。纵轴及横轴和图12同样。再有，针对与图12相同的构成要素利用相同的符号并省略说明。在图14的塑造工序中，在图12的塑造工序中的负电压脉冲的施加及验证判定合格后，最后施加了脉冲宽度为Tp(＝1ms)的第2正电压脉冲。其他的电压脉冲与图12同样。
如此，在图12的塑造工序中，在负电压脉冲的施加及验证判定中合格之后，如图14所示的塑造工序那样，通过施加极性、电压振幅及脉冲宽度和第1正电压脉冲的脉冲宽度Tp(＝1ms)相同的第2正电压脉冲，从而可以解除图13中看到的、滞留于低LR状态的不良状况，以后若如图15所示那样交替地施加通常的低电阻化电压脉冲和高电阻化电压脉冲，则电阻变化元件100表示出非常稳定的脉冲电阻变化特性。图15的纵轴及横轴与图11同样。
如上所述，作为变形例，发现了新的高可靠性的塑造方法。
此外，在图14中虽然示出了通过1次正电压脉冲的施加来完成了塑造的情况，但若塑造并未完成，则也可以再度重复最初的正电压脉冲的施加(塑造)和负电压脉冲的施加及验证判定，一旦在验证判定中合格，则为了最后1次消除LR状态的滞留不良状况，也可以施加第2正电压脉冲。进而，在重复正电压脉冲得到施加(塑造)和负电压脉冲的施加的情况下，也可以使这些脉冲宽度(Tp＝Tn)逐渐地增长。
接着，对实现图1的塑造流程的本发明实施方式进行说明。
作为本发明的实施方式，对利用了图29示出的电阻变化元件的1T1R型的非易失性存储装置进行说明。
图16是表示本发明实施方式涉及的电阻变化型非易失性存储装置200的构成的框图。
如图16所示，本实施方式涉及的电阻变化型非易失性存储装置200在半导体基板上具备存储器主体部201，存储器主体部201具备：存储器单元阵列202，其将在图29说明过的上部电极100c中利用了Ir(铱)的1T1R型存储器单元排列为矩阵状；行驱动器207，其由行选择电路208、字线驱动器WLD、源极线驱动器SLD构成；列选择电路203；脉冲宽度可变写入电路206，其用于进行塑造及数据写入；读出放大器204，其检测选择位线中流动的电流量，将高电阻状态判定为数据“0”、将低电阻状态判定为数据“1”；以及数据输入输出电路205，其经由端子DQ来进行输入输出数据的输入输出处理。
读出放大器204在功能的上具有：塑造判定部，其判定从存储器单元阵列202中选择出的至少一个存储器单元所包含的电阻变化型非易失性存储元件是否处于低电阻状态；及通常判定部，其判定该存储器单元所包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态，作为实现这些功能的具体的电路构成，该读出放大器204由通常动作用基准电流生成电路702、塑造动作用基准电流生成电路703及比较电路704构成。也就是说，由通常动作用基准电流生成电路702及比较电路704来实现通常判定部，由塑造动作用基准电流生成电路703及比较电路704来实现塑造判定部。
进而，作为写入用电源211，电阻变化型非易失性存储装置200具备高电阻(HR)化用电源213及低电阻(LR)化用电源212，还具备塑造用电源500。
进而，电阻变化型非易失性存储装置200具备：接收从外部输入的地址信号的地址输入电路209；和基于从外部输入的控制信号来控制存储器主体部201的动作的控制电路210。
存储器单元阵列202由将电阻变化型非易失性存储元件和开关元件(在此，晶体管)串联地连接而成的多个存储器单元来构成，更详细的是，具备：形成于半导体基板之上且以互相交叉的方式排列的多根字线WL0、WL1、WL2、…及多根位线BL0、BL1、BL2、…；与这些字线WL0、WL1、WL2、…、及位线BL0、BL1、BL2、…的交点对应地分别设置的、作为开关元件的一例的多个NMOS晶体管N11、N12、N13、N21、N22、N23、N31、N32、N33、…(以下表示为“晶体管N11、N12、…”)；与晶体管N11、N12、…一一对应地串联连接在一起的多个电阻变化元件R11、R12、R13、R21、R22、R23、R31、R32、R33、…(以下表示为“电阻变化元件R11、R12、…”)，分别构成存储器单元M11、M12、M13、M21、M22、M23、M31、M32、M33、…(以下表示为“存储器单元M11、M12、…”)。
如图16所示，晶体管N11、N21、N31、…的栅极与字线WL0连接，晶体管N12、N22、N32、…的栅极与字线WL1连接，晶体管N13、N23、N33、…的栅极与字线WL2连接，晶体管N14、N24、N34、…的栅极与字线WL3连接。
再有，晶体管N11、N21、N31、…及晶体管N12、N22、N32、…被共同连接到源极线SL0，晶体管N13、N23、N33、…及晶体管N14、N24、N34、…被共同连接到源极线SL2。
电阻变化元件R11、R12、…是图29所示的电阻变化元件100，具有上述的特性。也就是说，这些电阻变化元件具有以下特性：(1)若以上部电极(第2电极)100c作为基准而对下部电极(第1电极)100a施加具有正电压的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则过渡到低电阻状态，若以下部电极100a作为基准而对上部电极100c施加具有正电压的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则过渡到高电阻状态的特性；(2)在制造后未被施加电压的初始状态(也就是说，不会成为根据被施加的电压脉冲的极性的不同而能够可逆地过渡到高电阻状态与低电阻状态的状态的制造后的初始状态)下的非线性的电流/电压特性；(3)初始状态下，将下部电极100a作为基准而向上部电极100c施加具有正的电位且规定电压以上的电压的电压脉冲，且若在规定时间内持续施加该电压，则引起从初始状态变化为根据被施加的电压脉冲的极性的不同而能够可逆地在高电阻状态与低电阻状态之间过渡的状态的塑造，且若电阻变化型非易失性存储元件中流动的电流增大，则该塑造时间以指数函数的形式减少的特性；(4)在塑造中，被施加的至少1个以上的电压脉冲的累计脉冲施加时间越大，则塑造完成的概率就变得越大的特性。
再有，电阻变化元件R11、R12、R13、R14、…与位线BL0连接，电阻变化元件R21、R22、R23、R24、…与位线BL1连接，电阻变化元件R31、R32、R33、R34、…与位线BL2连接。于是，对于实施方式中的存储器单元阵列202而言，虽然采用的是与各位线BL0、BL1、BL2、…对应的电阻变化元件R11、R12、R13、…并未经由NMOS晶体管N11、N12、…而是被直接连接的构成，但并不限定为该构成。例如，在图16中，也可以构成为：将各位线BL0、BL1、BL2、…与NMOS晶体管N11、N12、…的一端连接，将各源极线SL0、SL1、SL2、…与电阻变化元件R11、R12、R13、R14、…的一端连接。也能够取代NMOS晶体管而利用PMOS晶体管。再有，在图16中，虽然示出了源极线与字线平行的构成例，但也可以采取源极线与位线平行的构成。
控制电路210在塑造时将指示塑造用电压的施加的塑造信号向塑造用电源500及脉冲宽度可变写入电路206输出。再有，在数据的写入循环中，根据被输入到数据输入输出电路205中的输入数据Din，向脉冲宽度可变写入电路206输出指示写入用电压的施加的写入信号。另一方面，在数据的读出循环中，控制电路210向读出放大器204输出指示读出动作的读出信号。
另外，行选择电路208及列选择电路203构成从存储器单元阵列202之中选择至少一个存储器单元的选择部。
行选择电路208接收被从地址输入电路209输出的行地址信号，并根据该行地址信号，通过行驱动器207以及与多个字线WL0、WL1、WL2、…中的任一根对应的字线驱动器电路WLD，对该被选择出的字线施加规定的电压。
再有，同样地行选择电路208接收被从地址输入电路209输出的行地址信号，并根据该行地址信号，通过行驱动器207以及与多个源极线SL0、SL2、…中的任一根对应的源极线驱动器电路SLD，对该被选择出的源极线施加规定的电压。
脉冲宽度可变写入电路206是在对上述选择部所选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造的情况下、或进行写入的情况下，产生用于使该电阻变化型非易失性存储元件的电阻状态向所期望的状态过渡的脉冲宽度可变的写入用电压脉冲的电路。因而，脉冲宽度可变写入电路206在通常动作模式(使电阻变化元件在高电阻状态与低电阻状态之间过渡的动作模式)时，在由控制电路210进行了写入指示之时、生成50ns宽度的脉冲。另一方面，脉冲宽度可变写入电路206在塑造模式(塑造处理)时，基于自塑造用脉冲宽度控制时钟信号端子输入的任意宽度的脉冲信号来生成宽度与该宽度相同的塑造用脉冲。向由列选择电路203选择出的位线施加如此生成的写入及塑造用脉冲。
具体是，该脉冲宽度可变写入电路206在控制电路210的控制之下，为了对所选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造，向存储器单元施加第1电压脉冲(在此为第1正电压脉冲)，该第1电压脉冲具有比以下部电极100a作基准而使上部电极100c具有正电位的规定电压还大的振幅、且具有第1脉冲宽度，并且在上述塑造判定部判断为施加了第1电压脉冲(在此为第1正电压脉冲)之后的电阻变化型非易失性存储元件的塑造并未完成的情况下，向存储器单元施加新的第1电压脉冲(在此为第1正电压脉冲)，该新的第1电压脉冲具有以下部电极100a为基准而使上部电极100c具有正电位的规定电压以上的振幅、且具有比第1脉冲宽度还长的脉冲宽度。
另外，与这种基于正电压脉冲的塑造相反，也可以进行基于负电压脉冲的塑造。也就是说，脉冲宽度可变写入电路206在控制电路210的控制之下，为了对所选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造，也可以向存储器单元施加第1电压脉冲，该第1电压脉冲具有比以下部电极100a作为基准而使上部电极100c具有负电位的规定电压还大的振幅、且具有第1脉冲宽度，并且在上述塑造判定部判断为施加了第1电压脉冲之后的电阻变化型非易失性存储元件的塑造并未完成的情况下，向存储器单元施加新的第1电压脉冲，该新的第1电压脉冲具有以下部电极100a作为基准而使上部电极100c具有负电位的规定电压以上的振幅、且具有比第1脉冲宽度还长的脉冲宽度。此外，该负电压脉冲也可以是通过以上部电极100c作为基准而向下部电极100a施加具有比具有正电位的规定电压还大的振幅、且具有第1脉冲宽度的第1电压脉冲来实现。在进行了基于负电压脉冲的塑造的情况下，在图1的流程中，S22为“以脉冲宽度Tp进行负脉冲施加(LR化方向)”，S23被省略。
也就是说，重复由脉冲宽度可变写入电路206进行的第1正电压脉冲或第1负电压脉冲的施加和由上述塑造判定部进行的判断，直到塑造判定部中判断为塑造已完成为止。而且，在该重复过程中，脉冲宽度可变写入电路206向电阻变化型非易失性存储元件施加具有比之前施加的第1正电压脉冲或第1负电压脉冲的脉冲宽度还长的脉冲宽度的新的第1对应的正电压脉冲或负电压脉冲。
写入用电源211是产生进行用于使由上述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件从高电阻状态过渡到低电阻状态、或从低电阻状态过渡到高电阻状态的写入的写入用电压的电路。具体是，该写入用电源211由低电阻化用的LR化用电源212和高电阻化用的HR化用电源213构成。LR化用电源212的输出VL0被输入到行驱动器207中，HR化用电源213的输出VH0被输入到脉冲宽度可变写入电路206中。
再有，将塑造用电源500的输出VFL0输入至行驱动器207，将输出VFH0输入至脉冲宽度可变写入电路206。
通常动作用基准电流生成电路702在通常读出(上述通常动作模式下的读出)时，根据读出使能信号C1而被设为有效，将读出用基准电流转印至比较电路704。再有，塑造动作用基准电流生成电路703在塑造动作(上述塑造模式)时，根据塑造使能信号C2而被设为有效，将塑造用基准电流转印至比较电路704。还有，比较电路704对读出用基准电流或塑造用基准电流中的任一方基准电流和由列选择电路203选择出的存储器单元电流进行比较判定，并将判定结果向数据输入输出电路205输出。
图17是表示图16中的读出放大器204的细节构成的一例的电路图。
读出放大器204由镜面比一一对应的电流反射镜电路218、尺寸相等的箝位晶体管219及220、基准电路221、及差动放大器224构成。基准电路221由通常动作用基准电流生成电路702和塑造动作用基准电流生成电路703构成。在通常动作用基准电流生成电路702中，将选择晶体管222和通常读出用的、被设定为高电阻单元电流与低电阻单元电流的大致中间的电流值所对应的电阻值的基准电阻Rref(作为一例18.2kΩ)串联地连接在一起而得到的分支的一端，被连接至接地电位，另一端子被连接至箝位晶体管219的源极端子。再有，向选择晶体管222的栅极端子输入读出使能信号C1，根据读出使能信号C1，将选择晶体管222切换为导通/非导通状态。同样，在塑造动作用基准电流生成电路703中，将选择晶体管223、和塑造用的、被设定为比以通常动作被写入的高电阻状态的电阻值稍低的电阻值的基准电阻Rb(作为一例40kΩ)串联地连接在一起而得到的分支的一端，被连接至接地电位，另一端子被连接至箝位晶体管219的源极端子。还有，向选择晶体管223的栅极端子输入塑造使能信号C2，根据塑造使能信号C2，将选择晶体管223切换为导通/非导通状态。
另外，向箝位晶体管219、220的栅极端子输入箝位电压VCLP(作为一例0.9V)，箝位晶体管220的源极端子经由列选择电路203和位线而与存储器单元连接，箝位晶体管219、220的漏极端子分别与构成电流反射镜电路218的晶体管225、226的漏极端子连接。箝位晶体管220的漏极端子电位由被输入了基准电压VREF(1.1V)的差动放大器224进行反转放大，然后作为读出放大器输出SAO而被传达给数据输入输出电路205。
图18是用于对读出放大器204的判定等级进行说明的图。如图18所示，读出放大器204在高电阻状态HR(作为一例100kΩ)与低电阻状态LR(作为一例10kΩ)之间，具有2个判定等级：通常读出用的基准电阻Rref(作为一例18.2kΩ)、和比高电阻状态HR小的塑造用的基准电阻Rb(一例作为40kΩ)。另外，为了判定电阻变化元件的塑造是否已经完成，塑造用的基准电阻Rb被设定为比高电阻状态HR的电阻值还稍小的电阻值。再有，为了判定电阻变化元件是处于高电阻状态还是处于低电阻状态，通常读出用的基准电阻Rref被设定为比高电阻状态HR的电阻值小且比低电阻状态LR的电阻值还大的电阻值。
此外，在该图18中，作为参考还图示出电阻变化元件的初始状态(在此，1MΩ以上的电阻值)。在此，作为塑造后的电阻变化元件的电阻值，并非一定要限定为比高电阻状态HR下的电阻值还低，因此作为塑造用的基准电阻Rb无需为本图所示的比高电阻状态HR小的电阻值，只要可以区别初始状态与高电阻状态HR，也可以是比高电阻状态HR下的电阻值还大的电阻值(例如200kΩ)。由此，不进行图1的步骤S23中的负电压脉冲的施加，而通过判断塑造用的正电压脉冲的施加之后的电阻值，就可以判断塑造的完成。
接着，针对如上这样构成的电阻变化型非易失性存储装置200，首先说明读出放大器204的动作，之后，对进行电阻变化型非易失性存储装置200的数据写入、塑造的情况下的写入循环、及进行通常读出、验证读出的情况下的读出循环中的动作进行说明。
首先，对图17所示的读出放大器204的动作进行说明。读出放大器204在电阻变化元件形成导电路径的塑造工序中向对象电阻变化元件施加塑造用的正电压脉冲，进而在施加了用于低电阻化的负电压脉冲之后，经由列选择电路203和位线而与对象存储器单元(包含对象电阻变化元件)连接。成为向对象存储器单元并未施加比自箝位电压VCLP(作为一例0.9V)起降低了箝位晶体管219、220的阈值电压(作为一例0.5V)后的电压(作为一例0.4V)还大的电压的构成。另一方面，在基准电路221中，根据塑造使能信号C2而使选择晶体管223有效，并成为导通状态，从而选择塑造用的基准电阻Rb(作为一例40kΩ)。另一方的选择晶体管222根据读出使能信号C1而成为无效(非有效)，变为截止(非导通)状态，基准电流Iref(作为一例约10μA(＝(0.9V-0.5V)/40kΩ))流动。因此，基准电流Iref被电流反射镜电路218转印，从而在该情况下作为负载电流IL而流过约10μA，在箝位晶体管220中比较该负载电流IL和存储器单元电流Ic的大小关系。依存于该比较结果，借助差动放大器224来探测箝位晶体管220的漏极端子电压比基准电压VREF(作为一例1.1V)高还是比基准电压VREF低，差动放大器224输出读出放大器输出SAO。
在此，在施加用于低电阻化的负电压脉冲后的电阻值保持初始电阻状态不变(作为一例20MΩ)的情况下，在将读出电压设为0.4V时流动0.02μA(＝0.4V/20MΩ)的存储器单元电流Ic。此时负载电流IL(约10μA)＞存储器单元电流Ic(0.02μA)，箝位晶体管220的漏极端子电压在规定时间后，高于基准电压VREF(＝1.1V)，读出放大器输出SAO输出L电平。也就是说，在选择存储器单元为高于塑造用的基准电阻Rb(在此40kΩ)的初始电阻状态(在此20MΩ)的情况下，读出放大器204为“0”，也就是说，判定为塑造处理失败。另一方面，选择存储器单元的电阻值在塑造工序中被塑造，施加用于低电阻化的负电压脉冲后的电阻值为低电阻(作为一例12kΩ)。在施加上述负电压脉冲后的电阻值低于塑造用的基准电阻Rb(在此40kΩ)的情况下，流动33.3μA(＝0.4V/12kΩ)的存储器单元电流Ic。此时，负载电流IL(约10μA)＜存储器单元电流Ic(33.3μA)，箝位晶体管220的漏极端子电压在规定时间后，变得低于基准电压VREF(＝1.1V)。综上所述，读出放大器输出SAO输出H电平。也就是说，在选择存储器单元为低于塑造用的基准电阻Rb(40kΩ)的电阻状态的情况下，读出放大器204为“1”，也就是说，判定为塑造处理合格。表示对象存储器单元的塑造已完成。
再者，在通常读出时，基准电路221根据读出使能信号C1而将选择晶体管222设为有效、从而成为导通状态。因而，通常读出用的基准电阻Rref被选择，另一方的选择晶体管223根据塑造使能信号C2而无效，被置为截止状态。其结果是，例如流动22μA(＝(0.9V-0.5V)/18.2kΩ)的基准电流Iref。因此，基准电流Iref被电流反射镜电路218转印，作为负载电流IL而流过22μA，比较该负载电流IL与存储器单元电流Ic的大小关系。依据于该比较结果，由差动放大器224探测箝位晶体管220的漏极端子电压高于基准电压VREF(＝1.1V)还是低于基准电压VREF，差动放大器224输出读出放大器输出SAO。
在此，在将高电阻状态设为100kΩ、将低电阻状态设为10kΩ的情况下，在选择存储器单元为高电阻状态时，流过4μA(＝0.4V/100kΩ)的存储器单元电流Ic。此时，负载电流IL(22μA)＞存储器单元电流Ic(4μA)，箝位晶体管220的漏极端子电压高于基准电压VREF(＝1.1V)，读出放大器输出SAO输出L电平。也就是说，在选择存储器单元为比通常读出用的基准电阻Rref(在此18.2kΩ)高的高电阻状态(100kΩ)的情况下，读出放大器204判定为“0”数据。另一方面，在选择存储器单元为低电阻状态时，流过40μA(＝0.4V/10kΩ)的存储器单元电流Ic。此时，负载电流IL(22μA)＜存储器单元电流Ic(40μA)，箝位晶体管220的漏极端子电压低于基准电压VREF(＝1.1V)，读出放大器输出SAO输出H电平。也就是说，在选择存储器单元为比通常读出用的基准电阻Rref(18.2kΩ)低的低电阻状态(10kΩ)的情况下，读出放大器204判定为“1”数据。
接着，在图19中示出塑造、塑造判定(验证)读出、“1”写入(LR化)、“0”写入(HR化)、读出的各动作模式下的字线(WL)电压、源极线(SL)电压、位线(BL)电压的各种设定电压一览。
在图19中，塑造时的正电压脉冲及负电压脉冲施加过程中的位线BL电压表示VH(例如3.3V)的振幅的脉冲电压。再有，“1”写入(LR化)、“0”写入(HR化)时的位线BL电压表示VH(例如2.4V)的振幅的写入脉冲电压。在此，塑造时的VH＞写入时的VH。
在“1”写入(LR化)时，VL(2.4V)是在LR化用电源212中产生的电压，也是从字线驱动器电路WLD、源极线驱动器电路SLD施加的字线电压、源极线电压。VH(2.4V)是在向脉冲宽度可变写入电路206供给的HR化用电源213中产生的电压。
在“0”写入(HR化)时，VL(2.4V)是在LR化用电源212中产生的电压，也是从字线驱动器电路WLD施加的字线电压。VH是在向脉冲宽度可变写入电路206供给的HR化用电源213中产生的电压。
再有，在塑造工序的正脉冲施加时，VH是从脉冲宽度可变写入电路206施加的脉冲宽度为Tp(50ns～10ms的范围内可变)且在通常的改写用电压脉冲的脉冲宽度(Th＝Tl＝50ns)以上的电压脉冲的振幅(3.3V)。VL(3.3V)是在塑造用电源500中产生的电压，也是从字线驱动器电路WLD施加的字线电压。
还有，在塑造工序的负脉冲施加时，VH是从脉冲宽度可变写入电路206施加的脉冲宽度为Tn(50ns)且与通常的改写用电压脉冲的脉冲宽度(Th＝Tl＝50ns)相等的电压脉冲的振幅(3.3V)。VL(3.3V)是在塑造用电源500中产生的电压，也是从字线驱动器电路WLD、源极线驱动器电路SLD施加的字线电压、源极线电压。
在塑造判定(验证)读出及通常读出时，Vread是利用读出放大器204进行过箝位的读出用电压(0.4V)，且与被调整为不会产生读出干扰的(也就是说，电阻变化元件的电阻状态不会发生变化的)电压值(+0.4V)相对应。再有，VDD对应于被供给到电阻变化型非易失性存储装置200的电源电压。
进而，在塑造判定(验证)读出时，如图8所示，无论可否塑造，施加约2V附近的正电压以上，单元电流依据电阻变化元件100的非线性特性而急剧增加，流过10μA以上。因而，需要将塑造判定读出用电压Vread设定为与2V相比足够低的电压(例如，0.4V)。
接着，针对电阻变化型非易失性存储装置200中的塑造动作的一例，参照图20所示的塑造流程图进行说明。如图20所示，首先将正电压脉冲VP(电压VP＝3.3V)的脉冲宽度设定为Tp(1)(在此作为一例是50ns)且将循环次数变量n初始化为1(S1：第1步骤)。
接着，判定循环次数变量n是否为13以下(S2：第2步骤)。在循环次数变量n比13大的情况下(第2步骤中“否”)，作为塑造不良而结束塑造动作，另一方面，在循环次数变量n为13以下的情况下(第2步骤中为“是”)，对存储器单元的地址AD进行初始化(AD＝0)(S3：第3步骤)，接着，判定选择存储器单元M11的地址AD是否为存储器单元阵列202的最终地址ADf以下(S4：第4步骤)。
其结果是，在选择存储器单元的地址AD为最终地址ADf以下的情况下(第4步骤中为“是”)，针对选择存储器单元进行验证读出(S5：第5步骤(判定步骤))，即判断选择存储器单元的电阻值Rc是否比基准电阻Rb小(Rc＜Rb)。其结果是，在选择存储器单元的电阻值Rc比塑造用的基准电阻Rb小的(Rc＜Rb)情况下(第5步骤中“是”)，由于电阻值已经降低到无需进行塑造的程度，故增加选择存储器单元的地址AD(S8：第8步骤)，选择下一地址AD的存储器单元。另一方面，在选择存储器单元的电阻值Rc为塑造用的基准电阻Rb以上(Rc≥Rb)的情况下(第5步骤中“否”)，利用所设定的塑造用的正电压脉冲VP(例如，电压VP3.3V)的脉冲宽度Tp(1)(例如50ns)，对选择存储器单元施加塑造用的正电压脉冲(例如，+3.3V、脉冲宽度Tp(1)＝50ns)(S6：第6步骤(第1电压施加步骤))，接着，作为判定是否可以进行塑造的前准备而施加负电压脉冲(例如，-3.3V、脉冲宽度Tn＝50ns)(S7：第7步骤(判断步骤的一部分))。
之后，增加选择存储器单元的地址AD(S8：第8步骤)，选择下一地址AD的存储器单元。以下重复第4步骤(S4)～第8步骤(S8)，直到选择存储器单元的地址AD比最终地址ADf大为止。在第4步骤(S4)中，在选择存储器单元的地址AD比最终地址ADf大的情况下(AD＞ADf)(第4步骤中“否”)，利用存储器校验器等外部装置来判定存储器单元阵列202的全部存储器单元的各电阻值Rc是否都比塑造用的基准电阻Rb小(Rc＜Rb)(S9：第9步骤)。而且，在并不是全部存储器单元的各电阻值Rc都小于基准电阻Rb的情况下(第9步骤中“否”)，将循环次数变量n增加+1，设定为n＝2(S10：第10步骤)，接着判定循环次数变量n是否为13以下(S2：第2步骤)。之后，重复第2步骤(S2)～第10步骤(S10)，直到循环次数变量n大于13为止，或者直到在第9步骤(S9)中全部存储器单元的塑造合格为止。
其中，塑造用的正电压脉冲的宽度Tp(n)(n＝1、2、3、…、的整数)的值如上述表1那样进行设定。
于是，该塑造流程包含：判定电阻变化元件100的电阻值是否比塑造用的基准电阻Rb还小的判定步骤S5；在判定为并不小的情况下(S5中“否”)施加与通常改写所使用的脉冲宽度(Th＝Tl＝50ns)相同或比该脉冲宽度还长的塑造用的正电压脉冲(例如，+3.3V、脉冲宽度Tp(n))的施加步骤S6；作为判定是否可以塑造的前准备的施加负电压脉冲(例如，-3.3V、脉冲宽度Tn＝50ns)的施加步骤S7。而且，针对存储器单元阵列202中的全部存储器单元重复判定步骤S5和施加步骤S6、S7(S4～S8)，在对于塑造对象存储器单元而言，结束了相同的正电压脉冲和负电压脉冲施加之后，一旦存在并未被塑造的单元，就再次对全部存储器单元重复判定步骤S5和施加步骤S6、S7(S4～S8)。
在图20中示出了在S7之后在S8中增加地址AD并对全部比特施加各脉冲宽度的正电压脉冲的一例的流程图。作为该变形例，也可以在S7之后返回到S5，在以1比特为单位确认了塑造的成功之后，增加下一比特地址AD。
通过采取以上这种用于塑造处理的正电压脉冲的脉冲宽度上升的塑造流程，从而可以仅对需要塑造的存储器单元施加正电压脉冲及负电压脉冲，因此可以对存储器单元阵列高速地实施塑造。
参照图21(a)～图21(c)及图22所示的时序、图16的本发明实施方式涉及的电阻变化型非易失性存储装置200的构成图，对以上这样构成的电阻变化型非易失性存储装置200的、数据写入循环、读出循环及塑造中的动作例进行说明。
图21(a)～图21(c)是表示本发明实施方式涉及的电阻变化型非易失性存储装置200的动作例的时序图。另外，在此定义为：向电阻变化层为高电阻状态的情况分配数据“0”、向低电阻状态的情况分配数据“1”，来表示其动作例。再有，说明仅针对对存储器单元M11进行数据的写入及读出的情况来示出。
在图21(a)所示的针对存储器单元M11的数据“1”写入循环中，最初将选择位线BL0及选择源极线SL0分别设定为电压VH(例如2.4V)及电压VL(例如2.4V)。接着，虽然将选择的字线WL0设定为电压VL(例如2.4V)，但此时图16的选择存储器单元M11的NMOS晶体管N11仍为截止状态。在该阶段内，因为图16的NMOS晶体管N11的漏极端子和源极端子均被施加了电压2.4V，故与晶体管的导通/截止无关，不会流过电流。
接着，在规定期间(例如，Tl＝50ns)内将选择位线BL0设定为电压0V，规定期间之后，再度施加变为电压VH(例如，2.4V)的脉冲波形。在该阶段内，对图16的存储器单元M11施加低电阻化电压脉冲(例如，电压＝-2.4V)，从高电阻值向低电阻值进行写入。之后，将字线WL0设定为电压0V，数据“0”的写入完成。也就是说，利用源极线及字线选择了行方向的存储器单元之后，通过向特定的位线施加负电压方向的脉冲波形，从而向利用源极线、字线及位线选择出的存储器单元的电阻变化元件施加负电压脉冲，以进行低电阻化。
在图21(b)所示的针对存储器单元M11的数据“0”写入中，最初将选择位线BL0、源极线SL0设定为电压0V。接着，将选择的字线WL0设定为电压VL(例如2.4V)，图16的选择存储器单元M11的NMOS晶体管N11导通。
接着，在规定期间(例如，Th＝50ns)将选择位线BL0设定为电压VH(例如2.4V)，规定期间之后，再度施加变为电压0V的脉冲波形。在该阶段内，向图16的存储器单元M11施加正电压脉冲(也就是说，高电阻化电压脉冲)，从低电阻值向高电阻值进行写入。之后，将字线WL0设定为电压0V，数据“0”的写入完成。也就是说，利用源极线及字线选择了行方向的存储器单元之后，通过向特定的位线施加正电压方向的脉冲波形，从而对利用源极线、字线及位线选择出的存储器单元的电阻变化元件施加正电压脉冲，以进行高电阻化。不过，并非要限定为该方法。
在图21(c)所示的针对存储器单元M11的数据读出循环中，最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VDD(例如，1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接着，在规定期间内将选择位线BL0设定为读出电压Vread、即规定的电压(例如，0.4V)，并通过借助读出放大器204来检测选择存储器单元M11中流动的电流值，从而将所存储的数据判定为数据“0”或数据“1”。之后，将字线WL0设定为电压0V，完成数据的读出动作。
接着，对本发明实施方式涉及的电阻变化型非易失性存储装置200的塑造动作进行说明。
图22是表示本发明实施方式涉及的电阻变化型非易失性存储装置200的塑造动作的一例的时序图。在图22所示的塑造动作中，仅对地址AD为0的存储器单元M11的1比特进行存取，不是针对阵列，而是对该比特实施图20所示的塑造流程(其中，由于是1比特存取，故删节掉第4、第8步骤)。
在图22中，在塑造开始时塑造对象的存储器单元M11的字线WL0、位线BL0和源极线SL0的电压状态全部为0V，再有，塑造用脉冲宽度控制时钟信号、及端子DQ全部为L电平。还有，存储器单元M11为初始状态。
首先，在图20所示的流程图的第1步骤(S1)中，通过将塑造用脉冲宽度控制时钟信号的脉冲宽度设定为50ns，从而将正电压脉冲VP(例如，电压VP＝3.3V)的脉冲宽度Tp(1)设定为50ns、且将循环次数变量n初始化为1，脉冲宽度可变写入电路206设定为可以施加正电压脉冲(例如，电压＝+3.3V、Tp(1)＝50ns)。
接着，在第2步骤(S2)中，判定为循环次数变量n在13以下，在第3步骤(S3)中对存储器单元的地址AD进行初始化(AD＝0)，转移至第5步骤(S5)。
在第5步骤中，由于要对选择存储器单元的电阻值Rc是否比塑造用的基准电阻Rb小(Rc＜Rb)进行验证读出，故将所选择的字线WL0设定为电压VDD(例如，1.8V)，使选择存储器单元M11的NMOS晶体管N11导通。
接着，在规定期间内将选择位线BL0设定为读出电压Vread(例如0.4V)。通过借助读出放大器204来检测选择存储器单元M11中流动的电流值，从而判定选择存储器单元M11的电阻值Rc是否小于塑造用的基准电阻Rb(Rc＜Rb)。在电阻值Rc为塑造用的基准电阻Rb以上的情况下，读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将塑造处理失败(伪)(在此，需要进行塑造处理)的状况向外部装置(例如存储器校验器)传达。之后，将字线WL0及位线BL0设定为电压0V，完成验证读出动作。
接着，为了对选择存储器单元施加图20所示的塑造用的正电压脉冲(例如+3.3V、脉冲宽度Tp(1)＝50ns)(第6步骤(S6))，最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VL(例如，3.3V)，使图16的选择存储器单元M11的NMOS晶体管N11导通。接着，根据塑造用脉冲宽度控制时钟信号，在规定期间(在此，Tp(1)＝50ns)内将选择位线BL0设定为电压VH(例如3.3V)，规定期间之后，再度施加变为电压0V的脉冲波形。在该阶段内，图16的存储器单元M11的电阻值Rc保持初始状态不变，设为并未进行塑造。也就是说，在此示出塑造失败的状态。之后，将字线WL0设定为电压0V，正电压脉冲施加完成。
接着，作为图20所示的进行验证读出的前准备，为了对选择存储器单元施加负电压脉冲(例如，-3.3V、脉冲宽度Tn＝50ns)(第7步骤(S7))，最初将选择位线BL0、源极线SL0分别设定为电压VH(例如，3.3V)及电压VL(例如，3.3V)。接着，虽然将所选择的字线WL0设定为电压VL(例如，3.3V)，但此时图16的选择存储器单元M11的NMOS晶体管N11仍为截止状态。在该阶段内，图16的NMOS晶体管N11的漏极端子和源极端子都被施加了电压3.3V，因此与晶体管的导通/截止无关，不会有电流流过。
接着，在规定期间(例如，Tn＝50ns)内将选择位线BL0设定为电压0V，规定期间之后，再度施加变为电压VH(例如，3.3V)的脉冲波形。在该阶段内，虽然向图16的存储器单元M11施加LR化负电压脉冲(例如，-3.3V)，但由于选择存储器单元M11并未被塑造，故示出无法过渡到低电阻状态附近的状态。之后，将字线WL0设定为电压0V，负电压脉冲施加完成。
之后，在第9步骤中将第5步骤的判定结果确认为塑造失败(伪)(图22中未图示)，转移至第10步骤，将循环次数变量n增加+1，设定为n＝2。
接着，在第2步骤中判定为循环次数变量n在13以下，在第3步骤中对存储器单元的地址AD进行初始化(AD＝0)，转移至第5步骤。
在第2次的第5步骤中，虽然进行与第1次的第5步骤同样的验证读出(Rc＜Rb？)动作，但当前由于选择存储器单元M11的电阻值Rc保持初始电阻状态不变而为塑造用的基准电阻Rb以上，故读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将塑造失败(伪)的状况向外部装置(例如，存储器校验器)传达，完成验证读出动作。
接着，为了对选择存储器单元施加图20所示的塑造用的正电压脉冲(例如，+3.3V、脉冲宽度Tp(2)＝100ns)(第6步骤)，最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VL(例如，3.3V)，使图16的选择存储器单元M11的NMOS晶体管N11导通。接着，根据塑造用脉冲宽度控制时钟信号，脉冲宽度可变写入电路206在规定期间(例如，Tp(2)＝100ns)内将选择位线BL0设定为电压VH(例如，3.3V)，规定期间之后，再度施加变为电压0V的脉冲波形。即便在该阶段内，图16的存储器单元M11也保持初始状态不变，设为并未进行塑造。也就是说，示出塑造失败的状态。之后，将字线WL0设定为电压0V，正电压脉冲施加完成。
接着，作为图20所示的进行验证读出的前准备，为了对选择存储器单元施加负电压脉冲(例如，-3.3V、脉冲宽度Tn＝50ns)(第7步骤)，最初将选择位线BL0、源极线SL0分别设定为电压VH(例如，3.3V)及电压VL(例如，3.3V)。接着，虽然将所选择的字线WL0设定为电压VL(例如，3.3V)，但此时图16的选择存储器单元M11的NMOS晶体管N11仍为截止状态。在该阶段内，图16的NMOS晶体管N11的漏极端子和源极端子均被施加了电压3.3V，因此与晶体管的导通/截止无关，不会有电流流动。
接着，在规定期间(例如，Tn＝50ns)内将选择位线BL0设定为电压0V，规定期间之后，再度施加变为电压VH(例如，3.3V)的脉冲波形。在该阶段内，虽然向图16的存储器单元M11施加LR化负电压脉冲(例如-3.3V)，但选择存储器单元M11并未被塑造，故无法过渡到低电阻状态附近。之后，将字线WL0设定为电压0V，负电压脉冲施加完成。
之后，将图20所示的第2步骤～第10步骤(除了第4、第8步骤以外)的循环、也就是说验证读出动作、正电压脉冲的施加及负电压脉冲的施加从第3次起重复到第9次，但存储器单元M11的电阻值Rc保持初始电阻状态不变，保持在基准电阻Rb以上。也就是说，示出塑造失败的状态。
之后，在第9步骤中将第5步骤的判定结果确认为塑造失败(伪)(图22中未图示)，转移至第10步骤，将循环次数变量n增加+1，设定为n＝10。
接着，在第2步骤中判定为循环次数变量n在13以下，在第3步骤中对存储器单元的地址AD进行初始化(AD＝0)，转移至第5步骤。
在第10次的第5步骤中，虽然进行与第1次的第5步骤同样的验证读出(Rc＜Rb？)动作，但由于当前选择存储器单元M11的电阻值Rc保持初始电阻状态不变而为塑造用的基准电阻Rb以上，故读出放大器输出SAO输出L电平，向端子DQ输出“0”数据，将塑造失败(伪)的状况向外部装置(例如，存储器校验器)传达，完成验证读出动作。
接着，为了对选择存储器单元施加图20所示的塑造用的正电压脉冲(例如，+3.3V、脉冲宽度Tp(10)＝500μs)(第6步骤)，最初将选择位线BL0、源极线SL0设定为电压0V。接着，将所选择的字线WL0设定为电压VL(例如，3.3V)，使图16的选择存储器单元M11的NMOS晶体管N11导通。接着，根据塑造用脉冲宽度控制时钟信号，在规定期间(例如，Tp(10)＝500μs)内将选择位线BL0设定为电压VH(例如3.3V)，规定期间之后，再度施加变为电压0V的脉冲波形。在该阶段内，对图16的存储器单元M11施加长脉冲宽度Tp(10)(例如，500μs)的塑造用正电压脉冲，选择存储器单元M11自初始的高电阻状态起，形成导电路径，过渡到高电阻状态HR附近的塑造后电阻值，进行塑造。由此，示出塑造已经成功。之后，将字线WL0设定为电压0V，塑造用正电压脉冲施加完成。
接着，作为图20所示的进行验证读出的前准备，为了对选择存储器单元施加负电压脉冲(例如-3.3V、脉冲宽度Tn＝50ns)(第7步骤)，最初将选择位线BL0、源极线SL0分别设定为电压VH(例如，3.3V)及电压VL(例如，3.3V)。接着，虽然将所选择的字线WL0设定为电压VL(例如，3.3V)，但此时图16的选择存储器单元M11的NMOS晶体管N11仍为截止状态。在该阶段内，由于图16的NMOS晶体管N11的漏极端子和源极端子均被施加了电压3.3V，故与晶体管的导通/截止无关，不会有电流流过。
接着，在规定期间(例如，Tn＝50ns)内将选择位线BL0设定为电压0V，规定期间之后，再度施加变为电压VH(例如，3.3V)的脉冲波形。在该阶段内，向图16的存储器单元M11施加LR化负电压脉冲(例如，-3.3V)，由于选择存储器单元M11被塑造，故从高电阻状态(HR)过渡到低电阻状态(LR)。之后，将字线WL0设定为电压0V，负电压脉冲施加完成。
之后，在第9步骤中第5步骤的判定结果被确认为塑造失败(伪)，转移至第10步骤，将循环次数变量n增加+1，设定为n＝11。
接着，在第2步骤中，判定为循环次数变量n在13以下，在第3步骤中对存储器单元的地址AD进行初始化(AD＝0)，转移至第5步骤。
在第11次的第5步骤中，虽然进行验证读出(Rc＜Rb？)动作，但当前选择存储器单元M11的电阻值Rc小于塑造用的基准电阻Rb。因此，读出放大器输出SAO输出H电平，向端子DQ输出“1”数据，将塑造合格(真)的状况向外部装置(例如，存储器校验器)传达，完成验证读出动作。
之后，在第9步骤中，紧跟之前的第5步骤的判定结果被确认为塑造合格(真)，塑造完成。
塑造后，如图21所示，将高电阻(HR)化电压脉冲的电压例如设定为+2.4V、将低电阻(LR)化电压脉冲的电压例如设定为-2.4V、还将脉冲宽度(Th＝Tl)例如设定为50ns，能够进行通常的“0”数据(HR化)及“1”数据(LR化)写入。
于是，在图23中示出基于图20所示的塑造流程、而对图16所示的1T1R型存储器单元的阵列(256k比特)实施了按照每个存储器单元形成导电路径的塑造时的累计脉冲施加时间与累计塑造率的关系。图23的横轴表示：向图29的存储器单元施加了脉冲宽度Tp(n)(n＝1～13为止的整数)的正电压脉冲(例如，脉冲电压VP：3.3V)的情况下的、各存储器单元的累计脉冲施加时间，纵轴表示阵列的累计塑造率。
如图23所示，在塑造处理时通过逐渐地增长正电压脉冲宽度来进行塑造，以正电压脉冲(例如，电压VP＝+3.3V)、最大约167μs的累计脉冲施加时间就能够塑造阵列(256k比特)的全部单元。
再有，作为参考数据，在图24中示出：在图20所示的塑造流程中删节掉步骤S7而将步骤S6的塑造脉冲施加方向作为负电压施加方向(LR化方向)，逐渐地增长负电压脉冲宽度而进行了塑造的情况下的累计脉冲施加时间与累计塑造率的关系。纵轴及横轴与图23同样。如图24所示，在负电压的电压脉冲施加中，NMOS晶体管104的源极电压因塑造电流流动而上升，由于NMOS晶体管104的驱动电流减小，故需要比图23中的正电压的最大塑造时间(167μs)还稍长约3个数量级的塑造时间(约117ms)，因为能够对阵列的全部比特(256k比特)进行塑造，故不能说是非常有效的。
因此，在现有的方法中，在塑造用的正电压脉冲宽度例如为50ns的情况下，累计塑造率约为73％(参照图23；VG＝VP＝3.3V中的累计脉冲施加时间所对应的累计塑造率分布图)，无法对全部单元(256kb)进行塑造。然而，如图20所示，通过采取逐渐地增长正电压脉冲宽度来进行塑造的塑造流程，从而在实用的电压范围内且无需使阵列面积增大(NMOS晶体管的栅极宽度W为0.44μm)就能够进行全部单元塑造。进而，由于可以仅对需要塑造的存储器单元追加施加正电压脉冲及负电压脉冲，故对于存储器单元阵列而言，可以有效地实施塑造。再有，在施加塑造用的正电压脉冲之后，通过将负电压脉冲的脉冲宽度Tn设定为与通常数据写入工序中的高电阻化电压脉冲和低电阻化电压脉冲的脉冲宽度同样的脉冲宽度(实施例中Tn＝Th＝Tl＝50ns)，从而不会产生低的LR状态所带来的不良状况，能够实现高可靠性的塑造方法。
另外，对图23与图24进行比较后可知：在对基于正电压脉冲(以下部电极为基准而向上部电极施加正电压脉冲)的塑造和基于负电压脉冲(以下部电极为基准而向上部电极施加负电压脉冲)的塑造进行了比较的情况下，虽然基于正电压脉冲的塑造有效，但无论是哪种塑造，在伴随于累计脉冲施加时间的增加、累计塑造率也会增加这一点是共同的。由此，直到塑造完成为止，一边增长第1电压脉冲的脉冲宽度、一边试着进行塑造的本发明，并不只是适用于基于正电压脉冲的塑造，当然也可以适用于基于负电压脉冲的塑造。
以上，基于实施方式及其变形例对本发明涉及的塑造方法及电阻变化型非易失性存储装置进行了说明，但本发明并未限定于该实施方式。在不脱离本发明宗旨的范围内，实施本领域的普通技术人员能想到的各种变形或将实施方式及变形例中的各步骤及构成要素任意组合而实现的塑造方法及电阻变化型非易失性存储装置，也包含在本发明中。
例如，在本实施方式中，作为电阻变化元件100的上部电极材料，虽然利用了Ir，但也可以利用Ir与Pt的合金电极等。
再有，在本实施方式中，作为电阻变化元件100的电阻变化层(也就是说，过渡金属氧化物层)，以钽氧化物(TaOx)为例进行了说明，但电阻变化层并未限于钽氧化物，例如也可以是铪氧化物或锆氧化物等，只要是过渡金属氧化物就能获得与本实施方式同样的作用效果，该过渡金属氧化物在以上部电极端子作为基准而向下部电极端子施加了规定电压(例如第1阈值电压)以上的电压(低电阻化电压脉冲)的情况下，过渡到低电阻状态，另一方面，在以下部电极端子作为基准而向上部电极端子施加了其他规定电压(例如第2阈值电压)以上的电压(高电阻化电压脉冲)的情况下，过渡到高电阻状态。
更详细的是，构成作为本发明涉及的塑造方法的对象的存储器单元的电阻变化元件100的构造及材料如下所述。也就是说，如图29所示，本实施方式的电阻变化元件100具备下部电极100a、电阻变化层100b和上部电极100c。在此，电阻变化层100b是将由氧不足型的过渡金属氧化物构成的第1过渡金属氧化物层100b-1和由氧不足度比第1过渡金属氧化物层100b-1还小的过渡金属氧化物构成的第2过渡金属氧化物层100b-2层叠在一起而构成的。在本实施方式中，作为其中一例，将作为第1过渡金属氧化物层100b-1的第1氧不足型的钽氧化物层(以下，第1Ta氧化物层)和作为第2过渡金属氧化物层100b-2的第2钽氧化物层(以下，第2Ta氧化物层)层叠在一起来构成。在此，第2Ta氧化物层的氧含有率要比第1Ta氧化物层的氧含有率还高。换言之，第2Ta氧化物层的氧不足度要比第1Ta氧化物层的氧不足度还少。氧不足度指的是：在每种过渡金属中，相对于构成其化学计量比组成的氧化物的氧的量而言，不足的氧的比例。例如，在过渡金属为钽(Ta)的情况下，化学计量比的氧化物的组成为Ta2O5，因此可以表现为TaO2.5。TaO2.5的氧不足度为0％。例如TaO1.5的组成的氧不足型的钽氧化物的氧不足度为氧不足度＝(2.5-1.5)/2.5＝40％。再有，Ta2O5的氧含有率是氧在总原子数中所占的比率(O/(Ta+O))，为71.4atm％。因此，氧不足型的钽氧化物的氧含有率比0大且比71.4atm％小。
构成电阻变化层100b的金属也可以利用钽以外的过渡金属。作为过渡金属，可以利用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)等。由于过渡金属可以获取多种氧化状态，故能够通过氧化还原反应来实现不同的电阻状态。例如，在利用铪氧化物的情况下，在将作为第1过渡金属氧化物层100b-1的第1铪氧化物层的组成设为HfOx时，x为0.9以上、1.6以下，且在将作为第2过渡金属氧化物层100b-2的第2铪氧化物层的组成设为HfOy时，可以确认在y比x的值还大的情况下，可以使电阻变化层100b的电阻值稳定且高速地变化。在该情况下，第2铪氧化物层的膜厚优选为3～4nm。再有，在利用锆氧化物的情况下，再看将第1锆氧化物层的组成设为ZrOx时x为0.9以上、1.4以下，且在将第2锆氧化物层的组成设为ZrOy时，可以确认在y比x的值还大的情况下，可以使电阻变化层100b的电阻值稳定且高速地变化。在该情况下，第2锆氧化物层的膜厚优选为1～5nm。
另外，构成第1过渡金属氧化物层100b-1的第1过渡金属和构成第2过渡金属氧化物层100b-2的第2过渡金属，也可以利用不同的过渡金属。在该情况下，优选第2过渡金属氧化物层100b-2的氧不足度要比第1过渡金属氧化物层100b-1还小，也就是说，优选其电阻高。通过采取这种构成，从而在电阻变化时，在下部电极100a及上部电极100c间施加的电压中会有更多的电压被分配给第2过渡金属氧化物层100b-2，可以更容易引起在第2过渡金属氧化物层100b-2中产生的氧化还原反应。再有，在第1过渡金属与第2过渡金属利用互相不同的材料的情况下，优选第2过渡金属的标准电极电位要低于第1过渡金属的标准电极电位。认为理由如下：电阻高的第2过渡金属氧化物层100b-2中形成的微小的长丝(导电路径)中引起氧化还原反应，其电阻值发生变化，从而产生电阻变化现象。例如，通过在第1过渡金属氧化物层100b-1中利用氧不足型的钽氧化物、在第2过渡金属氧化物层100b-2中利用钛氧化物(TiO2)，从而可获得稳定的电阻变化动作。钛(标准电极电位＝-1.63eV)是标准电极电位比钽(标准电极电位＝-0.6eV)低的材料。表示出标准电极电位的值越高则越难以氧化的特性。通过在第2过渡金属氧化物层100b-2中配置标准电极电位比第1过渡金属氧化物层100b-1低的金属的氧化物，从而在第2过渡金属氧化物层100b-2中更容易产生氧化还原反应。
认为：上述各材料的层叠构造的电阻变化层中的电阻变化现象均是因为电阻高的第2过渡金属氧化物层100b-2中形成的微小的长丝中引起氧化还原反应，其电阻值发生变化，由此而产生的。也就是说，认为是：在以下部电极100a为基准而向第2过渡金属氧化物层100b-2侧的上部电极100c施加了正的电压时，电阻变化层100b中的氧离子被第2过渡金属氧化物层100b-2侧吸引，从而在第2过渡金属氧化物层100b-2中形成的微小的长丝中产生氧化反应，使微小的长丝的电阻增大。相反，认为：在以下部电极100a为基准而向第2过渡金属氧化物层100b-2侧的上部电极100c施加了负的电压时，第2过渡金属氧化物层100b-2中的氧离子被推到第1过渡金属氧化物层100b-1侧，从而在第2过渡金属氧化物层100b-2中形成的微小的长丝中产生还原反应，微小的长丝的电阻减少。
与氧不足度更小的第2过渡金属氧化物层100b-2连接的上部电极100c，例如由铂(Pt)、铱(Ir)等、与构成第2过渡金属氧化物层100b-2的过渡金属及构成下部电极100a的材料相比标准电极电位更高的材料来构成。通过采取这种构成，从而在上部电极100c和第2过渡金属氧化物层100b-2的界面附近的第2过渡金属氧化物层100b-2中，有选择地产生氧化还原反应，从而获得稳定的电阻变化现象。
再有，在本实施方式中，作为1T1R型存储器单元的选择晶体管而利用了NMOS晶体管，但也可以利用PMOS晶体管。此时优选将PMOS晶体管的源极连接到正电位(也就是说，漏极与电阻变化元件连接)。这是因为确保更大的电流驱动能力的缘故。
还有，在本实施方式中作为开关元件而利用了选择晶体管，但在交叉点阵列中，作为开关元件还可以利用双向二极管。
另外，在本实施方式中，将塑造工序中的负电压脉冲的脉冲宽度Tn设定为与通常数据写入工序中的高电阻化电压脉冲的脉冲宽度Th、及低电阻化电压脉冲的脉冲宽度Tl相同(例如，50ns)，但这些脉冲宽度Tn、Th、Tl并非一定要一致。
此外，在本实施方式中，在通常的“0”、“1”数据的写入时，将字线WL0电压(例如，+2.4V)、低电阻化电压脉冲的电压VP(例如，-2.4V)、及高电阻化电压脉冲的电压VP(例如，+2.4V)等全部电压的绝对值设定为相同，但并非一定要一致。
再有，由于只要在初次的数据写入之前进行1次塑造工序即可，故也可以不设置塑造用电源500，而是从外部直接施加塑造用电压。
还有，本发明不仅可以作为电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置来实现，还可以作为电阻变化型非易失性存储元件来实现。也就是说，本发明虽然具有与图29所示的电阻变化元件100同样的构造，但也可以实现为作为其特性而具有以下4种特性的电阻变化型非易失性存储元件：(1)若以第2电极(上述实施方式中的上部电极100c)作为基准而对第1电极(上述实施方式中的下部电极100a)施加具有正电位的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向低电阻状态过渡，若以第1电极作为基准而对第2电极施加具有正电位的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；(2)初始状态下的非线性的电流/电压特性；(3)在初始状态下若施加规定电压以上的电压的电压脉冲且在规定时间内持续施加该电压，则会引起塑造，且根据电阻变化型非易失性存储元件中流动的电流，以指数函数的形式来决定该塑造的完成时间的特性；(4)在塑造的过程中，所施加的至少1个以上的电压脉冲的累计脉冲施加时间越长、则塑造完成的概率就越大的特性。
-工业可用性-
作为电阻变化型非易失性存储元件的塑造方法及电阻变化型非易失性存储装置，尤其是在具有由基于电信号、电阻值可逆地变化的电阻变化元件和晶体管等开关元件构成的存储器单元的电阻变化型非易失性存储装置中，在实用的电压范围内且不会使阵列面积增大就能实施塑造，因此本发明对于实现能用于移动电话或笔记本式个人计算机等电子设备中的、高可靠性且能小面积化的存储器来说是有用的。
-符号说明-
100电阻变化元件(电阻变化型非易失性存储元件)
100a下部电极(第1电极)
100b电阻变化层(过渡金属氧化物层)
100b-1第1过渡金属氧化物层
100b-2第2过渡金属氧化物层
100c上部电极(第2电极)
101、105下部电极端子
102上部电极端子
103栅极端子
104NMOS晶体管
110存储器单元
200电阻变化型非易失性存储装置
201存储器主体部
202存储器单元阵列
203列选择电路
204读出放大器
205数据输入输出电路
206脉冲宽度可变写入电路
207行驱动器
208行选择电路
209地址输入电路
210控制电路
211写入用电源
212低电阻(LR)化用电源
213高电阻(HR)化用电源
218电流反射镜电路
219、220箝位晶体管
221基准电路
222、223选择晶体管
224差动放大器
225、226晶体管
500塑造用电源
702通常动作用基准电流生成电路
703塑造动作用基准电流生成电路
704比较电路

Claims (25)

1.一种电阻变化型非易失性存储元件的塑造方法，通过对将电阻变化型非易失性存储元件和开关元件串联地连接的存储器单元施加电压脉冲，从而使所述电阻变化型非易失性存储元件从制造后的初始状态向根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态变化，在该初始状态下，不能成为根据被施加的电压脉冲的极性而在高电阻状态与低电阻状态之间可逆地过渡的状态，
所述电阻变化型非易失性存储元件具有：与所述开关元件连接的第1电极；第2电极；和被所述第1电极及所述第2电极夹持的氧不足型的过渡金属氧化物层，
所述过渡金属氧化物层包括：与所述第1电极相接的第1过渡金属氧化物层；与所述第2电极相接且具有比所述第1过渡金属氧化物层还低的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有：
若将所述第2电极作为基准而向所述第1电极施加具有正电位的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向所述低电阻状态过渡，若将所述第1电极作为基准而向所述第2电极施加具有正电位的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；
所述初始状态下的非线性的电流/电压特性；以及
在所述初始状态下若所述电阻变化型非易失性存储元件中流动的电流增加，则该塑造时间以指数函数的形式减少的特性，
所述塑造方法具有：
第1电压施加步骤，在所述电阻变化型非易失性存储元件处于所述初始状态时，向所述电阻变化型非易失性存储元件施加第1电压脉冲，其中该第1电压脉冲(1)在将所述第1电极作为基准时，相对于所述第2电极而言具有正的电位，并具有比所述第2阈值电压大的规定电压以上的振幅，或在将所述第1电极作为基准时，相对于所述第2电极而言具有负的电位，并具有比所述第1阈值电压大的规定电压以上的振幅，且(2)具有第1脉冲宽度；
判断步骤，判断通过所述第1电压施加步骤中的所述第1电压脉冲的施加，塑造是否已经完成，
重复所述第1电压施加步骤与所述判断步骤，直到在所述判断步骤中判断为所述塑造已经完成，
在所述重复过程中，在所述第1电压施加步骤中，向所述电阻变化型非易失性存储元件施加具有比紧跟之前的所述第1电压施加步骤中施加过的第1电压脉冲的脉冲宽度还长的脉冲宽度的、新的第1电压脉冲。
2.根据权利要求1所述的电阻变化型非易失性存储元件的塑造方法，其中，
在所述第1电压施加步骤中，作为所述第1电压脉冲而向所述电阻变化型非易失性存储元件施加(1)在将所述第1电极作为基准时相对于所述第2电极而言具有正电位并具有所述规定电压以上的振幅、且(2)具有所述第1脉冲宽度的第1正电压脉冲，
在所述判断步骤中，在向所述电阻变化型非易失性存储元件施加了具有所述低电阻化电压脉冲的电压振幅以上的电压振幅且极性与所述低电阻化电压脉冲相同的第1负电压脉冲之后，通过判断所述电阻变化型非易失性存储元件是否处于所述低电阻状态，从而判断所述塑造是否已经完成。
3.根据权利要求1所述的电阻变化型非易失性存储元件的塑造方法，其中，
在所述第1电压施加步骤和所述判断步骤的重复过程中，在所述第1电压施加步骤中，对所述电阻变化型非易失性存储元件施加具有使紧跟之前的所述第1电压施加步骤中施加过的第1电压脉冲的脉冲宽度以指数函数的形式增加的脉冲宽度的、新的第1电压脉冲。
4.根据权利要求2所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述第1负电压脉冲的脉冲宽度和所述低电阻化电压脉冲的脉冲宽度相同。
5.根据权利要求2所述的电阻变化型非易失性存储元件的塑造方法，其中，
该塑造方法还包含第2电压施加步骤，在该第2电压施加步骤中，在所述判断步骤中的所述第1负电压脉冲的施加后，向所述电阻变化型非易失性存储元件施加极性、电压振幅及脉冲宽度与所述第1正电压脉冲相同的第2正电压脉冲。
6.根据权利要求5所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述第1负电压脉冲的脉冲宽度比所述低电阻化电压脉冲的脉冲宽度还长。
7.根据权利要求1～6中任一项所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述第1电极和所述第2电极由不同的材料组成，
所述第2电极由铱、或铱与铂的合金组成。
8.根据权利要求1～7中任一项所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述第1过渡金属氧化物层是具有以TaOx表示的组成的层，
所述第2过渡金属氧化物层是具有以TaOy表示的组成的层，其中x＜y。
9.根据权利要求1～7中任一项所述的电阻变化型非易失性存储元件的塑造方法，其中，
构成所述第1过渡金属氧化物层的过渡金属和构成所述第2过渡金属氧化物层的过渡金属是不同的。
10.根据权利要求1～8中任一项所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述初始状态下的电阻变化型非易失性存储元件具有比所述高电阻状态下的电阻变化型非易失性存储元件的电阻值还高的初始电阻值，
所述初始电阻值大于1MΩ。
11.根据权利要求1～10中任一项所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述开关元件为MOS晶体管。
12.根据权利要求1～10中任一项所述的电阻变化型非易失性存储元件的塑造方法，其中，
所述开关元件为双向二极管。
13.一种电阻变化型非易失性存储装置，其利用了将电阻变化型非易失性存储元件和开关元件串联地连接在一起的存储器单元，
所述电阻变化型非易失性存储元件具有：与所述开关元件连接的第1电极；第2电极；和被所述第1电极及所述第2电极夹持的氧不足型的过渡金属氧化物层，
所述过渡金属氧化物层包括：与所述第1电极相接的第1过渡金属氧化物层；以及与所述第2电极相接且具有比所述第1过渡金属氧化物层还低的氧不足度的第2氧不足型的过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有：
若将所述第2电极作为基准而向所述第1电极施加具有正电压的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向所述低电阻状态过渡，若将所述第1电极作为基准而向所述第2电极施加具有正电压的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；
不会成为根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态的、制造后的初始状态下的非线性的电流/电压特性；以及
若在所述初始状态下被施加规定电压以上的电压的电压脉冲且在规定时间内持续施加该电压，则引起从所述初始状态向根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态变化的塑造，且若所述电阻变化型非易失性存储元件中流动的电流增加，则该塑造时间以指数函数的形式减少的特性，
所述电阻变化型非易失性存储装置具备：
存储器单元阵列，其由将所述电阻变化型非易失性存储元件和开关元件串联地连接在一起的多个存储器单元构成；
选择部，其从所述存储器单元阵列之中选择至少一个存储器单元；
塑造用电源部，其产生用于对由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造的塑造用电压；
写入用电源部，其产生用于进行写入的写入用电压，在该写入过程中，使由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件从所述高电阻状态向所述低电阻状态过渡、或从所述低电阻状态向所述高电阻状态过渡；
脉冲宽度可变写入用电压脉冲产生部，其在对由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件进行塑造的情况下，或在进行写入的情况下，产生用于使该电阻变化型非易失性存储元件的电阻状态过渡到所期望的状态的脉冲宽度可变的写入用电压脉冲；以及
读出部，其具有塑造判定部及通常判定部，该塑造判定部判定由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件的塑造是否已经完成，该通常判定部判定由所述选择部选择出的存储器单元所包含的电阻变化型非易失性存储元件是高电阻状态还是低电阻状态，
所述脉冲宽度可变写入用电压脉冲产生部为了对所述电阻变化型非易失性存储元件进行塑造，向所述电阻变化型非易失性存储元件施加第1电压脉冲，其中该第1电压脉冲(1)在将所述第1电极作为基准时，相对于所述第2电极而言具有正的电位，并具有比所述第2阈值电压大的规定电压以上的振幅，或在将所述第1电极作为基准时，相对于所述第2电极而言具有负的电位，并具有比所述第1阈值电压大的规定电压以上的振幅，且(2)具有第1脉冲宽度，
重复所述脉冲宽度可变写入用电压脉冲产生部进行的所述第1电压脉冲的施加和所述塑造判定部进行的判断，直到在所述塑造判定部中判断为所述塑造已经完成为止，
在所述重复过程中，所述脉冲宽度可变写入用电压脉冲产生部向所述电阻变化型非易失性存储元件施加具有比紧跟之前施加过的第1电压脉冲的脉冲宽度还长的脉冲宽度的、新的第1电压脉冲。
14.根据权利要求13所述的电阻变化型非易失性存储装置，其中，
所述脉冲宽度可变写入用电压脉冲产生部，作为所述第1电压脉冲而向所述电阻变化型非易失性存储元件施加(1)在将所述第1电极作为基准时相对于所述第2电极而言具有正电位并具有所述规定电压以上的振幅、且(2)具有所述第1脉冲宽度的第1正电压脉冲，
所述塑造判定部通过判定所述电阻变化型非易失性存储元件是否处于所述低电阻状态来判断施加所述第1正电压脉冲之后的所述电阻变化型非易失性存储元件的塑造是否已经完成。
15.根据权利要求14所述的电阻变化型非易失性存储装置，其中，
所述塑造判定部在向所述电阻变化型非易失性存储元件施加了具有所述低电阻化电压脉冲的电压振幅以上的电压振幅、且极性与所述低电阻化电压脉冲相同的第1负电压脉冲之后，判断所述电阻变化型非易失性存储元件是否处于所述低电阻状态。
16.根据权利要求15所述的电阻变化型非易失性存储装置，其中，
所述第1负电压脉冲的脉冲宽度和所述低电阻化电压脉冲的脉冲宽度相同。
17.根据权利要求13～16中任一项所述的电阻变化型非易失性存储装置，其中，
所述第1电极和所述第2电极由不同的材料组成，
所述第2电极由铱、或铱与铂的合金组成。
18.根据权利要求13～17中任一项所述的电阻变化型非易失性存储装置，其中，
所述第1过渡金属氧化物层是具有以TaOx表示的组成的层，
所述第2过渡金属氧化物层是具有以TaOy表示的组成的层，其中x＜y。
19.根据权利要求13～17中任一项所述的电阻变化型非易失性存储装置，其中，
构成所述第1过渡金属氧化物层的过渡金属和构成所述第2过渡金属氧化物层的过渡金属是不同的。
20.根据权利要求13～19中任一项所述的电阻变化型非易失性存储装置，其中，
所述初始状态下的电阻变化型非易失性存储元件具有比所述高电阻状态下的电阻变化型非易失性存储元件的电阻值还高的初始电阻值，
所述初始电阻值大于1MΩ。
21.根据权利要求13～20中任一项所述的电阻变化型非易失性存储装置，其中，
对于所述开关元件而言，向电阻变化型非易失性存储元件施加将所述电阻变化型非易失性存储元件的第1电极作为基准、相对于第2电极而言具有正电位的电压脉冲时的电流驱动能力，要比向电阻变化型非易失性存储元件施加将所述电阻变化型非易失性存储元件的第1电极作为基准、相对于第2电极而言具有负电位的电压脉冲时的电流驱动能力还大。
22.根据权利要求13～21中任一项所述的电阻变化型非易失性存储装置，其中，
所述开关元件为MOS晶体管。
23.根据权利要求13～21中任一项所述的电阻变化型非易失性存储装置，其中，
所述开关元件为双向二极管。
24.根据权利要求13～23中任一项所述的电阻变化型非易失性存储装置，其中，
所述选择部按照顺序选择所述存储器单元阵列所包含的全部存储器单元，
所述脉冲宽度可变写入用电压脉冲产生部在对由所述选择部选择出的全部存储器单元所包含的所述电阻变化型非易失性存储元件施加了所述第1电压脉冲之后，对由所述选择部选择出的全部存储器单元中的、包含由所述塑造判定部判断为塑造并未完成的电阻变化型非易失性存储元件的存储器单元施加所述新的第1电压脉冲。
25.一种电阻变化型非易失性存储元件，其与开关元件串联地连接来构成存储器单元，
具有：与所述开关元件连接的第1电极；第2电极；和被所述第1电极及所述第2电极夹持的氧不足型的过渡金属氧化物层，
所述过渡金属氧化物层包括：与所述第1电极相接的第1过渡金属氧化物层；以及与所述第2电极相接且具有比所述第1过渡金属氧化物层还低的氧不足度的第2过渡金属氧化物层，
所述电阻变化型非易失性存储元件具有：
若将所述第2电极作为基准而向所述第1电极施加具有正电位的第1阈值电压以上的电压脉冲、即低电阻化电压脉冲，则向所述低电阻状态过渡，若将所述第1电极作为基准而向所述第2电极施加具有正电位的第2阈值电压以上的电压脉冲、即高电阻化电压脉冲，则向高电阻状态过渡的特性；
不会成为根据被施加的电压脉冲的极性而能够在高电阻状态与低电阻状态之间可逆地过渡的状态的、制造后的初始状态；
所述初始状态下的非线性的电流/电压特性；
若在所述初始状态下被施加规定电压以上的电压的电压脉冲且在规定时间内持续施加该电压，则引起塑造，且若所述电阻变化型非易失性存储元件中流动的电流增加，则该塑造时间以指数函数的形式减少的特性；以及
在所述塑造中，被施加的至少1个以上的电压脉冲的累计脉冲施加时间越大、则塑造完成的概率就越大的特性。
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