CN102422361B - 非易失性存储装置和对非易失性存储装置的写入方法 - Google Patents

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Abstract

本发明提供一种提高了写入动作的稳定性和可靠性的非易失性存储装置。该非易失性存储装置具备电阻变化型元件(106)和向电阻变化型元件(106)写入信息的写入电路(101)，电阻变化型元件(106)具有以下特性，即：在施加第1电压(Vh或Vl)的脉冲后，从第1电阻状态(LR状态或HR状态)向第2电阻状态(HR状态或LR状态)变化，在施加极性与第1电压不同的第2电压(Vl或Vh)的脉冲后，从第2电阻状态向第1电阻状态变化。写入电路(101)在使电阻变化型元件(106)从第1电阻状态向第2电阻状态变化时，对于电阻变化型元件(106)，至少将第1电压(Vh或Vl)的脉冲、电压的绝对值比第2电压小且极性与第2电压相等的第3电压(VlLow或VhLow)的脉冲、以及第1电压(Vh或Vl)的脉冲以该顺序来进行施加。

Description

非易失性存储装置和对非易失性存储装置的写入方法
技术领域
本发明涉及非易失性存储装置和对非易失性存储装置的写入方法。更详细的，涉及具有电阻变化型元件的非易失性存储装置和对非易失性存储装置的写入方法。
背景技术
非易失性存储装置广泛装载在便携电话和数字相机等便携设备上，使用急剧扩大。近年来，处理声音数据和图像数据的机会增加，开始强烈希望容量大到之前以上且可高速动作的非易失性存储装置。在用于便携设备的非易失性存储装置领域中，对耗电量低的要求进一步增强。
当前的非易失性存储装置的主流是闪存(flash memory)。闪存通过控制浮栅(floating gate)中贮存的电荷来进行数据的存储。由于闪存具有在浮栅中以高电场贮存电荷的结构，所以小型化有限制，指出了进一步大容量化所需的细微加工有困难的问题。进一步，闪存中为了进行改写而必须统一擦除规定的块。因该特性，闪存的改写需要非常长的时间，对随机访问和高速化也有限制。
作为解决这些问题的下一代非易失性存储装置，使用了通过电阻的变化来记录信息的电阻变化型元件。作为利用当前提出的电阻变化型元件的非易失性半导体装置(还称作“非易失性存储器”)，提出了MRAM(MagneticRAM：磁性RAM)、PCRAM(Phase-Change RAM：相变RAM)和ReRAM(Resistive RAM：电阻式RAM)等(例如，参考专利文献1～3)。
专利文献1公开了采用钙钛矿(perovskite)结构的氧化物的双极型ReRAM元件的控制方法的一例。这里，双极型是指利用极性不同的电压脉冲，通过一个极性的电压脉冲使ReRAM元件变为高电阻状态，通过另一个极性的电压脉冲变为低电阻的状态。ReRAM元件是指通过电刺激至少可在第1电阻状态(“低电阻状态”、还称作“LR状态”或仅称为“LR”)、电阻值比所述第1电阻状态高的第2电阻状态(“高电阻状态”、还称作“HR状态”或仅称为“HR”)之间可逆变化的元件。是指根据所述电阻状态来存储信息的非易失性存储器。
下面，参考附图来说明该ReRAM元件的控制方法。
图20至图22是表示专利文献1公开的存储器单元9的控制方法的图。存储器单元9具备电阻变化型元件1和选择晶体管2。电阻变化型元件1的一个端子和选择晶体管2的一个主端子(漏极或源极)彼此电连接。选择晶体管2的另一个主端子(源极或漏极)通过源极线6与源极线端子3电连接。电阻变化型元件1的另一个端子通过位线8与位线端子5电连接。选择晶体管2的栅极通过字线7与字线端子4电连接。在写入数据的情况(写入“1”的情况(这里，将数据“1”分配给ReRAM元件的HR状态))、进行擦除的情况(写入“0”的情况(这里，将数据“0”分配给ReRAM元件的LR状态))、以及进行读出的情况中的任何一种情况下，对所选出的存储器单元的字线端子4施加高电平的开启(on)电压，使选择晶体管2变为导通状态。
图20是表示在专利文献1的存储器单元9中，在进行写入动作时的电压脉冲的施加状态的图。将源极线6设定为0V(接地)，并对位线8施加具有规定的写入电压振幅的正极性写入脉冲，向电阻变化型元件1写入希望的数据。在将多值信息写入到电阻变化型元件1的情况下，将写入脉冲的电压振幅设定为与写入数据的值相应的电平。例如，在将4值数据写入一个电阻变化型元件1的情况下，从对应于各个写入数据的值而决定的规定的4个电压振幅中选择1个而进行写入动作。此外，写入脉冲宽度选择与元件相应的适当宽度。即，为了变化为规定的电阻状态，存在与该电阻状态对应的1个电压振幅电平和脉冲宽度。
图21是表示在专利文献1的存储器单元9中，进行擦除动作时的电压脉冲的施加状态的图。将位线8设定为0V(接地)，向源极线6施加具有规定的擦除电压振幅的正极性擦除脉冲。通过施加擦除脉冲，使电阻变化型元件1的电阻为最小值。专利文献1中，公开了以下内容，即：在将多个位线8设定为0V的状态下，若向特定的源极线6施加擦除脉冲，则与该多个位线8和源极线6连接的多个存储器单元同时被统一擦除。
图22是表示在专利文献1的存储器单元9中，进行读出动作时的电压脉冲的施加状态的图。在读出电阻变化型元件1中存储的数据的情况下，将源极线6设定为0V(接地)，将规定的读出电压经由读出电路施加给所选出的位线8。若施加了读出电压，则通过比较判定电路将位线8的电平与用于读出的参考电平相比较，读出存储数据。
此外，专利文献2和专利文献3中，提出了如下验证(Verify)动作，即：在可进行电擦除/写入的一般半导体存储器及ReRAM的电阻变化型存储器中，为了提高写入数据的可靠性，验证已写入的电状态是否满足希望的阈值。即，在数据写入的情况下，如图23所示，在输入程序命令(例如，“写入”)(S51)后，输入地址和数据，进行地址/数据锁存(latch)(S52)，从而开始向选择存储器单元施加程序脉冲，向存储器单元写入数据(S53)。在程序脉冲施加停止后，通过输入程序验证命令而变为程序验证模式(S54)，开始从进行了写入的存储器单元读出数据(S55)。进行读出并将读出的数据与最初输入的期待值数据进行比较(S56)，在一致的情况下(S56中为“是”)，程序正常结束，成为读出模式(S57)，结束程序。另一方面，在数据不一致的情况下(S56中为“否”)，再次进行程序脉冲的施加，进行追加写入(S51～S53)。重复这一系列动作直到所有数据一致。但是，由于在实用上不能无限循环，所以多数情况下设定重复上限次数。图24的时序图表示，在施加程序脉冲后，进行用于执行验证动作的一系列动作，由于期待值数据和写入的数据在第三次一致，所以结束程序。即，根据这种验证动作，向非易失性存储器写入的物理特性满足希望的电平，对用于复原到原先的数字信息而进行判别的阈值确保充分的裕度，能够确保数据可靠性的进一步提高。
【现有技术文献】
【专利文献】
【专利文献1】日本特开2004-185756号公报
【专利文献2】美国专利第5287317号说明书
【专利文献3】日本特开2004-234707号公报
【专利文献4】日本特开2006-221737号公报
【非专利文献】
【非专利文献1】“Highly Reliable TaOx ReRAM and Direct Evidence OfRedox Reaction Mechanism”IEDM Tech.Dig.，p.293(2008)
发明概要
发明所解决的问题
但是，在现有的使用了双极型ReRAM的非易失性存储装置中，发明人们发现，在进行验证动作和随之的追加写入时，在写入中发生了不良。在“解决问题所采用的手段”中将描述所发现的写入不良的细节，现象的最大问题在于，由于写入条件不充分，所以写入后的电阻值在执行验证动作后改变，发生使验证的阈值电平中断的比特。这种不良比特在存储器单元阵列中随机发生，在向存储器单元写入数据之后立刻执行的验证中，无法识别是否正常写入，从而会漏过所述不良。本来，对于长期保存、高温保存以及大量改写循环这样的劣化要因，为了确保非易失性存储器所要求的数据可靠性，通过验证而设置规定的检测余量。但是，若发生前述的问题，则无法通过验证来确保必要的余量，无法确保数据读出时所要求的可靠性。
发明内容
因此，本发明为解决这种问题而作出，其目的在于提供一种提高了写入动作的稳定性及可靠性的非易失性存储装置等。
解决问题所采用的手段
本发明者们为了提高使用了ReRAM的非易失性存储装置中的动作的稳定性和可靠性，进行了努力研究。在该过程中，研究了如下功能，即：在ReRAM的写入动作后，通过验证动作来确认写入的电阻电平，若不满足希望的电阻值则进行追加写入。但是，在执行写入动作之后立刻执行的验证动作时，发生了如下写入不良，即：虽然满足了希望的电阻值，但之后经过短时间电阻值缓慢变化，一直变化直到不能满足验证所用阈值的电阻值的电平。
通常，向存储器单元写入的物理量多因长时间放置、高温放置以及由改写次数造成的材料组成劣化等而变动。基于针对这种变动而要求的可靠性的规格，以使写入当初的物理量满足规定条件的方式进行写入。即，进行写入，以使得在对所写入的物理量和所决定的阈值进行比较而解码为原先的数字数据时，能够在已写入的物理量和阈值之间确保合适的余量(下面还称作“检测余量”)。为了确保这种检测余量而执行验证动作。但是，在进行验证动作并判断为满足预先决定的电平之后，写入的物理量立刻急剧变化为接近阈值，因此无法确保上述的检测余量，无法保证所要求的可靠性。可以说这对于非易失性存储器成为致命的问题。本发明使用的ReRAM的优点在于，在能够以几十ns的短时间来执行写入的所谓高速性方面是良好的，并且，在若能够正常写入则在高温环境下也能长时间保持数据的所谓可靠性方面是良好的，作为取代现有半导体存储器的下一代半导体存储器而具有很高的潜力。但是，即使进行上述这样的验证动作后未发现写入不良的比特较少，但若发生这样的比特，作为装置整体而无法发挥ReRAM的优异性能。
对于这样的问题，发明人们发现，通过特殊的写入步骤，能够大幅改善发生写入不良的比特数。
即，为了解决上述问题，本发明的非易失性存储装置的一实施方式，具备电阻变化型元件，该电阻变化型元件具有第1电极、第2电极和配置在所述第1电极和所述第2电极间的电阻变化层；以及写入电路，向所述电阻变化型元件写入信息；所述电阻变化型元件具有以下特性，即：若施加第1电压的脉冲，则从用于第1信息的存储的第1电阻状态向用于第2信息的存储的第2电阻状态变化，若施加极性与所述第1电压不同的第2电压的脉冲，则从所述第2电阻状态向所述第1电阻状态变化；所述写入电路，在使所述电阻变化型元件从所述第1电阻状态向所述第2电阻状态变化时，对于所述电阻变化型元件，至少将所述第1电压的脉冲、电压的绝对值比所述第2电压小且极性与所述第2电压相等的第3电压的脉冲、以及所述第1电压的脉冲按所提及的顺序进行施加。
另外，“第1电阻状态”和“第2电阻状态”可以分别相当于高电阻状态和低电阻状态，也可以与此相反，相当于低电阻状态和高电阻状态。
若使用基于该结构的写入方法，上述那样的写入的电阻值在短时间内变动而接近阈值那样的比特减少，大幅改善了检测余量减少的比特的产生数量。由此，能够减少用于错误订正的冗长比特，确保进一步的可靠性。
另外，专利文献4中，描述了与通常地施加与写入脉冲极性相反的脉冲的写入方法近似的内容，但是，不仅发明的目的、效果与本申请不同，具体的电压决定方法、施加步骤也与本申请不同。
并且，上述非易失性存储装置中，所述第3电压的脉冲宽度可以比所述第1电压的脉冲宽度宽。与此相反，上述非易失性存储装置中，所述第1电压的脉冲宽度也可以比所述第3电压的脉冲宽度宽。
或者，上述非易失性存储装置中，所述写入电路，对于所述电阻变化型元件，在施加所述第1电压的脉冲后，在将施加所述第3电压的脉冲重复N次之后，至少施加一次所述第1电压的脉冲，其中，N是2以上的整数。此时，优选为，所述写入电路施加N次所述第3电压的脉冲，使得在所述N次的重复中，随着重复次数的增加，所述第3电压的绝对值变小。由此，由于有效地重复了写入周期，所以减少了问题比特。
这里，也可以构成为，还具有：读出电路，读出所述电阻变化型元件的信息；以及控制电路，控制所述写入电路和所述读出电路；所述读出电路，在所述写入电路使所述电阻变化型元件从所述第1电阻状态向所述第2电阻状态变化时，对于所述电阻变化型元件，至少在执行了以下(1)和(2)两个处理后，执行读出处理，其中，(1)是施加所述第1电压的脉冲的第1写入处理，(2)是将所述第3电压的脉冲和所述第1电压的脉冲按所提及的顺序进行施加的第2写入处理；所述控制电路控制所述写入电路和所述读出电路，以使得重复所述第2写入处理和所述读出处理，直到所述电阻变化型元件成为规定的电阻值。由此，由于通过写入后的验证来确认了正常的写入，所以进一步减少问题比特。
此外，也可以是，所述控制电路控制所述写入电路和所述读出电路，以使得在所述写入电路执行了所述第2写入处理后，在规定的时间经过后，所述读出电路执行所述读出处理，并且重复所述第2写入处理和所述读出处理，直到所述电阻变化型元件成为规定的电阻值。由此，即使对于伴随写入后的时间经过、写入值变化了的具有延迟时间的问题比特，也能够可靠地进行数据的写入。
此外，上述非易失性存储装置中，也可构成为，所述电阻变化型元件与选择元件一起构成存储器单元，该选择元件与该电阻变化型元件串联连接，并对使该电阻变化型元件为导通状态或非导通状态进行切换；所述非易失性存储装置还具备：作为所述存储器单元的集合的存储器单元阵列；选择电路，从所述存储器单元阵列中至少选择一个存储器单元；读出电路，从由所述选择电路选出的存储器单元中读出信息；写数据缓存器，贮存应向所述存储器单元阵列中的M个存储器单元写入的数据，其中，M是2以上的整数；读数据缓存器，贮存从所述存储器单元阵列中的M个存储器单元中读出的数据；比较电路，比较在所述写数据缓存器和读数据缓存器中贮存的M个存储器单元的数据是否一致；以及控制电路，进行如下控制：控制所述选择电路和所述写入电路，以使得对所述存储器单元阵列中的对应的M个存储器单元，写入所述写数据缓存器中贮存的数据；控制所述选择电路和所述读出电路，以使得从所述存储器单元阵列中的M个存储器单元中读出数据并贮存在所述读数据缓存器中；以及根据所述比较电路的比较结果，控制是否将在所述写数据缓存器中贮存的数据再次重写到对应的存储器单元中。
通过该结构，由于以写数据缓存器的存储容量为单位来一并执行写入、验证、追加写入，所以对于通过以1比特为单位进行写入、验证、追加写入而在刚刚写入之后被看作正常、但随着之后的时间经过而写入值变化了的、具有延迟时间的问题比特，也能够可靠地进行数据的写入。
这里，也可以是，所述写数据缓存器和所述读数据缓存器分别具有对应的多个数据缓存区域；所述控制电路，对所述写数据缓存器具有的、分别对应的多个所述数据缓存区域和所述读数据缓存器具有的、分别对应的多个所述数据缓存区域，依次执行以下控制：控制所述选择电路和所述写入电路，以使得对所述存储器单元阵列中对应的所述M个存储器单元，写入所述写数据缓存器中贮存的数据；控制所述选择电路和所述读出电路，以使得从所述存储器单元阵列中的所述M个存储器单元中读出数据并贮存在所述读数据缓存器中；以及根据所述比较电路的比较结果，控制是否将在所述写数据缓存器中贮存的数据再次重写到对应的存储器单元中。
此外，为了解决上述问题，本发明的面向非易失性存储装置的写入方法的一个方式，是具备电阻变化型元件的非易失性存储装置中的信息的写入方法，其特征在于：所述电阻变化型元件具有以下特性，即：若施加第1电压的脉冲，则从用于第1信息的存储的第1电阻状态向用于第2信息的存储的第2电阻状态变化，若施加极性与所述第1电压不同的第2电压的脉冲，则从所述第2电阻状态向所述第1电阻状态变化；所述写入方法，在使所述电阻变化型元件从所述第1电阻状态向所述第2电阻状态变化时，对于所述电阻变化型元件，至少包含：第1步骤，施加所述第1电压的脉冲；在这之后的第2步骤，施加电压的绝对值比所述第2电压小且极性与所述第2电压相等的第3电压的脉冲；以及在这之后的第3步骤，施加所述第1电压的脉冲。
若使用基于该结构的写入方法，写入的电阻值在短时间内变动而接近阈值的问题比特减少，能够大幅改善检测余量减少的比特的发生数量。由此，实现用于错误订正的冗长比特的减少，进一步确保可靠性。
这里，进一步优选为，还在所述第1步骤、所述第2步骤和所述第3步骤后，包含读出步骤，该读出步骤中，利用电压振幅比所述第1电压或所述第2电压的脉冲小、且即使施加该电压脉冲所述电阻变化型元件的电阻状态也不会变化的电压脉冲，读出所述电阻变化型元件的电阻状态；重复第2步骤、所述第3步骤和所述读出步骤，直到所述电阻变化型元件的电阻状态达到规定的电阻状态。由此，由于能够通过写入后的验证来确认出正常的写入，所以可进一步减少问题比特。
发明效果
本发明的非易失性存储装置和对非易失性存储装置的写入方法，通过进行基于现有技术的验证动作来比较写入的电阻值与规定的阈值并解码为原先的数字数据时，进行可在写入的电阻值和阈值之间确保适当的检测余量的写入，所以能够确保所希望的可靠性，并且能够大幅改善本发明人们新发现的下列问题。
即，所谓该问题，是指在进行验证动作而判断为满足规定的电平之后，写入的电阻值立刻急剧变化为接近阈值，所以不能确保上述检测余量，也不能保证所要求的可靠性性能。因此，根据本发明，能够提供大幅减少了这种问题比特、减少用于错误订正的冗长比特、并进一步提高可靠性的非易失性半导体装置。
附图说明
图1(a)和图1(b)的框图分别表示，具备含有3端子型选择元件的存储器单元及含有2端子型选择元件的存储器单元的、本发明第1实施方式的非易失性存储装置的基本概略结构的一例。
图2是表示本发明第1实施方式的非易失性存储装置具有的电阻变化型元件的概略结构的一例的元件结构图。
图3是表示电压-电阻变化特性的图，该电压-电阻变化特性表示本发明第1实施方式的非易失性存储装置中的电阻变化型元件的特性的一个具体例。
图4是表示本发明第1实施方式的非易失性存储装置具有的灵敏放大器(sense amplifier)的一个具体例的框图。
图5(a)～图5(f)的概念图用于说明，通过图4所示的灵敏放大器具体地判别存储器单元的电阻值并解码为原先的数字数据、或进行与各单元的电阻值相当的相关值读出的方法。
图6是表示构成本发明第1实施方式的非易失性存储装置的具体存储器单元阵列结构时的一个具体例的框图。
图7的概念图用于说明，在本发明第1实施方式的非易失性存储装置中，构成图6的存储器单元阵列结构时的通常的写入动作和读出动作。
图8是说明在本发明第1实施方式的非易失性存储装置中进行了验证动作时的一例的流程图；
图9(a)及图9(b)例示出，在本发明第1实施方式的非易失性存储装置中，分别在没有进行验证动作和进行验证动作时的电阻值的偏差。
图10是说明新发现的验证动作中的问题的说明图。
图11(a)及图11(b)的时序图用于说明，在本发明第1实施方式的非易失性存储装置中，解决问题的最基本的写入模式(分别是HR写入和LR写入)。
图12是说明在本发明第1实施方式的非易失性存储装置中为解决问题而执行的写入方法的效果的说明图。
图13(a)～图13(d)是表示本发明第1实施方式的非易失性存储装置的写入方法的变形例的时序图。
图14是说明本发明第1实施方式的非易失性存储装置的写入方法的变形例的效果的说明图。
图15是表示本发明第1实施方式的非易失性存储装置的LR写入的效果的图。
图16(a)及图16(b)是分别表示本发明的HR写入和LR写入的特征的示意图。
图17是表示电压-电阻变化特性的图，该电压-电阻变化特性表示本发明第1实施方式的非易失性存储装置中的电阻变化型元件的特性的一个具体例。
图18是表示电压-电流特性的图，该电压-电流特性表示本发明第1实施方式的非易失性存储装置中的电阻变化型元件的特性的一个具体例。
图19是表示本发明第2实施方式的非易失性存储装置的一例的框图。
图20是表示在现有技术的专利文献1的存储器单元中，进行写入动作时的电压脉冲的施加状态的图。
图21是表示在现有技术的专利文献1的存储器单元中，进行擦除动作时的电压脉冲的施加状态的图。
图22是表示在现有技术的专利文献1的存储器单元中，进行读出动作时的电压脉冲的施加状态的图。
图23是现有技术的专利文献2和3所示的现有验证动作的流程图。
图24是表示现有技术的专利文献2和3所示的现有验证动作的流程的时序图。
具体实施方式
下面，参考附图来说明本发明的实施方式。
(第1实施方式)
[装置结构]
图1(a)和图1(b)是表示本发明第1实施方式的两种非易失性存储装置100a和100b的基本结构的一例的框图。使用该图，首先说明对存储器单元进行现有的写入和读出的情况。另外，本说明书中，所谓向存储器单元的写入/读出，更严格来说，意味着对构成该存储器单元的电阻变化型元件的写入/读出。此外，所谓存储器单元的电阻状态，更严格来说，意味着构成该存储器单元的电阻变化型元件的电阻状态。
图1(a)的非易失性存储装置100a由将电阻变化型元件106和3端子型选择元件107串联连接的存储器单元105a构成。作为该3端子型选择元件107，可以举出例如MOSFET、双极晶体管等。图1(a)中，为便于说明，图示出存储器单元105a为1个，但如后所述，通常将多个存储器单元按行方向和列方向的阵列状进行配置，为了从它们之中选择一个而设有3端子型选择元件107，且虽在图1(a)和图1(b)中进行了省略，但在节点A和开关电路104之间、以及在节点B与写入电路之间设有对存储器阵列的行和列进行选择的选择开关，进而，图1(a)中，在3端子型选择元件107和栅极电压驱动器109之间也设有选择开关。写入电路101是用于向存储器单元105a(更严格来说是电阻变化型元件106)写入信息的电路，切换所输入的施加用电源Vh、Vl、VhLow、VlLow、接地电平(GND、0V)，并向节点A和节点B的两端施加规定的写入电压的脉冲。灵敏放大器102是读取电阻变化型元件106的电阻状态、并读出在存储器单元105a中存储的信息的读出电路的一例。该读出方法可以举出多个，举出如下方法，即：沿箭头108方向流过规定的读出电流、将此时的节点A和节点B之间的电压差与规定的参考电压相比较从而判定电阻变化型元件106的电阻状态是高电阻状态还是低电阻状态、并读取在存储器单元105a中存储的信息的方法；以及向节点A和B的两端施加规定的电压、在停止该施加状态后、根据节点AB间的电压被放电的时间差、判断电阻变化型元件106的电阻状态是处于高电阻状态还是处于低电阻状态的方法。另外，关于灵敏放大器102的一例的细节，在后面进行描述。栅极电压驱动器109对是否向存储器单元的3端子型选择元件107的控制端子施加规定的电压进行切换，从而切换存储器单元的导通状态。开关电路104对节点A是与写入电路101连接还是与灵敏放大器102连接进行切换。控制器103根据来自外部接口的指令及从灵敏放大器102输出的存储器单元105a的读取数据的状态等，控制写入电路101、灵敏放大器102、开关电路104和栅极电压驱动器109。
图1(b)的非易失性存储装置100b，除了由2端子型选择元件110构成存储器单元105b中使用的选择元件之外，与图1(a)的非易失性存储装置100a同样，并随之去除了不需要的在图1(a)中的栅极电压驱动器109。作为2端子型选择元件110，可以举出例如双向二极管等非线性电流元件。将使用了2端子型选择元件110的存储器单元105b按阵列状配置的半导体存储装置，通过交叉点型的熔丝(fuse)存储器等而成为公知技术，省略了详细的说明，但存储器单元105b是导通状态还是非导通状态的切换通过节点A和节点B间的电压电平来加以切换。即，施加使电阻变化型元件106的改写电压叠加到2端子型选择元件110的规定开启电压上而得的电压电平的脉冲，从而改写电阻变化型元件106的电阻状态。此外，施加使比电阻变化型元件106的改写电压小的读出电压叠加到2端子型选择元件110的开启电压上而得的电压电平的脉冲，并检测此时的电流量等，从而判定电阻变化型元件106的电阻状态。图1(b)所示的施加用电源Vh、Vl、VhLow、VlLow如前所述，由于需要追加2端子型选择元件110的开启电压，所以虽然符号与非易失性存储装置100a的施加用电源相同，但是毫无疑问实际电压是不同的。本发明可以是非易失性存储装置100a、非易失性存储装置100b的其中之一的结构，但之后以非易失性存储装置100a的结构为例来加以详细说明。
接着，使用图2来说明电阻变化型元件106的结构。该电阻变化型元件106具备第1电极(图2的例子中，是在基板122上形成的下部电极124。下面，为说明方便，称作“下部电极124”。)、第2电极(图2的例子中，是上部电极128。下面，为了说明方便，称作“上部电极128”。)和配置在下部电极124和上部电极128之间的电阻变化层126。
下部电极124和上部电极128的材料可使用Pt(白金)、Ir(铱)、Pd(钯)、W(钨)、Cu(铜)、Al(铝)、TiN(氮化钛)、TaN(氮化钽)和TiAlN(氮化钛铝)等。图2中，下部电极124比上部电极128形状宽，但本发明的电阻变化型元件106的结构不限于此，当然可以是适用于布线插塞(plug)的一部分等、与半导体工艺相匹配而适当成为适合形状。
电阻变化层126的材料例如可以使用缺氧型的过渡金属氧化物(优选是缺氧型的Ta氧化物)。所谓缺氧型的过渡金属氧化物，是指与具有化学计量组成的氧化物相比氧的含有量(原子比：氧原子数占总原子数的比例)少的氧化物。通常，具有化学计量组成的氧化物是绝缘体、或具有非常高的电阻值。例如在过渡金属是Ta的情况下，化学计量氧化物的组成是Ta2O5，Ta和O的原子数的比例(O/Ta)是2.5。因此，在缺氧型的Ta氧化物中，Ta和O的原子比大于0而小于2.5。本实施方式中，缺氧型的过渡金属氧化物优选是缺氧型的Ta氧化物。更佳地，电阻变化层126至少具有将具有用TaOx(其中，0＜x＜2.5)表示的组成的第1钽含有层、和具有用TaOy(其中，x＜y)表示的组成的第2钽含有层进行层积而得到的层积结构。当然，可适当配置其他层，例如第3钽含有层、其他过渡金属氧化物的层等。这里，优选为，TaOx满足0.8≤x≤1.9，TaOy满足2.1≤y≤2.5。第2钽含有层的厚度优选是1nm以上8nm以下。即，电阻变化层126优选具有将氧含有率低的第1钽含有层和氧含有率高的第2钽含有层进行层积而得到的层积结构。换言之，电阻变化层126优选具有将缺氧度高的第1钽含有层和缺氧度低的第2钽含有层进行层积而得到的层积结构。这里，所谓缺氧度，是指过渡金属氧化物中，相对于构成其化学计量组成的氧化物的氧的量而言不足的氧的比例。例如，在过渡金属是钽(Ta)的情况下，由于化学计量的氧化物的组成是Ta2O5而可以表现为TaO2.5，所以TaO2.5的缺氧度为0％，TaO1.5的缺氧型的钽氧化物的缺氧度是，缺氧度＝(2.5-1.5)/2.5＝40％。此外，Ta2O5的氧含有率是氧占总原子数的比例(O/(Ta+O))，为71.4atm％。因此，缺氧型钽氧化物中氧含有率比0大而比71.4atm％小。
这里，作为构成电阻变化层126的金属，也可以使用钽以外的过渡金属。作为过渡金属，可以使用钽(Ta)、钛(Ti)、铪(Hf)、锆(Zr)、铌(Nb)、钨(W)等。由于过渡金属能够取多个氧化状态，因此能够通过氧化还原反应实现不同的电阻状态。例如，在使用铪氧化物的情况下，在第1铪氧化物层的组成为HfOx的情况下，x为0.9以上1.6以下，并且，在第2铪氧化物层的组成为HfOy的情况下，在y比x的值大的情况下，确认出，使具有这些第1铪氧化物层和第2铪氧化物层的层积结构的电阻变化层126的电阻值稳定而高速地变化。该情况下，第2铪氧化物层的膜厚优选是3～4nm。此外，在使用锆氧化物的情况下，在第1锆氧化物层的组成为ZrOx的情况下，x为0.9以上1.4以下，并且，在第2锆氧化物层的组成为ZrOy的情况下，在y比x的值大的情况下，确认出，使具有这些第1锆氧化物层和第2锆氧化物层的层积结构的电阻变化层126的电阻值稳定而高速地变化。该情况下，第2锆氧化物层的膜厚优选是1～5nm。
另外，在电阻变化层126具有第1过渡金属氧化物层和第2过渡金属氧化物层的层积结构的情况下，构成第1过渡金属氧化物层的第1过渡金属、和构成第2过渡金属氧化物层的第2过渡金属也可以使用不同的过渡金属。该情况下，第2过渡金属氧化物层优选为，缺氧度比第1过渡金属氧化物层小，即电阻高。通过采用这种结构，电阻变化时对下部电极124和上部电极128间施加的电压将更多的电压分配给第2过渡金属氧化物层，能够使得更容易引起在第2过渡金属氧化物层中发生的氧化还原反应。此外，在第1过渡金属和第2过渡金属使用彼此不同的材料的情况下，第2过渡金属的标准电极电位优选比第1过渡金属的标准电极电位低。这是因为，在电阻高的第2过渡金属氧化物层中形成的微小细丝(filament)(导电路径)中引起氧化还原反应，其电阻值变化，而认为发生电阻变化现象。例如，通过将缺氧型的钽氧化物用作第1过渡金属氧化物层，将钛氧化物(TiO2)用作第2过渡金属氧化物层，可得到稳定的电阻变化动作。钛(标准电极电位＝-1.63eV)是标准电极电位比钽(标准电极电位＝-0.6eV)低的材料。标准电极电位表示其值越高越难以氧化的特性。通过在第2过渡金属氧化物层中配置标准电极电位比第1过渡金属氧化物层低的金属的氧化物，从而在第2过渡金属氧化物层中更容易发生氧化还原反应。
在任何电阻高的第2过渡金属氧化物层中形成的微小细丝中引起氧化还原反应，其电阻值变化，而认为发生电阻变化层126中的电阻变化现象，该电阻变化层126具有上述各材料的层积结构。即，在向第2过渡金属氧化物层侧的电极、以另一侧的电极为基准而施加正电压时，认为电阻变化层126中的氧离子被吸引到第2过渡金属氧化物层侧而在第2过渡金属氧化物层中形成的微小细丝中发生氧化反应，从而使微小细丝的电阻增大。相反，在向第2过渡金属氧化物层侧的电极、以另一侧的电极为基准而施加负电压时，认为第2过渡金属氧化物层中的氧离子被推斥到第1过渡金属氧化物层侧而在第2过渡金属氧化物层中形成的微小细丝中发生还原反应，微小细丝的电阻减小。
作为与缺氧度更小的第2过渡金属氧化物层连接的电极，例如由白金(Pt)、铱(Ir)等标准电极电位比构成第2过渡金属氧化物层的过渡金属及构成另一侧电极的材料更高的材料构成。通过采用这种结构，在电极和第2过渡金属氧化物层的界面附近的第2过渡金属氧化物层中，有选择地发生氧化还原反应，可得到稳定的电阻变化现象。
图3例示了这种结构的存储器单元105a的特性的一例。图3中，横轴表示施加的脉冲电压，纵轴表示施加脉冲后的节点A和节点B间的存储器单元105a的电阻值(测定电压为不会引起电阻变化的电压，这里是0.4V)。若从图中的起始位置向正极性侧缓慢提高电压电平，则从存储器单元105a两端的电压超过1.1V时开始，存储器单元105a的电阻值缓慢升高，在2.0V达到约100kΩ。相反，若向负极性侧缓慢降低电压电平，若下降至超过-1.1V，则存储器单元105a电阻降低为约10kΩ左右，可知已恢复到起始的电阻值。这时，将使电流沿图1(a)的箭头108方向流过的施加定义为正极性施加，此时，电阻变化型元件106变化为高电阻状态(之后，也适当称作“HR状态”或仅称作“HR”)。此外，将使电流沿与箭头108相反的方向流过的施加定义为负极性施加，此时，电阻变化型元件106变化为低电阻状态(之后，也适当称作“LR状态”或仅称作“LR”)。此外，若描述电阻元件结构和施加极性之间的关系，则在上述电阻变化层126具有将具有用TaOx(其中，0＜x＜2.5)表示的组成的第1钽含有层、与具有用TaOy(其中，x＜y)表示的组成的第2钽含有层进行层积而得到的层积结构的情况下，将从第2钽含有层向第1钽含有层流过电流的施加作为正极性施加，在该正极性施加时变化为HR状态，在相反的负极性施加下变化为LR状态。
在节点A和节点B间施加的电压中，若将从LR变为HR的电压电平设为高电阻化电压(Vh)，将从HR变为LR的电压电平设为低电阻化电压(Vl)，则可以得知，若其绝对值为|Vh|＝|Vl|＝2.4V左右以上，能够使用共通的电源电压充分地在低电阻状态和高电阻状态中转移。即，电阻变化型元件106具有如下特性，即：若施加第1电压(例如，高电阻化电压Vh)的脉冲，则从用于存储第1信息(例如，“1”)的第1电阻状态(例如，LR)向用于存储第2信息(例如，“0”)的第2电阻状态(例如，HR)变化，若施加极性与第1电压(例如，Vh)不同的第2电压(例如，低电阻化电压Vl)的脉冲，则从第2电阻状态(例如，HR)向第1电阻状态(例如，LR)变化。作为“第1电压”和“第2电压”的例子，也可以与上述相反，分别为低电阻化电压Vl和高电阻化电压Vh。该情况下，作为第1信息和第2信息，分别为“0”和“1”，作为第1电阻状态和第2电阻状态，分别为HR和LR。
基于上述内容，首先使用图1(a)来说明现有方式的写入动作的一例。另外，各电路的一系列动作通过来自控制器103的指令来加以执行。此外，非易失性存储装置100a的电源电压VDD例如设为3.3V。
首先，说明电阻变化型元件106为HR状态的写入动作。
将开关电路104预先与写入电路101侧连接，写入电路101向节点A和B输出接地电平(GND、0V)。接着，栅极电压驱动器109向选择存储器单元105a的3端子型选择元件107的栅极施加写入电压以上的电压(例如VDD)而使存储器单元105a变为导通状态，写入电路101输出使节点A的电位相对于节点B按0V→Vh→0V变化的规定宽度的脉冲。在脉冲的施加结束而节点A和节点B一起变为0V后，栅极电压驱动器109使选择存储器单元的栅极电压为0V而使存储器单元105a成为非导通状态，结束写入动作。由此，沿箭头108流过电流，向存储器单元105a施加使电阻变化型元件106变为HR状态的正极性脉冲。
接着，说明使电阻变化型元件106为LR状态的写入动作。
将开关电路104预先与写入电路101侧连接，写入电路101向节点A和B间输出向LR的写入电压电平(Vl)。接着，栅极电压驱动器109向选择存储器单元105a的3端子型选择元件107的栅极施加写入电压以上的电压(例如VDD)而使存储器单元105a为导通状态，写入电路101输出使节点A的电位相对于节点B按Vl→0V→Vl变化的规定宽度的脉冲。在脉冲的施加结束而节点A和节点B一起变为Vl后，栅极电压驱动器109使选择存储器单元的栅极电压为0V而使存储器单元为非导通状态，结束写入动作。由此，沿与箭头108相反方向流过电流，向存储器单元施加使电阻变化型元件106变化为LR状态的负极性脉冲。另外，从电路的安全方面考虑，在结束写入动作的时刻，也可以使节点A和节点B的电位一起从Vl电平变为0V。另外，当然也可以不如上述那样限定向节点A、节点B、栅极施加的顺序，还可以考虑各种组合。
接着，使用图4和图5来说明灵敏放大器102的具体一例和动作。图4是表示灵敏放大器102的一个具体例的框图，图5是说明其动作的主要部位的时序图。图4中，参考电压发生电路130根据从输入A所输入的来自控制器103的指令，根据电源电压VDD和接地电平间的电位差，使用梯形(ladder)电阻等而制作多个规定的电压电平，在这多个电压电平中用半导体开关加以选择而输出参考电压Vref1和参考电压Vref2。另外，能够容易地根据后级的电路设计加以类推，但存在参考电压Vref1＞参考电压Vref2的关系。此外，通过从控制器103向输入B输入的开关控制信号，开关电路136在开关控制信号为‘H’时变为ON，为‘L’时变为OFF，将节点C切换为HiZ(高阻抗)状态。因此，在该开关控制信号为‘H’时，通过驱动器131向节点C输出参考电压Vref1的电位。另外，实际上，由于驱动器131、构成其他电路的晶体管、及布线等的电压降，输入输出的电压值多少不同，但为了简化说明，假设不存在电压降等来加以说明。
节点C经由图1(a)所示的开关电路104与节点A连接，此时节点B通过写入电路101而接地为0V。如图4所示，在节点C和地之间，电容器137与存储器单元105a并联连接。另外，该电容器137也可以用布线电容、晶体管的电容等代替，也可以根据装置的设计而积极添加。如上所述，在输入到输入B的开关控制信号为‘H’时，节点C由参考电压Vref1驱动。之后，若开关控制信号变为‘L’，则开关电路136变为OFF，节点C侧变为HiZ状态，所以，以依照与电容器137并联连接的存储器单元105a的电阻变化型元件106的电阻值的时间常数进行放电，节点C的电位从参考电压Vref1缓慢降低。即，若存储器单元105a的电阻值低，则电位迅速减少，若存储器单元105a的电阻值大，则电位缓慢减少。对于该动作，通过参考图5(a)～图5(f)而容易理解。如图5(a)的“存储器单元的状态”所示，前半部分表示存储器单元105a为低电阻状态(LR)，后半部分表示是高电阻状态(HR)。对于其各自，可以得知，以图5(b)所示的定时，输入B变为‘H’，在该期间节点C被施加参考电压Vref1。若输入B从‘H’切换为‘L’，则开关电路136变为OFF，节点C侧为HiZ状态，所以如图5(c)所示，可知节点C缓慢放电(discharge)。并且，可以确认，在存储器单元105a为LR时迅速超过参考电压Vref2的阈值，在为HR时慢慢超过参考电压Vref2的阈值。
图4的电平比较器132比较参考电压发生电路130输出的另一个参考电位Vref2与前述的节点C的电位，若节点C的电位比参考电压Vref2大则输出‘L’，若节点C的电位比参考电压Vref2小则输出‘H’。即，在开关控制信号从‘H’切换为‘L’后，若存储器单元105a为低电阻状态(LR)，则电平比较器132的输出快速从L变为H，若存储器单元105a为高电阻状态，则缓慢从L变为H。并且，计数器134在开关控制信号为‘H’的期间，被复位为零，在开关控制信号为‘L’且来自电平比较器132的输入为‘L’时，根据向计数器134输入的时钟(未图示)周期而累加计数(count up)。另外，当然，用规定的上限值来限制计数器134，以使值不溢出。
图5(e)示出了这样的计数器134的动作。如图5(e)所示，在计数器134的计数器值的输入B刚刚变化为‘L’后开始累加计数，可以得知，在存储器单元105a为LR时计数值固定为‘15’，在存储器单元105a为HR时，计数值固定为‘35’。
此外，Ref计数器值保持电路133根据来自控制器103的设定，保持作为对存储器单元105a的高电阻和低电阻进行判断的阈值的值(Ref计数器值)，并将所保持的Ref计数器值输出到比较器135。比较器135比较计数器134的计数器值(a)和Ref计数器值保持电路133所保持的Ref计数器值(b)，若a≥b，则判断为存储器单元105a是高电阻状态，向输出A输出‘L’，若a＜b，则判断为存储器单元105a是低电阻状态，向输出A输出‘H’。图5(d)中，由于ref计数器值为‘20’，所以如图5(f)所示，可以得知，对应于此，对于输出A，按照控制器103的数据取入定时，在LR时输出‘H’，在HR时输出‘L’。另外，图5(d)中例示的Ref计数器值保持电路133所保持的Ref计数器值(‘20’)及图5(e)中例示的计数器134的计数器值(‘15’、‘35’)并不限于该值，当然会由于计数器134的计数时钟频率、电容器137的值、以及参考电压Vref1、Vref2的设定值、存储器单元的电阻值的偏差等而发生变化。
如上所述，向进行读出的存储器单元105a施加的电压电平的放电时间根据存储器单元105a(更严格来说是电阻变化型元件106)的电阻值而不同，灵敏放大器102利用这一点而读出存储器单元105a的电阻状态。结果，向输出A输出与电阻状态相应的2值数字逻辑值，将更详细的与电阻值相当的计数器值以时钟周期的分辨率而输出到输出B。输出B的值用于验证追加写入，关于细节在后面描述。
图1(a)和图1(b)中，为了使说明简单而例示了存储器单元为1个的基本结构。但是，实际上，本发明可以作为按阵列状配置了多个存储器单元的非易失性存储装置来实现。使用图6来说明其具体例和对选择单元的写入方法。
图6是表示具有具体的阵列结构的存储器单元的非易失性存储装置300的一个结构的框图。
如图6所示，本实施方式的非易失性存储装置300在半导体基板(未图示)上具有存储器主体部301。该存储器主体部301具备：存储器单元阵列302、行选择电路/驱动器303、列选择电路304、用于进行信息的写入的写入电路101、以及如上所说明的那样检测选择存储器单元的电阻值并判定为数据“1”或“0”的灵敏放大器102。此外，非易失性存储装置300还具备：电源控制电路308，生成向存储器单元写入数据所需的多个电源；地址输入电路309，接受从外部输入的地址信号；控制电路310，根据从外部输入的控制信号，控制存储器主体部301的动作；以及数据输入输出电路307，进行输入输出数据的输入输出处理。
其中，附图标记与图1(a)等同则表示相同的功能块。即，图6中的电源控制电路308、地址输入电路309、控制电路310和数据输入输出电路307加在一起相当于图1(a)的控制器103。此外，图6的行选择电路/驱动器303相当于图1(a)的栅极电压驱动器109，图6的列选择电路304相当于图1(a)的开关电路104。
存储器单元阵列302具备：形成在半导体基板上，且在与半导体基板表面大致平行的第1平面内形成为沿第1方向彼此平行地延伸的多个第1布线(图6的例子中，是字线WL0、WL1、WL2、…。下面，为了说明方便，称作“字线WL0、WL1、WL2、…”。)；在与第1平面平行的第2平面内，形成为沿第2方向彼此平行地延伸且与第1布线立体交叉的多个第2布线(图6的例子中，是位线BL0、BL1、BL2、…。下面，为了说明方便，称作“位线BL0、BL1、BL2、…”。)；以及设置在这些字线WL0、WL1、WL2、…和位线BL0、BL1、BL2、…的各个立体交叉点上的存储器单元M211、M212、M213、M221、M222、M223、M231、M232、M233(以下表示为“存储器单元M211、M212、…”)。各个存储器单元M211、M212、…具备图1(a)所示的存储器单元105a，字线WL0、WL1、WL2、…与各个存储器单元M211、M212、…中含有的选择晶体管(以下还仅称作“晶体管”)T11、T12、T13、T21、T22、T23、T31、T32、T33、…(以下表示为“晶体管T11、T12、…”)的栅极连接，位线BL0、BL1、BL2、…与各个存储器单元M211、M212、…所具有的存储器单元105a的一端连接。
电阻变化型元件106在存储器单元M211、M212、…内作为非易失性存储元件而动作。由于存储器单元M211、M212、…由1个晶体管和1个电阻变化型元件106构成，所以称作1T1R型存储器单元。此外，存储器单元阵列302具备与字线WL0、WL1、WL2、…平行排列的多个板极线(plateline)PL0、PL1、PL2、…。板极线PL0、PL1、PL2、…与各个存储器单元M211、M212、…所具有的存储器单元105a的另一端连接。
这里，存储器单元M211、M212、…中含有的非易失性存储元件如前所述，具有含有缺氧型钽氧化物的电阻变化层。更具体来说，具备图2所示的电阻变化型元件106的下部电极124、上部电极128和电阻变化层126。
通过使用了n沟道MOS晶体管的例子表示图6的存储器单元阵列302中的选择晶体管T11、T12、T13、…。这些晶体管T11、T12、T13、…的漏极经由电阻变化型元件与位线BL0连接，晶体管T21、T22、T23、…的漏极经由电阻变化型元件与位线BL1连接，晶体管T31、T32、T33、…的漏极经由电阻变化型元件与位线BL2连接。
此外，晶体管T11、T21、T31、…的栅极与字线WL0连接，晶体管T12、T22、T32、…的栅极与字线WL1连接，晶体管T13、T23、T33、…的栅极与字线WL2连接。
并且，晶体管T11、T21、T31、…的源极与板极线PL0连接，晶体管T12、T22、T32、…的源极与板极线PL1连接，晶体管T13、T23、T33、…的源极与板极线PL2连接。另外，上述漏极和源极的关系仅为了说明上的方便而定义，当然可根据施加方向来进行替换。
地址输入电路309在控制电路310的控制下，从外部电路(未图示)接受地址信号，并根据该地址信号将行地址信号输出到行选择电路/驱动器303，并且将列地址信号输出到列选择电路304。这里，地址信号是表示多个存储器单元M211、M212、…中所选择的特定存储器单元的地址的信号。此外，行地址信号是表示地址信号所示的地址中的行地址的信号，列地址信号是表示地址信号所示的地址中的列地址的信号。另外，行选择电路/驱动器303和列选择电路304构成选择电路，从存储器单元阵列302中选择作为写入或读出的对象的至少一个存储器单元。
在信息的写入周期中，控制电路310根据输入到数据输入输出电路307的输入数据，将指示写入用电压的施加的写入信号输出到写入电路101。另一方面，在信息的读出周期中，控制电路310将指示读出动作的读出信号输出到灵敏放大器102和列选择电路304。
行选择电路/驱动器303接受从地址输入电路309输出的行地址信号，并根据该行地址信号，选择多个字线WL0、WL1、WL2、…中的某一个，对该选出的字线施加规定的电压。
此外，列选择电路304接受从地址输入电路309输出的列地址信号，并根据该列地址信号，选择多个位线BL0、BL1、BL2、…中的某一个，对该选出的位线施加写入用电压或读出用电压。此时，电源控制电路308根据施加方向，生成接地电平(GND、0V)或规定的施加电压(Vh、Vl、VhLow、VlLow)并选择性输出，并且根据需要使电压可变。
写入电路101根据从控制电路310输出的写入指令，向所有位线和板极线施加规定的电位，或对经由列选择电路304选出的位线施加写入用电压的脉冲。
此外，灵敏放大器102是对上述选择了读出周期的存储器单元进行读出的读出电路的一例，根据施加的读出电压进行放电的时间差，判定为数据“1”或“0”。结果，将得到的输出数据经由数据输入输出电路307输出到外部电路。
另外，在上述结构例中，源极线(板极线)与字线平行配置，但也可以与位线平行配置。此外，可以构成为，源极线作为板极线而向所连接的晶体管提供共通电位，但也可以构成为，具有与行选择电路/驱动器同样结构的源极线选择电路/驱动器，用不同的电压(还包含极性)来驱动所选出的源极线和非选择的源极线。
[非易失性存储装置的现有方式的动作例]
接着，参考图7所示的时序图，说明在通过现有技术来写入信息的情况下的写入周期、和读出所写入的信息的情况下的读出周期中的非易失性存储装置300的动作例。
图7是表示在本发明的非易失性存储装置300中、现有方式的写入动作和读出动作的一例的时序图。这里，分别表示出对电阻变化层126为HR状态的情况分配了信息“0”、对LR状态的情况分配了信息“1”时的动作例。此外，为方便说明，仅表示出对存储器单元M211和M222进行信息的写入和读出的情况。
图7中，电压Vh表示电阻变化型元件106的电阻状态从LR电阻变化为HR所需的存储器单元两端的脉冲电压值。电压Vl表示电阻变化型元件106的电阻状态从HR电阻变化为LR所需的存储器单元两端的脉冲电压值。并且，在读出时，施加绝对值比改写电压(Vh、Vl)低的作为读出电压的电压Vref1。此外，根据施加方向，从写入电路10向板极线供给电压Vl或GND，根据写入、读出的模式的切换需要，将各位线、板极线充电为电压Vh、Vll或Vref1，或放电为GND。
在对存储器单元M211的写入周期中，如图7的“访问M211写入‘0’”所示，通过写入电路101将位线BL0和板极线PL0预先设为GND电平。并且，将字线WL0施加为电源电压VDD，M211的晶体管T11变为导通状态，并将脉冲宽度为tp和脉冲电压为Vh的脉冲施加给位线BL0。由此，在脉冲宽度tp期间向存储器单元M211施加写入信息“0”的情况下的高电阻化电压(Vh)，结果，存储器单元M211的电阻变化层变为高电阻(HR化)。即，向存储器单元M211写入了信息“0”。此时的施加状态的示意图作为“施加状态A”而表示在图7下部的左边，可知从第2电极层向第1电极层流过电流。
接着，在对存储器单元M222的写入周期中，如图7的“访问M222写入‘1’”所示，通过写入电路101，预先在周期最初当全部字线为0V时，还包含非选择的位线、板极线而充电为电压Vl后，向字线WL1施加电源电压VDD的电压，晶体管T22变为ON状态。并且，向所选择的位线施加电压按Vl→0V→Vl变化的脉冲宽度为tp的脉冲，由此，向存储器单元M222施加写入信息“1”的情况下的低电阻化电压(Vl)。结果，存储器单元M222的电阻变化层变为低电阻(LR化)。即，向存储器单元M222写入了信息“1”。另外，在字线从电源电压VDD变为0V而停止施加、选择晶体管T22变为OFF状态后的周期结束时，充电为电压Vl的各线放电到0V。该周期中的施加状态的示意图作为“施加状态B”而表示在图7的下部的右边，可知从第1电极层向第2电极层流过电流。
在对存储器单元M211的读出周期中，如图7的“访问M211读出‘0’”所示，为了使晶体管T11为ON状态，将规定的电压施加给字线WL0，通过列选择电路304将存储器单元M211与灵敏放大器102连接，根据其定时，将振幅比写入时的脉冲小且不使存储器单元的电阻状态变化的读出用电压Vref1施加给位线BL0，如已描述的那样，在施加规定的期间后，按照由灵敏放大器102中具有的电容器137和存储器单元的电阻值所决定的时间常数来放电。由于存储器单元M211在之前的写入中被设置为HR，所以放电需要长时间，计数器134进行计数直到比图4的灵敏放大器102的Ref计数器值保持电路133所保持的Ref计数器值大的值，所以比较器135输出信息“0”。
接着，在对存储器单元M222的读出周期中，如图7的“访问M222读出‘0’”所示，将与之前的对存储器单元M211的读出周期同样的电压施加给字线WL1，通过列选择电路304将存储器单元M222与灵敏放大器102连接，并根据其定时，将读出用的电压Vref1施加给位线BL1，在施加规定的期间后，按照由灵敏放大器102中具备的电容器137和存储器单元M222的电阻值所决定的时间常数来放电。由于存储器单元M222在之前的写入中被设置为LR，所以放电在短时间完成，计数器134只计数到比图4的灵敏放大器102的Ref计数器值保持电路133所保持的Ref计数器值小的值，所以比较器135输出信息“1”。另外，当然，在这些读出周期中，将0V(接地电平)从写入电路101供给到全部板极线和非选择的位线。
接着，说明本发明的非易失性存储装置300为了得到高可靠性而进行的验证(Verify)追加写入。通常在复原所存储的2值数字数据的情况下，根据灵敏放大器102检测的物理量比规定的阈值大还是小来进行判定。在图4所例示出的灵敏放大器102中，如图5所示，根据将施加给存储器单元的电位经由存储器单元而进行放电的时间(计数个数)比作为阈值的“20”大还是小，来判断所存储的信息是“1”还是“0”。但是，由于长期放置、反复进行数据读出、以及高温放置等的应力(stress)，数据存储中使用的电阻值的值劣化，存储数据的可靠性降低。所谓验证追加写入是指以下行为，即：为了预测这样的劣化要因而保证规定环境下的数据可靠性，控制进行写入的电阻值，检查是否超出(clear)了对例如上述阈值“20”附加规定的余量后的值，若没有超出则进行重写。
图8表示本实施方式的验证追加写入的流程的一个具体例。图8中，流程图中，若开始(S0)，则如图6中所说明地那样，选择对数据进行写入的地址空间的初始地址的存储器单元(S1)。并且，在“0”数据写入中(S2中为“是”)，执行HR写入处理(S3)，在“1”数据写入中(S2中为“否”)，执行LR写入处理(S6)。接着，选择存储器单元与灵敏放大器102连接而进行验证的读处理，控制器103取入与存储器单元的电阻值相当的计数器值(S4或S7)，直到该值在HR写入中为“40”以上、在LR写入中为“15”以下为止，重复进行写入动作(S5或S8中为“否”)。但是，在存储器单元有动作问题的情况下，写入动作没有限度地持续，因此将追加写入次数的上限设为5次。若计数值超出希望的值(S5或S8中为“是”)，若存在下一地址(S9中为“否”)，而转移到下一地址的写入处理(S10)，若不存在(S9中“是”)则结束(S11)。通过这样的流程，在HR写入中设置为“40”以上，在LR写入中设置为“15”以下，可实现对阈值“20”确保了规定余量的写入。另外，对于同一存储器单元在通过1次验证动作无法满足条件的情况下，导入如下对策也是有效的，即：每当重复验证的次数，改变写入脉冲宽度或稍微增加写入电压。
图9(a)和图9(b)表示横轴为地址值、纵轴为该地址的存储器单元被写入为HR时和被写入为LR时的计数值的图表，图9(a)表示出不执行验证追加写入处理的1次写入的情况，图9(b)表示出执行了图8的流程的验证追加写入处理的情况。从图9(a)和图9(b)可以看出，在图9(a)中发生了写入失误，而在图9(b)中，能够确认出在计数值为“15”到“40”的期间开有明确的窗口(window)，可以得知执行了确保了希望的检测余量的可靠性高的数据写入。
在如上那样的提高可靠性的非易失性存储装置300中，发明者们发现了很大的问题。使用图10来说明该问题。图10中，横轴为向存储器单元的写入结束后的经过时间，纵轴为每2μs重复读出已结束写入的存储器单元、并向图4中所示的输出B输出的计数器值(传感器输出值)。即，纵轴取与所选出的存储器单元的电阻值相当的值，表示出计数器值越大则电阻越高、越小则电阻越低。在例示的存储器单元中，表示出执行高电阻(HR)的写入处理后的时间经过。从图中可看出，刚刚写入后的传感器输出值(经过时间1μs)为“45”，超过作为验证点的“40”而实现了希望的写入。但是，伴随之后的时间经过，电阻值变动，尤其在超过500μs时，电阻值急剧变为低电阻状态(LR)而传感器输出值劣化到“19”～“20”。这样，现有的写入方式下，在最初的写入中，在进行超出了验证点的写入后，电阻值变动，在由256k比特的存储器单元构成的存储器单元阵列中，在上述的现有写入方式下，在百分之0.1～百分之几的存储器单元中会产生相对于规定的验证点而发生劣化的存储器单元。根据非专利文献1，电阻变化型元件的电阻变化由电极界面附近的电阻变化层的氧化还原反应引起，鉴于该电阻变化的机理，本发明者们对前述现象进行了如下推测。
[电阻值急速劣化的原因的推测]
本发明者们假定为，在电极界面附近发生的氧化还原反应引起的电阻变化现象在电极和电阻变化层之间的边界面附近没有全部均匀地发生，有时氧化还原反应的程度会产生局部性偏差。若基于该假设，则在电阻变化元件的电阻值变动的情况下，例如在HR化(氧化)时，在电极和电阻变化层之间的边界面附近会产生不充分的氧化区域，在LR化(还原)时会产生不充分的还原区域，从而会产生耐应力性极弱的区域。这还会引起该局部区域的激活能低。因此，可以认为会发生以下现象，即：即使采用电压比写入时低的读出电压，电阻值也会劣化，或者因短时间的放置而电阻值变化。
若根据这种假设，则解决前述现象的问题的手段在于，消除氧化还原的局部性偏差，使得在电极和电阻变化层之间的边界面附近均匀地发生氧化还原反应。这样，即使发生耐应力性弱的局部性区域，通过一些重写来校正有问题的区域也就可以了。例如将通常的HR化所需的正极性的电压值(Vh)的脉冲设作HR脉冲，将通常的LR化所需的负极性的电压值(Vl)的脉冲设作LR脉冲，首先考虑HR化。
为了进行HR化而施加HR脉冲，使得即使将存储器单元变化为高电阻状态，也会发生HR化(氧化)不充分的局部性HR问题区域。关于该HR问题区域，根据上述假设，仅通过施加电压(例如1/2Vl)比LR脉冲小的负极性脉冲(以后称作“高电阻化时的反极性脉冲(a reverse polarity pulse forHR change)而使HR问题区域LR化。但是，由于HR问题区域之外的正常区域为希望的氧化状态，所以不会由于电平低的高电阻化时的反极性脉冲而发生充分的低电阻化。这样，可以预测，在有选择地仅将HR的问题区域LR化后，若再次施加HR脉冲，则仅向已LR化的HR问题区域集中执行重写，所有的区域都统一成为正常的写入区域。
此外，同样地，为了进行LR化而施加LR脉冲，使得即使将存储器单元变化为低电阻状态，也会发生LR化(还原)不充分的局部性LR问题区域。关于该LR问题区域，根据前述假设，仅通过施加电压(例如1/2Vh)比HR脉冲小的正极性脉冲(以后称作“低电阻化时的反极性脉冲(a reversepolarity pulse for LR change)而将LR的问题区域HR化。但是，由于LR问题区域之外的正常区域为希望的还原状态，所以不会由于电平低的低电阻化时的反极性脉冲而发生充分的高电阻化。这样，能够预测，在有选择地仅将LR问题区域HR化后，若再次施加LR脉冲，则仅向已HR化的LR问题区域集中执行重写，所有的区域都统一成为正常的写入区域。
根据以上预测，进行如下实验。
<实验例1>
首先，使用图11(a)和图11(b)来说明本发明第1实施方式的写入方法的一例。与图7中的例示相同，以向图6的存储器单元阵列的M211的存储器单元写入为例来加以说明。并且，图11(a)表示使存储器单元为高电阻状态(HR化)的写入方法，图11(b)表示成为低电阻状态(LR化)的写入方法。根据这些图可知，1次写入周期由3个步骤来执行。此外，图11(a)和图11(b)中示出了“M211两端电位差”，但为了将使电流对存储器单元沿图1的箭头108流过的施加方向作为正极性施加来表现该波形，从而示出了设板极线的电位为0V时的波形。如图11(a)可知，HR化的写入方法中，在“第1步骤”中施加通常的电压振幅为Vh的HR脉冲，在“第2步骤”中施加振幅比通常的LR脉冲(振幅为Vl)小的高电阻化时的反极性脉冲电压(VlLow)，并且，在“第3步骤”中再次施加电压振幅Vh的HR脉冲。并且，如图11(b)所示，在LR化的写入方法中，在“第1步骤”中施加通常的电压振幅为Vl的LR脉冲，在“第2步骤”中施加振幅比通常的HR脉冲(振幅为Vh)小的低电阻化时的反极性脉冲电压(VhLow)，并且，在“第3步骤”中再次施加电压振幅Vl的LR脉冲。这样，根据图11(a)和图11(b)的写入方法，有选择地对上述那样的执行了暂时写入时发生的问题区域进行复位，能够再次执行重写的行为。
接着，实际进行了现有写入方式和上述新写入方式的比较实验，所以说明其结果。具体而言，对通过现有写入方式将图7的脉冲宽度tp替换为50ns和500ns而进行两种HR写入时的问题比特数、与通过本发明的新写入方式将图11(a)和图11(b)的脉冲宽度tp1、tp2、tp3替换为50ns和500ns而进行两种HR写入时的问题比特数进行测定及比较。在图12中表示该测定结果。图12中，横轴表示在向各存储器单元进行写入后进行读出、并向此时的图4的灵敏放大器的输出B输出的计数器值。并且，纵轴取未达到各计数器值的比特数的累积数。此外，图12的纵向虚线示出HR写入时的验证点即“40”的线。图12的粗实线(i)示出现有写入方式中写入脉冲宽度(tp)为50ns、脉冲振幅(Vh)为2.4V时的比特分布。虚线(ii)示出本发明的写入方式中写入脉冲宽度(tp1、tp2、tp3)为50ns、脉冲振幅(Vh)为2.4V、脉冲振幅(VlLow)为1.2V时的比特分布。图12的单点划线(iii)示出在现有写入方式中写入脉冲宽度(tp)为500ns、脉冲振幅(Vh)为2.4V时的比特分布。细实线(iv)示出本发明的写入方式中写入脉冲宽度(tp1、tp2、tp3)为500ns、脉冲振幅(Vh)为2.4V、脉冲振幅(VlLow)为1.2V时的比特分布。根据这些图12所示的4条线可知，在同一脉冲宽度条件下本发明的写入方式改善并减少了低于验证点的比特数。在脉冲宽度为50ns的现有写入条件下有约100比特的不良比特，但在本发明的写入条件下改善到约40比特，在脉冲宽度为500ns的现有写入条件下有20比特的不良比特，但在本发明的写入条件下改善到大致为0。这样，在现有写入条件下，虽通过增大脉冲宽度而使问题比特减少，但若施加本发明的高电阻化时的反极性脉冲，则得到进一步的改善效果。
另外，为了满足比较实验的公平性，关于图12的(i)和(iii)的现有写入条件，将写入处理次数设为3次，并使向存储器单元的总写入时间与作为比较对象的(ii)和(iV)相同。即，在以相同时间对存储器单元进行了写入处理的情况下，可以得知本发明的写入方法能够减少问题比特。
如上所述，在高电阻化中，通过图11(a)所示的本发明的写入方法能够确认出，能够改善在写入后的短时间中存储器单元向低电阻侧变化、越过验证点这样的劣化现象。同时确认出，在低电阻化中，通过图11(b)的写入方法，对于在写入后的短时间中存储器单元向高电阻化变化、越过验证点这种反向的劣化现象，也能得到同样的改善效果。
<变形例>
接着说明本发明的写入方式的变形例。最基本的写入的基本模式(pattern)由图11(a)和图11(b)所示的3个步骤进行，但通过脉冲宽度及第2步骤中进行的反向施加的电压振幅值等的组合，可以考虑多种模式。即，对于图11(a)和图11(b)的第1步骤的脉冲振幅和脉冲宽度，第2步骤的脉冲宽度有“宽、窄、相同”3个条件，第3步骤的脉冲振幅有“大、小、相同”及“宽、窄、相同”6个条件，所以这些组合分别对于高电阻化写入和低电阻化写入有1×3×6的18种。
图13(a)～图13(d)表示在发明者们研究的变形例中、比基本模式更具有改善效果的模式。另外，图13(a)～图13(d)所标记的模式通过以图11(a)和图11(b)中的“M211两端电位差”的标记为依据的波形来表示。向实际的字线、位线、板极线的施加方法参照图11(a)和图11(b)的例子来进行施加。此外，示例仅表示了HR写入周期，但关于LR写入周期，参照图11(b)的例子，使“M211两端电位差”的波形上下相反来进行施加即可，所以能够容易地类推从而进行了省略。
图13(a)是本发明的标准性的基本模式，与已经在图11(a)中所示的相同。即，在HR化写入的情况下，在第1步骤中以作为写入方向的正极性来施加通常的振幅电平Vh(例如，2.4V)的脉冲，在第2步骤中以作为相反的写入方向的负极性来施加比通常的振幅电平Vl(例如，-2.4V)小的VlLow(例如，-1.2V)，在第3步骤中再次施加作为通常写入的正极性的振幅电平Vh(2.4V)的脉冲，从而完成1个周期的写入处理。此时，各步骤中的脉冲宽度在这里全部都为相同的50ns。
依据该基本模式来说明图13(b)所示的模式1。图13(b)的模式1与基本模式相比不同点在于，第1和第3步骤的脉冲宽度比第2步骤的脉冲宽度宽。该图13(b)中，脉冲宽度tp1和脉冲宽度tp3例示为200ns、脉冲宽度tp2例示为50ns。接着，说明图13(c)所示的模式2。图13(c)的模式2与基本模式相比不同点在于，第2步骤的脉冲宽度比第1和第3步骤的脉冲宽度宽。该图13(c)中，脉冲宽度tp1和脉冲宽度tp3例示为50ns、脉冲宽度tp2例示为200ns。接着，说明图13(d)所示的模式3。图13(d)的模式3与基本模式相比不同点在于，步骤数从3个步骤变为9个步骤，各偶数步骤中执行的反写入脉冲的振幅电平阶梯性地变小。在该图13(d)中，作为反写入脉冲的振幅电平，用VlLow1(-1.3V)、VlLow2(-1.2V)、VlLow3(-1.1V)、VlLow4(-1.0V)加以了例示。另外，图13(a)～图13(d)中明确标记了具体的电压值及脉冲宽度，但这用来使与上述图12的实验结果的对比变得容易，并不限于这些值。特别是，模式3的步骤数、VlLow的振幅电平阶梯性地变小时的变化量、以及其开始振幅电平和结束振幅电平的值，可根据存储器单元的性能和非易失性存储装置的性能要求而变化。
图14表示将图13(a)～图13(d)所示的各模式应用于图8的流程的写入方法的实验结果。图14的纵轴表示未达到验证点的不良比特数，表现出各写入方法的不良比特数。在没有进行本发明的写入方式时，在5k比特中约有100比特的问题比特，但通过图13(a)的基本模式的写入，降低到41比特。关于这点也示出在图12中。并且，在模式2中降低到34比特，在模式1中降低到13比特、在模式3中降低到4比特。可以看出与如图12所说明的那样将脉冲宽度设为500ns时大致相同程度的改善效果。若将用来切换正极性的脉冲和负极性的脉冲所需的时间设为例如10ns，则在脉冲宽度(tp)为500ns的基本模式中，1个写入周期完成需要1530ns，与此相对，模式3中通过540ns完成。即，能够通过更短周期的写入动作得到同样的改善效果，对于要求数据的写入传送速度的非易失性半导体装置来说更为优选。模式3中，一边阶梯性地减小第2步骤中的反写入脉冲的振幅电平一边重复第1步骤和第2步骤，由此，在电阻变化型元件中，仅对氧化(HR化)不充分的局部性HR问题区域重复进行写入，而不对充分进行了氧化(HR化)的局部性正常区域带来影响，从而可预测出问题比特慢慢减少。
另外，脉冲宽度和各脉冲电压由于样品的制造条件、单元尺寸等而不同，所以，据此来适宜地进行选择，并且对于写入模式也适宜地选择使问题比特最少的模式。特别是，关于电压VhLow、电压VlLow，若根据图3的电阻变化型元件的特性来说，优选为，采用电阻变化开始的电压附近的电压、或与此相比稍微增减的电压。特别是，关于模式3中使电压VlLow阶梯性地减小的电压值，当设为LR化开始的1.1V附近时，也从1.3V到1.0V中选择，从而得到问题比特最少的结果。可以认为这是由于存储器单元阵列内的各单元的特性相对于图3的特性有些偏差而最佳电压不同。
另外，图13(a)～图13(d)和图14表示了关于HR写入的实验例，关于LR写入也得到了表示同样倾向的实验结果。即，LR写入中，基本模式、模式1、模式2和模式3相当于将图13(a)～图13(d)中的波形的极性反转后的模式，不良比特数的减少效果按从大到小的顺序依次为模式3、模式1、模式2、基本模式。
图15是表示本发明的LR写入的效果的图。这里，绘制了对256k比特存储器单元重复进行验证追加写入(伴随验证的LR写入)的情况下的失败(fail)比特数量的转变。即，横轴表示验证追加写入的次数，纵轴表示失败比特的数量。“现有的LR写入验证”的绘制(用×表示)表示现有方法的LR写入(即，在1次LR写入中仅施加1次负极性电压Vl的脉冲的方法)的实验结果，“本发明的LR写入验证”的绘制(用涂黑的四边形表示)表示本发明的LR写入(即，在1次LR写入中，使负极性电压Vl的脉冲、正极性电压VhLow的脉冲、负极性电压Vl的脉冲以该顺序来施加的方法)的实验结果。
由该图15可知，与现有LR写入验证方法相比，根据本发明的LR写入验证方法，失败比特数大大减少。此外，在现有的方法中，即使重复进行验证追加写入，失败比特数也几乎不变，与此相对，根据本发明的方法，通过重复进行验证追加写入，失败比特数大大减少。
如上所述，根据图14所示的本发明的HR写入验证的效果、以及图15所示的本发明的LR写入验证的效果，可以导出以下内容。
在电阻变化型元件具有施加第1电压(高电阻化电压Vh或低电阻化电压Vl)的脉冲后从用于第1信息(“1”或“0”)的存储的第1电阻状态(LR或HR)变为用于第2信息(“0”或“1”)的存储的第2电阻状态(HR或LR)、施加极性与第1电压(Vh或Vl)不同的第2电压(Vl或Vh)的脉冲后从第2电阻状态(HR或LR)变为第1电阻状态(LR或HR)的特性的情况下，以下的写入方法是有效的。
即，在使存储器单元(更严格来说是电阻变化型元件)从作为第1电阻状态的一例的LR状态变为作为第2电阻状态的一例的HR状态时，如图16(a)的HR写入的示意图所示，对于电阻变化型元件，通过至少包含第1步骤、第2步骤和第3步骤的基本模式的写入方法，与现有的写入方法相比，可减少问题比特数，其中，第1步骤施加第1电压(Vh)的正脉冲，之后，第2步骤施加电压的绝对值比第2电压(Vl)小且极性与第2电压(Vl)相等的第3电压(VlLow)的负脉冲，再之后，第3步骤再次施加第1电压(Vh)的正脉冲。此时所设想的机理如图16(a)的下部所示。即，通过第1步骤中的正脉冲，将电阻变化型元件变为HR状态，但发生氧化(HR化)不充分的局部性HR问题区域，通过第2步骤中的负脉冲，仅使该HR问题区域被LR化，通过第3步骤中的正脉冲，仅对已LR化的HR问题区域集中执行重写，结果，可以预想为将所有区域统一变为正常的写入区域。
另一方面，在使存储器单元(更严格来说是电阻变化型元件)从作为第1电阻状态的一例的HR状态变为作为第2电阻状态的一例的LR状态时，如图16(b)的LR写入周期的示意图所示，对于电阻变化型元件，通过至少包含第1步骤、第2步骤和第3步骤的基本模式的写入方法，与现有的写入方法相比，可减少不良比特数，其中，第1步骤施加第1电压(Vl)的负脉冲，之后，第2步骤施加电压的绝对值比第2电压(Vh)小且极性与第2电压(Vh)相等的第3电压(VhLow)的正脉冲，再之后，第3步骤再次施加第1电压(Vl)的负脉冲。此时设想的机理如图16(b)的下部所示。即，通过第1步骤中的负脉冲，电阻变化型元件变为LR状态，但发生还原(LR化)不充分的局部性LR问题区域，通过第2步骤中的正脉冲，仅使该LR问题区域HR化，通过第3步骤中的负脉冲，仅对已HR化的LR问题区域集中执行重写，结果，可以预想为将所有区域统一变为正常的写入区域。
此外，作为更有效的写入方法，根据基于模式1或模式2的写入方法，与基于分别为同一宽度(更窄的宽度)的基本模式的写入方法相比，可减少不良比特数，其中，模式1中，第1电压(Vh或Vl)的脉冲宽度比第3电压(VlLow或VhLow)的脉冲宽度宽，与此相反，第2模式中，第3电压(VlLow或VhLow)的脉冲宽度比第1电压(Vh或Vl)的脉冲宽度宽。
此外，作为其他有效的写入方法，根据在施加第1电压(Vh或Vl)的脉冲后重复施加N(2以上的整数)次第3电压(VlLow或VhLow)的脉冲、之后至少施加1次第1电压(Vh或Vl)的脉冲的模式3，可进一步减少不良比特数。此时，优选为，随着重复次数的增加而第3电压减小(VlLow或VhLow)。
另外，图13(a)～图13(d)所示的各种写入方法当然可以适用于图8所示的带验证的写入。即，读出电路(灵敏放大器102、数据输入输出电路307)，在写入电路101使存储器单元的电阻变化型元件从第1电阻状态(LR/HR)变为第2电阻状态(HR/LR)时，在对电阻变化型元件至少执行了(1)施加上述第1电压的脉冲的第1写入处理、和(2)将上述第3电压的脉冲和第1电压的脉冲以该顺序加以施加的第2写入处理之后，执行读出处理。并且，控制电路310控制写入电路101和上述读出电路，以使得重复第2写入处理和读出处理，直到该电阻变化型元件成为规定的电阻值(HR状态下的电阻值/LR状态下的电阻值)(图8的S3～S5、S6～S8)。由此，实现可靠的带验证的写入。
如上所述，可以得知，在电阻变化型元件具有若施加第1电压的脉冲则从用于第1信息的存储的第1电阻状态变为用于第2信息的存储的第2电阻状态、另一方面若施加极性与第1电压不同的第2电压的脉冲则从第2电阻状态变为第1电阻状态这样的特性的情况下，在使电阻变化型元件从第1电阻状态变为第2电阻状态时，对于电阻变化型元件，至少将(1)第1电压的脉冲、(2)电压的绝对值比第2电压小且极性与第2电压相等的第3电压的脉冲、以及(3)第1电压的脉冲以该顺序加以施加，从而可实现稳定的写入。
对于第3电压的优选值，已经使用图3描述了优选采用电阻变化开始的电压附近、或将电阻变化开始的电压值稍微进行增减而得到的电压，这里，更详细地考察第3电压的大小。图17中表示了与图3不同的、向包含所选出的1个存储器单元的串联路径施加了各电压的脉冲时的电阻变化的特性。另外，电阻值的测定与图3同样，利用向包含存储器单元的串联路径的两端施加0.4V的读出电压时流过的直流电流值而计算。此外，使用与图3不同的存储器单元的数据是因为，选择了具备下述脉冲电流测定所用的测定路径的存储器单元。图18绘制出，在对上述选出的存储器单元施加了各电压的脉冲时、在包含存储器单元的串联路径中流过的脉冲电流的振幅值。
对于第3电压的绝对值的上限，需要比第2电压的绝对值小，以使得不会使紧前(紧挨着且位于前面)的电阻变化型元件的电阻状态完全反转。另一方面，为了读取电阻变化型元件的当前电阻状态而向电阻变化型元件施加的读出电压，是即使多次将读出电压施加给电阻变化型元件也不会改变电阻变化型元件的电阻状态的电压值。即，对于第3电压绝对值的下限，至少比读出电压大。并且，如采用图16(a)和图16(b)的机理说明中所描述的那样，优选为，至少是在电阻变化型元件的一部分中可使电阻状态向反转方向变化所需要的电压以上。例如，当前若假定首先进行图3所示的将电阻变化型元件从低电阻状态变为高电阻状态的写入的情形，作为第3电压，优选为，小于紧前的电阻变化元件的电阻状态(这里是低电阻状态)发生完全反转的电压(这里是2.4V)，并且，在电阻变化型元件的电阻状态开始反转所需要的电压(这里是1.0V)以上。图17中也观测到同样的变化。这样，在从低电阻状态变为高电阻状态的情况下，使第3电压值的条件与电阻值的变化量相关联则理解变得容易。例如，在图3中，在施加0.9V时为10.2kΩ的低电阻状态的电阻值，在施加1.0V时变化5％而变为10.7kΩ，在施加1.1V时变化15％而变为11.8kΩ。同样，在图17中，在施加0.9V时为11.9kΩ的电阻状态的电阻值，在施加1.0V时变化9％而变为13kΩ，在施加1.1V时，变化29％而变为15.4kΩ。并且，由于电阻的变化量从低电阻状态的约10kΩ向高电阻状态的约100kΩ变化，所以从低电阻状态向高电阻状态的电阻变化的幅度约为90kΩ左右。可靠地超过作为上述电阻变化幅度的一半的45kΩ变化的电压(虽然值会暂时降低但仍超过45kΩ变化的电压)是图3中施加电压达到1.8V的点。
同样，可靠地超过作为上述电阻变化幅度的一半的45kΩ变化的电压(虽然值会暂时降低但仍超过45kΩ变化的电压)是图17中施加电压达到1.6V的点。并且，在得到图12和图14的数据的实验中，即使将这些电压值选作第3电压的值也没有效果。根据以上所述，作为从低电阻状态向高电阻状态变化时的第3电压的条件，其下限是使电阻值至少变化5％以上的电压，其上限在可靠地变化规定的电阻变化幅度的1/2所需的电压值以下。
接着，考察从高电阻状态向低电阻状态变化的情形。例如，当前若假定进行图3所示的使电阻变化型元件从高电阻状态向低电阻状态变化的写入的情形，则第3电压优选为，使紧前的电阻变化元件的电阻状态(这里是高电阻状态)完全反转的电压(这里，绝对值是2.4V)以下，且电阻变化型元件的电阻状态开始发生反转所需的电压(例子中，绝对值为1.1V)以上。下面说明理由。
在从高电阻状态向低电阻状态变化的情况下，若使第3电压值的条件与电阻值和电流值的变化量相关联则理解变得容易。例如，图17中施加-1.0V时为140kΩ的电阻值在施加-1.1V后变为13.7kΩ。与此相对应，图18的电流值中，通过施加-1.0V，在电阻变化元件中流过25μA的电流，通过施加-1.1V，在元件中流过102μA的电流，通过施加-1.4V，在元件中流过135μA的电流。并且，可以得知，通过-1.6V以下(即，绝对值是1.6V以上的负电压)的施加，在电阻变化元件中流过的电流为150μA而饱和。这是因为，与电阻变化元件106串联连接的晶体管(3端子型选择元件107)的负载特性导致了电流限制，所以存储器单元105a的两端电压即使达到-2.4V也不会从150μA大幅增大(图18中未图示)。并且，通过-1.6V以下(即，绝对值是1.6V以上的负电压)的施加电压，在得到图15的数据的实验中，即使选择为第3电压的值也没有效果。即，在施加相当于第2电压的-2.4V时使流过的电流量为150μA时，流过作为该电流量的17％左右的25μA的电压为-1.0V，流过作为150μA的90％的135μA的电压为-1.4V，所以作为第3电压的绝对值，优选为1.0V以上，1.4V以下。由上述可知，作为从高电阻状态向低电阻状态变化时的第3电压的绝对值的条件，其下限为，流过在施加第2电压时元件中流过的电流的17％的电流量的电压值的绝对值以上，上限为，流过在施加第2电压时的电流量的90％以下的电流量的电压值的绝对值以下。
并且，作为更简单的标准，第3电压的绝对值可以为第2电压的绝对值(这里是2.4V)以下，且为第2电压的绝对值的一半左右(这里是1.1V)。
(第2实施方式)
接着，说明本发明的第2实施方式。
通过第1实施方式所示的本发明的写入方式，写入的电阻电平变化，大大改善了在写入为HR时向LR侧变化、在写入为LR时向HR侧变化这样的不良比特数。但是，第1实施方式所示的本发明的写入方式中，使写入的电平中断这样的比特不为零，而会很少地产生。在这种情况下，由图10可知，有时电阻值变化需要经过一定的时间(图10的采样例中，发生问题现象需要500μs)。即，即使在引起变化前确认写入的数据的电平，若存在问题也无法识别，发生无法进行验证并执行追加写入的情况。为了解决这种问题，除了第1实施方式中所示的本发明的写入方法之外，也可以在图8所示的流程的HR写入处理(S3)和LR写入处理(S6)后，经过规定的时间后，进行验证读处理(S4和S7)。但是，对每个比特将上述处理适用于大容量存储器阵列的情况下，处理时间变大。
图19是说明第2实施方式的非易失性存储装置300a的一例的框图。与图6相同的标记具有相同功能。追加的方面在于写数据缓存器500、读数据缓存器501、屏蔽(mask)电路502和数据比较电路503。此外，由于控制器103执行的对非易失性存储装置300a的控制方式与第1实施方式不同，所以在之后加以说明。
首先，预先说明上述的追加电路的动作。写数据缓存器500是将应向存储器单元阵列302中的M(2以上的整数)个存储器单元写入的数据暂时贮存的电路，即，将从外部接口(未图示)输入的多个数据按规定的单位暂时贮存的缓存器电路。同样，读数据缓存器501是将从存储器单元阵列302中的M个存储器单元读出的数据暂时贮存的电路，即，将从存储器单元阵列302以规定的单位读出的多个数据暂时贮存的缓存器电路。
此外，数据比较电路503是对写数据缓存器500内的M个存储器单元的数据和读数据缓存器501内的M个存储器单元的数据彼此进行比较并判断是否一致的比较电路。屏蔽电路502按如下方式进行控制：根据数据比较电路503的比较结果，按每个与各地址对应的比特，切换是否将写数据缓存器500的数据执行写入，即，比较的结果为，写入电路101仅对与不一致的地址对应的比特执行写入。
另外，图19的例子中，图示了将屏蔽电路502配置在从写数据缓存器500到写入电路101的路径间的结构，但不限于此。总之只要根据数据比较电路503的比较结果能够控制是否执行与写数据缓存器500的各地址对应的数据的写入即可，所以，屏蔽电路502也可以作为例如控制器103内的一部分功能来进行安装。该情况下，按与各地址对应的每个数据，控制是否执行写入动作本身。
另外，本实施方式的控制电路310和屏蔽电路502构成控制电路，进行如下控制：控制选择电路(行选择电路/驱动器303和列选择电路304)和写入电路101，使得对存储器单元阵列302中的对应的M个存储器单元写入在写数据缓存器500中贮存的数据；控制选择电路(行选择电路/驱动器303和列选择电路304)和读出电路(灵敏放大器102)，使得从存储器单元阵列302中的M个存储器单元中将数据读出而贮存到读数据缓存器501中；以及，根据数据比较电路503的比较结果，控制是否将在写数据缓存器500中贮存的数据再次重写到对应的存储器单元中。此外，在验证时，通过来自控制器103的指令(未图示)，关于图4的灵敏放大器102的Ref计数器值保持电路133的值，在HR写入时设定HR用的验证判定值(在前述例子中是40)，并将该结果的输出A的信号输入到读数据缓存器501，在LR写入时设定LR用的验证判定值(在前述例子中是15)，并将该结果的输出A的信号输入到读数据缓存器501。
此外，写数据缓存器500和读数据缓存器501至少分别具有缓存区域A和B这两个区域，可以采用如下结构，即：以由缓存区域A和B这两个区域构成的写数据缓存器500或读数据缓存器501的各缓存区域的容量为单位一并对缓存区域A和B交替执行写入、验证、追加写入。在缓存区域有3个以上的情况下也同样。写数据缓存器500和读数据缓存器501的对应的缓存区域的容量分别相等。
图10的采样例中，问题现象发生并解决需要500μs。并且，若使用例如上述的模式3，则每1单元的写入时间约为500ns。作为将从外部输入的数据在非易失性存储装置内同时通过多个通道并行进行读/写，例如每个通道的1个缓存区域的容量具有
问题现象解决的时间(500μs)÷每1个单元的写入时间(500ns)＝缓存器容量(1000比特)
这样的关系，若以1000比特以上的单位来实施写入、验证、追加写入，则在所有存储器单元中到执行最初的验证处理为止的时间必然为500μs以后，能够可靠地消除问题比特，而不会漏过如上述这样的写入问题，从而可以提供一种充分利用了电阻变化型的非易失性存储器的高速性和高可靠性的能力的可靠性极高的非易失性存储装置300a。
另外，图19的框图中，记载了写数据缓存器500和读数据缓存器501分别为一个，但也可以是，为了经由外部接口而连续交换输入输出的数据，在这些缓存器内具有由上述的容量以上构成的多个页(page)，依次切换与外部接口进行交换的页和进行存储器单元阵列302的写入和读出的页。进一步，也可以装载多块存储器主体部301，通过并行动作而确保必要的数据传送速度。
如上所述，根据本实施方式，由于以写数据缓存器500的容量的单位一并执行写入、验证、追加写入，通过以1比特为单位进行写入、验证、追加写入，对于在刚刚写入之后认为是正常、但是随着之后的时间经过而写入值变化的、具有延迟时间的问题比特，也能够可靠地进行数据的写入。
以上，根据实施方式、变形例和实验例说明了本发明的非易失性存储装置和向非易失性存储装置的写入方法，但是本发明不限于这些实施方式、变形例和实验例。在不脱离本发明的精神的范围内，本领域技术人员对实施方式或变形例实施所能想到的各种变形方式而得到的方式、以及任意组合各实施方式和变形例的构成要素来实现的方式也包含在本发明中。
例如，第1实施方式中，在HR写入和LR写入这两者中，实施了如图13所示的***高电阻化时的反极性脉冲和低电阻化时的反极性脉冲的基于3个脉冲以上的写入方法，但本发明不必在HR写入和LR写入这两者中实施基于这3个脉冲以上的写入方法，也可以仅在HR写入中或仅在LR写入中加以实施。根据电阻变化型元件的种类，仅在HR写入中或仅在LR写入中会产生问题比特，所以对于这样的种类的电阻变化型元件，仅在产生问题比特的HR写入中或LR写入中实施本发明的基于3个步骤的写入即可。
此外，在HR写入和LR写入中，可以适用图13所示的基于基本模式、模式1、模式2和模式3中的某个模式的写入方法，也可以在HR写入周期和LR写入周期中，适用不同模式的写入方法。考虑电阻变化型元件的特性、用于写入的允许时间、对写入所要求的可靠性等，适当选择模式即可。
工业实用性
本发明的非易失性存储装置具有存储器单元阵列，该存储器单元阵列具备多个通过不同极性的电脉冲而在多个电阻状态间转移的电阻变化型元件，该非易失性存储装置防止写入的电阻值在刚刚写入之后的短时间内变动而检测余量减少，提高数据写入动作的稳定性和可靠性，并大幅改善考虑了存储器单元阵列中的偏差分布后的数据检测余量，从而扩大装置的制造成品率和设计余量，可实现产品的成本降低，例如适用于便携电话、数字相机等便携设备用的非易失性存储器。此外，向本发明的非易失性存储装置的写入方法，面向具有存储器单元阵列的非易失性存储装置，该存储器单元阵列具备多个通过不同极性的电脉冲而在多个电阻状态间转移的电阻变化型元件，该写入方法确保了写入动作的稳定性和检测余量，可实现可靠性的提高，作为面向例如便携电话、数字相机等便携设备用的非易失性存储器的写入方法是有用的。
符号说明
100a、100b、300、300a 非易失性存储装置
101 写入电路
102 灵敏放大器
103 控制器
104 开关电路
105a、105b 存储器单元
106 电阻变化型元件
107 3端子型选择元件
109 栅极电压驱动器
110 2端子型选择元件
122 (半导体)基板
124 下部电极
126 电阻变化层
128 上部电极
130 参考电压发生电路
131 驱动器
132 电平比较器
133 Ref计数器值保持电路
134 计数器
135 比较器
136 开关电路
137 电容器
301 存储器主体部
302 存储器单元阵列
303 行选择电路/驱动器
304 列选择电路
307 数据输入输出电路
308 电源控制电路
309 地址输入电路
310 控制电路
500 写数据缓存器
501 读数据缓存器
502 屏蔽电路
503 数据比较电路
BL  位线
PL  板极线
M   存储器单元
Vh  高电阻化电压
Vl  低电阻化电压
VhLow 低电阻化时的反极性脉冲电压
VlLow 高电阻化时的反极性脉冲电压
WL  字线
LR  低电阻状态
HR  高电阻状态

Claims (10)

1.一种非易失性存储装置，具备：
电阻变化型元件，该电阻变化型元件具有第1电极、第2电极和配置在所述第1电极和所述第2电极间的电阻变化层；以及
写入电路，向所述电阻变化型元件写入信息；
所述电阻变化型元件具有以下特性，即：若施加第1电压的脉冲，则从用于第1信息的存储的第1电阻状态向用于第2信息的存储的第2电阻状态变化，若施加极性与所述第1电压不同的第2电压的脉冲，则从所述第2电阻状态向所述第1电阻状态变化；
该非易失性存储装置的特征在于：
所述写入电路，在使所述电阻变化型元件从所述第1电阻状态向所述第2电阻状态变化时，对于所述电阻变化型元件，至少将所述第1电压的脉冲、电压的绝对值比所述第2电压小且极性与所述第2电压相等的第3电压的脉冲、以及所述第1电压的脉冲按所提及的顺序进行施加。
2.根据权利要求1所述的非易失性存储装置，其特征在于：
所述第3电压的脉冲宽度比所述第1电压的脉冲宽度宽。
3.根据权利要求1所述的非易失性存储装置，其特征在于：
所述第1电压的脉冲宽度比所述第3电压的脉冲宽度宽。
4.根据权利要求1～3中任一项所述的非易失性存储装置，其特征在于：
所述写入电路，对于所述电阻变化型元件，在施加所述第1电压的脉冲后，在重复施加N次所述第3电压的脉冲之后，至少施加一次所述第1电压的脉冲，其中，N是2以上的整数。
5.根据权利要求4所述的非易失性存储装置，其特征在于：
所述写入电路，在所述N次的重复中，施加N次所述第3电压的脉冲，以使得随着重复次数的增加，所述第3电压的绝对值减小。
6.根据权利要求1所述的非易失性存储装置，其特征在于：
该非易失性存储装置还具有：
读出电路，读出所述电阻变化型元件的信息；以及
控制电路，控制所述写入电路和所述读出电路；
所述读出电路，在所述写入电路使所述电阻变化型元件从所述第1电阻状态向所述第2电阻状态变化时，对于所述电阻变化型元件至少在执行了以下（1）和（2）两个处理后，执行读出处理，其中，（1）是施加所述第1电压的脉冲的第1写入处理，（2）是将所述第3电压的脉冲和所述第1电压的脉冲按所提及的顺序进行施加的第2写入处理；
所述控制电路控制所述写入电路和所述读出电路，以使得重复所述第2写入处理和所述读出处理，直到所述电阻变化型元件成为规定的电阻值。
7.根据权利要求6所述的非易失性存储装置，其特征在于：
所述控制电路控制所述写入电路和所述读出电路，以使得在所述写入电路执行了所述第2写入处理后，在规定的时间经过后，所述读出电路执行所述读出处理，并且重复所述第2写入处理和所述读出处理，直到所述电阻变化型元件成为规定的电阻值。
8.根据权利要求1所述的非易失性存储装置，其特征在于：
所述电阻变化型元件与选择元件一起构成存储器单元，该选择元件与该电阻变化型元件串联连接，并对是使该电阻变化型元件为导通状态还是为非导通状态进行切换；
所述非易失性存储装置还具备：
作为所述存储器单元的集合的存储器单元阵列；
选择电路，从所述存储器单元阵列中至少选择一个存储器单元；
读出电路，从由所述选择电路选出的存储器单元中读出信息；
写数据缓存器，贮存应向所述存储器单元阵列中的M个存储器单元写入的数据，其中，M是2以上的整数；
读数据缓存器，贮存从所述存储器单元阵列中的M个存储器单元中读出的数据；
比较电路，比较在所述写数据缓存器和读数据缓存器中贮存的M个存储器单元的数据是否一致；以及
控制电路，进行如下控制：控制所述选择电路和所述写入电路，以使得对所述存储器单元阵列中的对应的M个存储器单元，写入所述写数据缓存器中贮存的数据；控制所述选择电路和所述读出电路，以使得从所述存储器单元阵列中的M个存储器单元中读出数据并贮存在所述读数据缓存器中；以及根据所述比较电路的比较结果，控制是否将在所述写数据缓存器中贮存的数据再次重写到对应的存储器单元中。
9.一种写入方法，是具备电阻变化型元件的非易失性存储装置的信息的写入方法，其特征在于：
所述电阻变化型元件具有以下特性，即：若施加第1电压的脉冲，则从用于第1信息的存储的第1电阻状态向用于第2信息的存储的第2电阻状态变化，若施加极性与所述第1电压不同的第2电压的脉冲，则从所述第2电阻状态向所述第1电阻状态变化；
所述写入方法，在使所述电阻变化型元件从所述第1电阻状态向所述第2电阻状态变化时，对于所述电阻变化型元件，至少包含：第1步骤，施加所述第1电压的脉冲；在这之后的第2步骤，施加电压的绝对值比所述第2电压小且极性与所述第2电压相等的第3电压的脉冲；以及在这之后的第3步骤，施加所述第1电压的脉冲。
10.根据权利要求9所述的写入方法，其特征在于：
在所述第1步骤、所述第2步骤和所述第3步骤后，还包含读出步骤，该读出步骤中，利用电压振幅比所述第1电压或所述第2电压的脉冲小、且即使施加该电压脉冲所述电阻变化型元件的电阻状态也不会变化的电压脉冲，读出所述电阻变化型元件的电阻状态；
重复第2步骤、所述第3步骤和所述读出步骤，直到所述电阻变化型元件的电阻状态达到规定的电阻状态。
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