CN102637454A - 存储设备和用于操作该存储设备的操作方法 - Google Patents

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Abstract

提供了存储设备和用于操作该存储设备的操作方法。该存储设备包含：多个存储元件，配置为其阻抗状态根据施加的电压变化；和驱动部分，配置为执行阻抗变化操作和读操作，阻抗变化操作涉及通过改变其阻抗状态将信息写到存储元件或者从存储元件擦除信息，读操作涉及从存储元件读信息；其中驱动部分包括：放大器，配置为在执行读操作时输出读信号；恒流负载；以及控制部分，配置为对存储单元执行阻抗变化操作和直接确认操作，直接确认操作涉及在阻抗变化操作之后执行读操作，以确认将信息写入存储元件或者从存储元件擦除信息是否正常完成。

Description

存储设备和用于操作该存储设备的操作方法
技术领域
本公开涉及一种装备有利用存储层的电特性的变化存储信息的存储元件的存储设备以及用于操作该存储设备的操作方法。
背景技术
诸如计算机的信息装置广泛采用高速高密度DRAM(动态随机存取存储器)。然而，DRAM的制造成本比电子装置内通常使用的典型逻辑电路LSI(大规模集成电路)和信号处理电路的制造成本高。这是因为，与生产其他电路相比，生产DRAM包括更复杂的制造过程。DRAM的另一缺点是，它是易失性存储器，当其电源被移除时，丢失存储在其内的信息。因此，工作中的DRAM需要频繁刷新，即，重复从其读出写入的信息(数据)、再次增强并写回。
同时，近年来在开发阻抗(resistance)变化存储元件(非易失性存储器)。例如，K.Aratani等的“A Novel Resistance Memory with High Scalability andNanosecond Switching，”，Technical Digest IEDM 2007，pp.783-786(下面称为非专利文献1)提出了一种新型阻抗变化存储元件，它的特殊优点是存储元件的微制造的限制。
读者还可以参考日本专利特开第2003-187590号(下面称为专利文献1)，第2004-234707号(专利文献2)，第2007-133930号(专利文献3)和第2010-198702号(专利文献4)。
发明内容
上面引用的非专利文献1中描述的存储元件(storage element)具有其中包含特定金属的离子导体(存储层)夹在两个电极之间的结构。在这种存储元件中，两个电极之一含有包含在离子导体内的金属。因此，当在这两个电极之间施加电压时，包含在该电极内的金属作为离子扩散到离子导体内，导致离子导体的诸如阻抗或者电容之类的电特性发生变化。通常，将存储元件的阻抗状态从高阻抗变更为低阻抗的操作被称为“设置(set)”操作。通常，将阻抗状态从低阻抗变更为高阻抗的操作被称为“复位(reset)”操作。
为了改善上面描述的阻抗变化存储元件的长期可靠性(即，为了获得存储元件较窄的阻抗分布)，重要的是增强其数据保持特性并且提高可以对存储元件重复进行上述设置操作和复位操作的最大次数。数据保持特性通常表示通过设置操作和复位操作单元保持数据的能力。因此，在将其阻抗状态改变的操作(即，诸如数据写操作或者数据擦除操作之类的阻抗变化操作)后，阻抗变化存储元件通常经历确认操作。确认操作涉及对存储元件执行读操作，以在执行阻抗变化操作时检验数据是否被正常写入其内或者从其正常擦除数据。过去，不连续地执行阻抗变化操作和确认操作(例如，在两个操作之间建立预定预充电时段)。间隔时段延长每个确认操作所需的处理时间，因此，难以加速确认操作。
上面引用的专利文献1至4提出了依次连续执行阻抗变化操作和确认操作的技术，即，所谓直接确认操作。在执行直接确认操作期间，连续执行由阻抗变化操作和直接确认操作构成的两个动作。这消除了建立上述预充电时段的需要，因此，实现了加速确认操作。
专利文献1至4提出的技术包括在执行阻抗变化操作时通过感测电流I和负载阻抗R的乘积而执行确认操作。这样产生了下面的问题：感测IR乘积常常使获得的读信号的幅度变窄，导致确认操作的精度降低。
鉴于上述情况做出本公开，并且本公开提供了一种能够增强确认操作的精度同时提升其速度的存储设备和用于操作这种存储设备的操作方法。
根据本公开的一个实施例，提供了一种存储设备，包括：多个存储元件，被配置为其阻抗状态根据施加的电压而变化；以及驱动部分，被配置为执行阻抗变化操作和读操作，该阻抗变化操作涉及通过改变其阻抗状态将信息写到存储元件或者从存储元件擦除信息，该读操作涉及从存储元件读信息。该驱动部分包括：放大器，被配置为输出在执行读操作时的读信号；恒流负载；以及控制部分，被配置为关于存储元件执行阻抗变化操作和直接确认操作，直接确认操作涉及在阻抗变化操作之后执行读操作，以确认将信息写入存储元件或者从存储元件擦除信息是否正常完成。控制部分在执行直接确认操作的时段期间，以恒流负载用作放大器上的负载并根据流过存储元件的电流和恒流负载的电流输出读信号的方式来进行控制。
根据本公开的另一实施例，提供了一种用于操作存储设备的操作方法，该存储设备包括：多个存储元件，被配置为其阻抗状态根据施加的电压而变化；放大器，被配置为输出在执行用于从存储元件读信息的读操作时的读信号；以及恒流负载。该操作方法包括：执行用于通过改变其阻抗状态而将信息写到存储元件或者从存储元件擦除信息的阻抗变化操作；执行用于在阻抗变化操作之后确认将信息写到存储元件或者从存储元件擦除信息是否正常完成的直接确认操作；以及在执行直接确认操作的时段期间，以恒流负载用作放大器上的负载并且根据流过存储元件的电流和恒流负载的电流而输出读信号的方式来进行控制。
根据上面概括的本公开实施例的存储设备和存储设备操作方法，执行直接确认操作，涉及执行读操作(即，确认操作)以在上述阻抗变化操作之后确认信息的写或者擦除是否已经完成。这使得确认操作的处理时间比不连续地执行阻抗变化操作和确认操作(例如，在两个操作之间间隔预定充电时间)时的处理时间短。在执行直接确认操作的时段期间，恒流负载用作放大器上的负载，而放大器根据流过两个存储元件的电流和恒流负载的电流来输出读信号。因为恒流负载的输出阻抗高，所以这提高了放大器的放大系数，从而加宽了读信号的幅度。
这只是个使在存储元件上的写或者擦除操作对应于阻抗的降低(从高阻抗状态变更为低阻抗状态)还是阻抗的升高(从低阻抗状态变更为高阻抗状态)的定义问题。在该说明书中，低阻抗状态定义为写状态，而高阻抗状态定义为擦除状态。
因此，根据本公开实施例的存储设备和存储设备操作方法，如上所概括的执行直接确认操作，以使得缩短确认操作所需的处理时间。在执行直接确认操作的时段期间，恒流负载用作放大器上的负载，该放大器根据流过每个存储单元(storage cell)的存储元件的电流和恒流负载的电流而输出读信号。因此，可以提高放大器的放大系数，并且可以加宽读信号的幅度。这反过来可以使确认操作加速并且增强确认的精度。
附图说明
图1是示出作为本公开第一实施例的存储设备的典型结构的框图；
图2是示出图1所示的存储单元和感测放大器的典型结构的电路图；
图3是示出图2所示存储元件的典型结构的截面图；
图4是示出图2所示写驱动器的典型结构的电路图；
图5A和图5B是用于说明当在对其执行设置操作和复位操作时图3所示存储元件中通常发生的情况的截面图；
图6A和图6B是示出图3所示存储元件的典型非线性特性的图解表示；
图7是举例说明作为第一实施例的工作示例1-1的复位与直接确认操作的时序波形图；
图8是举例说明作为第一实施例的工作示例1-2的读操作的时序波形图；
图9是示出构成第一变型的感测放大器、VREF生成部分和存储单元的典型结构的电路图；
图10是举例说明作为第一变型的工作示例2-1的复位与直接确认操作的时序波形图；
图11是举例说明作为第一变型的工作示例2-2的读操作的时序波形图；
图12是示出构成第二变型的感测放大器和存储单元的典型结构的电路图；
图13是举例说明作为第二变型的工作示例3-1的复位与直接确认操作的时序波形图；
图14是举例说明作为第二变型的工作示例3-2的读操作的时序波形图；
图15是示出构成第三变型的感测放大器和存储单元的典型结构的电路图；
图16是举例说明作为第三变型的工作示例4-1的复位与直接确认操作的时序波形图；
图17是举例说明作为第三变型的工作示例4-2的读操作的时序波形图；
图18是示出构成第二实施例的感测放大器和存储单元的典型结构的电路图；
图19是举例说明作为第二实施例的工作示例5的设置和直接确认操作的时序波形图；
图20是示出作为第四变型的存储元件的典型结构的截面图；以及
图21是示出作为第五变型的存储元件的典型结构的截面图。
具体实施方式
下面将参考附图详细描述一些优选实施例。描述将以下面的标题进行：
1.第一实施例(典型复位与直接确认操作)；
2.第一实施例的变型；
-第一变型(利用单端读出方案代替互补读出方案的示例)；
-第二变型(压控晶体管用作P型晶体管的示例)；
-第三变型(选择晶体管用作P型晶体管)；
3.第二实施例(典型设置和直接确认操作)；
4.第一和第二实施例公共的变型；
-第四和第五变型(存储元件的其他组成示例)；以及
5.其他变型
<第一实施例>
[存储设备1的结构]
图1示出作为本公开第一实施例的存储设备1的典型块结构。存储设备1由具有多个存储单元20的存储器阵列2、控制部分30、字线驱动部分31、位线驱动/感测放大器部分32组成。在这些部件中，控制部分30、字线驱动部分31和位线驱动/感测放大器部分32对应于所附权利要求中描述的驱动部分的示例。
字线驱动部分31对在行方向并行排列的多条字线WL和REFWL中的每一条施加预定电位(字线电位)。下面将详细讨论字线WL和REFWL。
位线驱动/感测放大器部分32对在列方向上并行排列的多条位线BL和/BL中的每一条施加预定电位(设置电压或者复位电压，将在下面讨论)。位线驱动/感测放大器部分32还具有利用上面描述的位线BL和/BL从每个存储单元20读取信息(即，读操作)和对列方向上排列在内部的多个感测放大器320执行预定信号放大处理的能力。此外，位线驱动/感测放大器部分32(感测放大器320)在控制部分30的控制下执行预定确认操作(即，直接确认操作，将在后面讨论)。确认操作指的是用于确认信息写或者擦除是否已经正常完成的读操作。下面将详细讨论感测放大器320的结构。在该结构中，假定在单一列上排列一个感测放大器320以对应于在行方向上排列的多个存储单元20。
控制部分30具有利用后面描述的各种信号(控制信号)关于作为要驱动的目标的存储单元20执行直接确认操作的能力。直接确认操作指的是在这种阻抗变化操作之后(即，紧接着)执行以确认写或者擦除信息的操作(即，对应于下面要讨论的设置或者复位操作的阻抗变化操作)的确认操作。特别是对于第一实施例，紧接着复位操作(将在下面讨论)执行直接确认操作，因此下面可以将它们称为复位与直接确认操作。
如上所述，控制部分30、字线驱动部分31和位线驱动/感测放大器部分32从存储器阵列2内的多个存储单元20中选择作为要驱动的目标的存储单元20，从而选择性地执行数据写操作、数据擦除操作、读操作或者确认操作(即，直接确认操作)。
在存储器阵列2中，如图1所示，以行和列的方式(以矩阵)排列多个存储单元20。图2示出存储单元20的典型电路结构以及上述感测放大器320的典型电路结构。尽管图2示出连接到一个感测放大器320的示意性存储单元20，但是实际上多个存储单元20公共地连接到一个感测放大器320。
[存储单元20的结构]
如图2所示，每个存储单元20都具有由一个存储元件21和一个选择晶体管221构成的所谓“1T1R”电路结构。每个存储单元20还具有由一个基准元件23和一个选择晶体管222制成的基准用途“1T1R”电路结构。即，该示例中的一个存储单元20包括一个存储元件21和一个基准元件23。此外，每个存储单元20连接到一对字线WL和REFWL和一对位线BL和/BL。在此，字线WL用于选择作为驱动目标的存储元件21，而字线REFWL用于选择作为驱动目标的基准元件23。位线BL用于发送要写到作为驱动目标的存储元件21的信号(数据)，或者从作为驱动目标的存储元件21读取的信号。另一方面，位线/BL用于发射要写到作为驱动目标的基准元件23的信号，或者从作为驱动目标的基准元件23读取的信号。位线BL和/BL直接或者间接连接到存储元件21或者基准元件23(在此，位线通过选择晶体管221和222间接连接)。
在存储单元20中，字线WL连接到选择晶体管221的栅极，而位线BL连接到选择晶体管221的源极或者漏极。选择晶体管221余下的源极或者漏极通过存储元件21连接到预定电位VCOMMON(Vss)。在基准元件23一侧，字线REFWL连接到选择晶体管222的栅极，而位线/BL连接到选择晶体管222的源极或者漏极。选择晶体管222余下的源极或者漏极通过基准元件23连接到预定电位VCOMMON(Vss)。
选择晶体管221和222用于选择作为驱动目标的存储元件21或者基准元件23。在该示例中，选择晶体管是N型MOS(金属氧化物半导体)晶体管。作为选择地，也可以利用其他结构的晶体管代替。
(存储元件21)
存储元件21是基于根据所施加的电压的极性相反地变化的其电阻状态(低阻抗状态和高阻抗状态)而存储信息(对其写入或者从其擦除)的元件。这样，存储元件21是所谓双极阻抗变化存储元件。存储元件21具有依次层叠的下部电极211(第一电极)、存储层212和上部电极213(第二电极)，如图3的截面图所示。
下部电极211是设置在选择晶体管221侧上的电极。下部电极211由用于进行半导体处理的诸如包括钨(W)、氮化钨(WN)、氮化钛(TiN)和氮化钽(TaN)之类的金属或者金属氮化物的布线材料构成。然而，作为构成材料，这些材料不对下部电极211构成限制。
存储层212具有分层结构，其包括位于上部电极213一侧的离子源层212B和位于下部电极211一侧的阻抗变化层212A。正如下面所做的详细解释，存储层212的阻抗状态根据在下部电极211与上部电极213之间施加的电压极性而在低阻抗状态与高阻抗状态之间相反地改变。
离子源层212B含有由碲(Te)、硫(S)和硒(Se)构成的硫族元素的至少之一作为要阴离子化的离子导体材料。此外，离子源层212B含有锆(Zr)、铪(Hf)和/或铜(Cu)，作为要阳离子化的金属元素；以及铝(Al)和/或锗(Ge)，作为在擦除时形成氧化物的元素。具体地说，离子源层212B可以由例如具有诸如ZrTeAl、ZrTeAlGe、CuZrTeAl、CuTeGe和CuSiGe之类的成分的离子源层材料制成。除了上面的元素，离子源层212B可以含有诸如硅(Si)和硼(B)之类的其他元素。
阻抗变化层212A具有通过用作电导的阻挡层使信息保持特性稳定的能力。因为该原因，阻抗变化层212A由具有比离子源层212B的阻抗值更高的阻抗值的材料制成。优选地，阻抗变化层212A可以含有例如诸如钆(Gd)的稀土元素和包括铝(Al)、镁(Mg)、钽(Ta)、硅(Si)和铜(Cu)至少其中之一的氧化物或者氮化物作为其构成材料。
上部电极213位于上述VCOMMON一侧。与下部电极211相同，上部电极213由公知的半导体布线材料制成。优选地，上部电极213应当由不在后退火之后与离子源层212B发生反应的稳定材料构成。
(基准元件23)
基准元件23通常由二极管或者采用了由氧化膜等构成的隧道电阻器的元件构成。优选地，基准元件23应当是与存储元件21基本上表现相同阻抗特性(即，电流I和电压V的特性)的元件，即，表现非线性阻抗特性的单元。作为选择地，相反，可以利用具有线性阻抗特性的元件作为基准元件23。
[感测放大器320的结构]
感测放大器320具有一对晶体管Tr11和Tr12(压控晶体管)、一对晶体管Tr21和Tr22、一对晶体管Tr31和Tr32、一对晶体管Tr41和Tr42、一对晶体管Tr51和Tr52、一对晶体管Tr61和Tr62、一对晶体管Tr71和Tr72以及一对晶体管Tr81和Tr82。在这些晶体管中，晶体管Tr11、Tr21、Tr31、Tr41、Tr51、Tr61、Tr71和Tr81对应于存储元件21设置。另一方面，晶体管Tr12、Tr22、Tr32、Tr42、Tr52、Tr62、Tr72和Tr82对应于基准元件23设置。此外，在该示例中，晶体管Tr11、Tr12、Tr21、Tr22、Tr51、Tr52、Tr61和Tr62是N型MOS晶体管，而晶体管Tr31、Tr32、Tr41、Tr42、Tr71、Tr72、Tr81和Tr82是P型MOS晶体管。作为选择地，也可以利用其他结构的晶体管代替。
感测放大器320还设置了一对写驱动器WRTDr1和WRTDr2、一个差分放大器Amp和一个闩锁电路(Latch)。
对应于存储元件21一侧设置的写驱动器WRTDr1是将位线BL驱动到预定电位(设置电压或者复位电压，将在后面讨论)的驱动器。另一方面，对应于基准元件23一侧设置的写驱动器WRTDr2是将位线/BL驱动到预定电位(设置电压或者复位电压)的驱动器。下面将详细描述写驱动器WRTDr1和WRTDr2的结构。
差分放大器Amp是将来自读操作(读操作或者确认操作)的读信号SO输出到闩锁电路(Latch)的放大器。下面将详细描述差分放大器Amp的操作。
闩锁电路(Latch)是临时保持从差分放大器Amp输出的读信号SO、或者从一对信号输入/输出线LIO和/LIO输入的信号的电路，将在下面讨论。
感测放大器320连接到上述一对信号输入/输出线LIO和/LIO以及携带来自控制部分30的信号的各种信号线VGRST、BLEQ、/BLEQ、WRTEN、/WRTEN、/DVRFEN、READEN和VBIAS。在这些信号线中，信号输入/输出线LIO和/LIO构成由多个感测放大器320公共地使用的数据总线。即，信号输入/输出线LIO和/LIO用作当写入、擦除以及读出信号时使用的数据总线。
信号线VGRST将在后面详细讨论，其是在执行上述直接确认操作时通过一对晶体管Tr11和Tr12(压控晶体管)将复位电压(将在后面讨论)馈送到位线BL和/BL上的信号线。
信号线BLEQ是用于将用于初始化(即，均衡化)一对信号线Vod和/Vod的电位(将在后面讨论)以及位线BL和/BL的电位的信号发送到电源VCOMMON(Vss)的信号线。具体地说，正如后面所做的详细描述，当信号线BLEQ的电位高(H)时，信号线Vod和/Vod的电位和位线BL和/BL的电位初始化为电源Vss。同时，信号线/BLEQ是发送用于将一对信号线Vo和/Vo的电位(将在后面讨论)初始化为电源Vdd的信号的信号线。具体地说，正如后面所做的详细讨论，当信号线/BLEQ的电位高(H)时，信号线Vo和/Vo的电位初始化为电源Vdd。
信号线WRTEN和/WRTEN是发送用于控制写驱动器WRTDr1和写WRTDr2的操作(即，为了启动和关闭操作进行的控制)的信号的信号线。后面将详细描述对写驱动器WRTDr1和WRTDr2的操作控制。
信号线/DVRFEN是发送用于启动上述确认操作(直接确认操作)的信号的信号线。具体地说，正如后面所做的详细讨论，在信号线/DVRFEN的电位低(L)时，执行直接确认操作。
信号线READEN是发送用于启动常规读操作的信号的信号线。具体地说，正如后面所做的详细讨论，在信号线READEN的电位高(H)时，执行读操作。
信号线VBIAS是通过一对晶体管Tr11和Tr12将位线BL和/BL箝位到预定电位(VBIAS-Vgs(晶体管Tr11和Tr12的栅极-源极电压：约为0.1V))的信号线，正如后面所做的详细讨论。
在感测放大器320中，信号线VGRST连接到晶体管Tr11和Tr12的栅极。位线BL连接到晶体管Tr11的源极，而位线/BL连接到晶体管Tr12的源极。信号线Vod连接到晶体管Tr11的漏极，而信号线/Vod连接到晶体管Tr12的漏极。在这些连接的情况下，当在执行直接确认操作时，在执行上述阻抗变化操作时，晶体管Tr11和Tr12的栅极-源极电压建立要施加到存储元件21的电压(在这种情况下是复位电压)(下面将详细讨论)。
信号线BLEQ连接到晶体管Tr21和Tr22的栅极，并且预定电位VCOMMON(Vss)连接到晶体管Tr21和Tr22的源极。信号线Vod连接到晶体管Tr21的漏极，而信号线/Vod连接到晶体管Tr22的漏极。
写驱动器WRTDr1容纳闩锁数据LATCHDT作为输入信号、将其输出信号输出到信号线Vod上并容纳从信号线WRTEN和/WRTEN输入的控制信号。同样，写驱动器WRTDr2容纳闩锁数据LATCHDT作为输入信号、将其输出信号输出到信号线/Vod上并容纳从信号线WRTEN和/WRTEN输入的控制信号。
图4示出写驱动器WRTDr1和WRTDr2的典型电路结构。写驱动器WRTDr1和WRTDr2分别由四个晶体管Tr91、Tr92、Tr93和Tr94组成。在这些晶体管中，晶体管Tr91和Tr92是P型MOS晶体管，而晶体管Tr93和Tr94是N型MOS晶体管。作为选择地，也可以利用其他结构的晶体管代替。在该示例中，信号线/WRTEN连接到晶体管Tr91的栅极，电源Vdd连接到晶体管Tr91的源极，而晶体管Tr92的源极连接到晶体管Tr91的漏极。闩锁数据LATCHDT的信号线连接到晶体管Tr92和Tr93的栅极，而信号线Vod(或者信号线/Vod)连接到晶体管Tr92和Tr93的漏极。晶体管Tr94的漏极连接到晶体管Tr93的源极，信号线WRTEN连接到晶体管Tr94的栅极，而晶体管Tr94的源极接地。在这些连接的情况下，当信号线WRTEN的电位高时(当信号线/WRTEN的电位低时)，写驱动器WRTDr1和WRTDr2将闩锁数据LATCHDT的逻辑电平(“0”或者“1”)反相，并且将该数据输出到信号线Vo(或者信号线/Vo)上。即，当闩锁数据LATCHDT的逻辑电平是“0”时，输出“1”逻辑电平信号；相反，当闩锁数据LATCHDT的逻辑电平是“1”时，输出“0”逻辑电平信号。如果信号线WRTEN的电位低(当信号线/WRTEN的电位高时)，则写驱动器WRTDr1和WRTDr2每个都进入高阻抗(HiZ)状态。
在感测放大器320中，信号线/DVRFEN连接到晶体管Tr31和Tr32的栅极。信号线Vod连接到晶体管Tr31的漏极，而信号线/Vod连接到晶体管Tr32的漏极。晶体管Tr41的漏极连接到晶体管Tr31的源极，而晶体管Tr42的漏极连接到晶体管Tr32的源极。
闩锁数据LATCHDT的信号线连接到晶体管Tr41和Tr42的栅极。信号线Vo连接到晶体管Tr41的源极，而信号线/Vo连接到晶体管Tr42的源极。在这些连接的情况下，当经过直接确认操作(将在后面讨论)时(即，当确认信息已经正常写入或者擦除时)，在接着的直接确认操作序列中，不执行另一直接确认操作。
信号线READEN连接到晶体管Tr51和Tr52的栅极。信号线Vod连接到晶体管Tr51的源极，而信号线/Vod连接到晶体管Tr52的源极。晶体管Tr61的源极连接到晶体管Tr51的漏极，而晶体管Tr62的源极连接到晶体管Tr52的漏极。
信号线VBIAS连接到晶体管Tr61和晶体管Tr62的栅极。晶体管Tr71的漏极、晶体管Tr81的漏极以及信号线Vo连接到晶体管Tr61的漏极。晶体管Tr72的漏极、晶体管Tr81的栅极、晶体管Tr82的栅极和漏极以及信号线/Vo连接到晶体管Tr62的漏极。
信号线/BLEQ连接到晶体管Tr71和Tr72的栅极。电源Vdd连接到晶体管Tr71和Tr72的源极。
电源Vdd连接到晶体管Tr81和Tr82的源极。此外，如上所述，晶体管Tr81和Tr82的栅极互连，并且还连接到晶体管Tr82的漏极。即，晶体管Tr81和Tr82形成作为恒流负载的电流镜电路(恒流源)。恒流负载(即，电流镜电路)直接或者间接连接到存储元件21和基准元件23(在该示例中间接连接)。
信号线Vo连接到差分放大器Amp的负输入端，信号线/Vo连接到差分放大器Amp的正输入端，而信号线SO连接到差分放大器Amp的输出端。在这种方式的结构中，差分放大器Amp根据流过存储元件21的电流和流过作为驱动目标的存储单元20内的基准元件23的电流执行差分放大，从而输出读信号SO(互补读出方案)。具体地说，分放大器Amp对流过存储元件21的电流与流过基准元件23的电流之间的差(电流差)进行差分放大。
信号输入/输出线LIO和/LIO、信号线SO、闩锁数据LATCHDT的信号线以及信号线LATCHEN连接到闩锁电路(Latch)。在这样方式的结构中，闩锁电路(Latch)在将读信号SO输出到信号输入/输出线LIO和/LIO之前临时保持读信号SO，或者将从信号输入/输出线LIO和/LIO输入的信号输出到闩锁数据LATCHDT的信号线之前临时保持该信号。闩锁电路(Latch)的闩锁操作由信号线LATCHEN控制。具体地说，比如在信号LATCHEN的上升沿闩锁(即，临时保持)该信号。
[存储设备1的功能和作用]
(1.基本操作)
在存储设备1中，如图1所示，字线驱动部分31对多条字线WL和REFWL中的每条施加预定电位(字线电位)。与此同时，位线驱动/感测放大器部分32对多条字线BL和/BL中的每条施加预定电位(设置电压或者复位电压，将在后面讨论)。这些操作从存储器阵列2的多个存储单元20当中选择作为驱动目标的存储单元20，从而选择性地执行数据写操作、擦除操作、读操作或者确认操作。以互补方式执行利用字线WL的作为驱动目标的存储元件21的选择和利用字线REFWL的作为驱动目标的基准元件23的选择。
具体地说，在每个存储单元20内的存储元件21中，存储层212的阻抗状态根据在下部电极211和上部电极213之间施加的电压的极性而相反地改变(在高阻状态与低阻状态之间)。利用阻抗状态的改变，在写操作或者擦除操作中将信息写入存储元件21或者从其擦除信息。
另一方面，利用多条位线BL和/BL，位线驱动/感测放大器部分32从作为驱动目标的存储单元20内的存储元件21中读取信息，并且同时使多个内部感测放大器320执行预定信号放大处理。这样，同时执行从存储元件212读信息的操作和确认操作(直接确认操作，将在后面讨论)。
当选择了作为驱动目标的存储元件21时，对连接到相关存储元件21所属的存储单元20的字线WL施加预定电位(字线电位)，并且同时对连接到存储单元20的位线BL施加预定电位(设置电压或者复位电压，将在后面讨论)。另一方面，在不作为驱动目标的存储元件21所属的存储单元20内，对连接到相关存储单元20的字线WL施加地电位(例如，0V)，并且与此同时，连接到存储单元20的位线BL被设置为浮置状态，或者地电位(0V)。同样，当选择了作为驱动目标(即，作为操作目标)的基准元件23时，施加预定电位(字线电位)到连接到相关基准元件23所属的存储单元20的字线REFWL，并且与此同时，施加预定电位(设置电压或者复位电压，将在后面讨论)到连接到存储单元20的位线/BL。同时，在不作为驱动目标的基准元件23所属的存储单元20内，施加地电位(例如，0V)到连接到相关存储单元20的字线REFWL，而与此同时，连接到存储单元20的位线/BL被设置为浮置状态或者地电位(0V)。
下面将参考图5A至图6B详细描述对应于写信息的操作或者擦除信息的操作的设置操作和复位操作。设置操作指的是存储元件21(确切地说是存储层212)的阻抗状态从高阻抗状态(初始状态)变更到低阻抗状态的操作(阻抗降低)。相反，复位操作指的是存储元件21(存储层212)的阻抗状态从低阻抗状态变更到高阻抗状态的操作(阻抗升高)。下面将详细描述这些阻抗变更操作(即，设置操作和复位操作)。
具体地说，当如图5A所示，当执行设置操作时，对连接到作为驱动目标的存储单元20的字线WL(选择晶体管221的栅极)施加预定字线电位，并且与此同时，对连接到存储单元20的位线BL施加预定设置电压。然后，如图5A所示，分别对下部电极211和上部电极213施加负电位和正电位(即，对存储元件21施加正电压)。在存储层212中，施加该电位导致诸如Cu和/或者Zr或者Al的阳离子从离子源层212B迁移并与电子复合，然后沉积在下部电极211一侧(图5A中的附图标记P11所示)。因此，在下部电极211与阻抗变化层212A之间的界面，利用已经还原为金属状态的低阻抗的Zr和/或者Cu或者Al的形成导电路径(丝线)。此外，在阻抗变化层212A内形成导电路径。这降低阻抗变化层212A的阻抗值，并且触发从高阻抗状态(初始状态)变更到低阻抗状态。这样，对作为驱动目标的存储元件21执行设置操作。此后，即使当在没有对存储元件21施加电压的情况下移除正电压时，仍保持低阻抗状态。这样，信息写入存储元件21。
另一方面，当如图5B所示，执行复位操作时，预定字线电位施加到连接到作为驱动目标的存储单元20的字线WL(选择晶体管221的栅极)，并且与此同时，预定复位电压施加到连接到存储单元20的位线BL。然后，如图5B所示，在作为驱动目标的存储元件21中，正电位和负电位分别施加到下部电极211和上部电极213(即，负电压施加到存储元件21)。通过执行上述复位操作，施加该电位使在阻抗变化层212上形成导电路径的Zr和/或者Cu或者Al氧化和离子化。在离子源层212B中产生的离子消失或者与Te等复合，因此形成诸如Cu2Te或者CuTe的合成物(图5B中的附图标记P112所示)。因此，Zr和/或者Cu形成的导电路径消失或者减小，以使阻抗值升高。另外，离子源层212B中的诸如Al和Ge的附加元素在阳极之上形成氧化膜，触发变更为高阻抗状态。这样，当对作为驱动目标的存储元件21执行复位操作时，从低阻抗状态有效地变更为高阻抗状态(初始状态)。此后，即使当在不对存储元件21施加电压的情况下负电压移除时，仍保持高阻抗状态。这样，可以从存储元件21擦除信息。
当重复上述处理(设置操作和复位操作)时，可以重复地将信息写入存储元件21和从存储元件21擦除信息。即，如果存储元件21初始处于高阻抗状态(初始状态)，则即使电压施加到存储元件21，仍有小电流流过。然后，当超过预定阈值Vth+的正电压施加到存储元件21时，存储元件21跃迁到电流急剧流过的状态(低阻抗状态)。当施加的电压V之后返回0V时，该低阻抗状态保持。此后，当超过预定阈值Vth-的负电位施加到存储元件21时，存储元件21跃迁到电流不急剧流过的状态(高阻抗状态)。当施加的电压V之后返回0V时，保持高阻抗状态。这样，当不同极性的电压施加到存储元件21时，其阻抗值(阻抗状态)相应地相反地改变。
在执行上述设置操作和复位操作时，存储元件21呈现非线性阻抗特性，如图6A和图6B所示。即，存在一方面在存储元件21的上部电极213与下部电极211之间施加的电压(偏置)与另一方面流过存储元件21的电流Icell与存储元件21的阻抗值Rcell之间的非线性对应关系。具体地说，随着施加的电压升高，电流Icell相应地升高，如图6A所示；随着施加的电压升高，阻抗值Rcell相应地降低，如图6B所示。
此外，如果假定高阻抗状态对应于“0”信息，而低阻抗状态对应于“1”信息，则可以认为如下：通过施加正电压的记录信息的处理可以将“0”信息变更为“1”信息，而通过施加负电压的擦除信息的处理可以将“1”信息变更为“0”信息。
问题在于对存储元件21执行的写操作或者擦除操作是否对应于阻抗的降低(即，从高阻抗状态变更到阻抗抗状态)或者对应于阻抗的升高(从低阻抗状态变更为高阻抗状态)的定义。在该说明书中，低阻抗状态定义为写状态，而高阻抗状态定义为擦除状态。
(2.复位与直接确认操作)
下面将参考图2至图7并且与比较示例进行比较来详细解释存储设备1的复位与直接确认操作。该操作是本公开的主要特征之一。
(2-1.比较示例)
通常，为了改善阻抗变化存储元件的长期可靠性(即，为了获得每个存储元件较窄的阻抗分布)，重要的是增强它们的数据保持特性和提高可以对存储元件重复上述设置操作和复位操作的最大次数。数据保持特性通常表示每个存储元件通过设置操作和复位操作保持数据的能力。因此，在使其阻抗状态发生变化的操作(阻抗变化操作)之后，阻抗变化存储元件通常经历确认操作。
例如，通常的做法是，在考虑到数据保持裕度和电路差别裕度的情况下，在执行了复位操作之后，将用于确认操作的基准阻抗设置为比用于常规读操作的基准阻抗更高。具体地说，如果常规读操作的基准阻抗设置为100kΩ，则确认操作的基准阻抗可以设置为1MΩ或者更高。此外，考虑到所谓的读干扰，常规读操作和确认操作的位线电压通常可以设置得很低(例如，0.1V)。
然而，过去，不连续地执行阻抗变化操作和确认操作(例如，在两个操作之间建立预定预充电时段)。间隔时段延长了确认操作所需的处理时间。即，确认操作难以加速。
最近，已经提出了一种依次(连续)执行阻抗变化操作和确认操作的技术，被称为直接确认操作。执行直接确认操作涉及连续执行两个操作(阻抗变化操作和直接确认操作)。这消除了建立上述预充电时段的需要，从而使确认操作加速。
因为上面引述的技术涉及在执行阻抗变化操作时，通过感测IR乘积(电流I与负载阻抗R的乘积)来执行确认操作，因此产生下面的问题：感测IR乘积的动作使读信号的幅度变窄，这反过来使确认操作的精度(即，确认精度)降低。关于上面描述的复位操作之后执行的确认操作的示例，如果位线电压是0.1V而基准阻抗为1MΩ，则只能读出约100nA的电流非常小的信号。因为这种读信号的幅度窄，所以必须以低速度执行确认操作。
(2-2.工作示例1-1)
相反，本公开的存储设备1以下面结合图7所示的工作示例(工作示例1-1)讨论的方式解决了上述比较例的问题特性(特别是降低确认精度的问题)。
图7是举例说明作为工作示例1-1的复位与直接确认操作的时序波形图。在图7中，附图标记(A)代表字线WL的电位，(B)代表信号线REFWL的电位，(C)代表信号线READEN的电位，(D)代表/DVRFEN的电位，(E)代表信号线BLEQ的电位，(F)代表信号线WRTEN的电位，(G)代表VCOMMON的电位，(H)代表信号线Vo和/Vo的电位，(I)代表信号线VGRST的电位，(J)代表位线BL和/BL的电位。
(时段T11：在定时t11之前)
在作为工作示例1-1的复位与直接确认操作中，在定时t11之前的时段T11执行初始化。即，因为字线WL的电位和字线REFWL的电位都为低，所以作为驱动目标的存储单元20内的存储元件21和基准元件23都处于去选择状态(图7中的(A)和(B))。此外，因为信号线BLEQ的电位高(信号线/BLEQ的电位低)，所以信号线Vod和/Vod的电位和位线BL和/BL的电位都初始化为电源Vss，并且与此同时，信号线Vod和/Vod的电位初始化为电源Vdd(图7中的(E)、(H)和(J))。另外，因为信号线READEN的电位低，而信号线/DVRFEN的电位高，所以晶体管Tr31、Tr32、Tr51和Tr52均断开(图7中的(C)和(D))。这导致上述恒流负载(电流镜电路)和信号线Vo和/Vo互相断开。在从当前时段T11到下一时段T12的时段内，信号线WRTEN的电位低。因为该原因，写驱动器WRTDr1和WRTDr2处于高阻抗状态(HiZ)(图7中的(F))。
(时段T12：从定时t11到定时t12)
在从定时t11到定时t12的下一时段T12中，开始要驱动的存储单元20的选择。即，因为字线WL的电位和字线REFWL的电位都为高，所以作为驱动目标的存储单元20的存储元件21和基准元件23均处于被选择状态(图7中的(A)和(B))。应当注意，此时，位线BL的电位和位线/BL的电位仍初始化为电源Vss。因为该原因，对存储元件21施加的电压和对基准元件23施加的电压都是0V。
(时段T13：从定时t12到定时t13)
在从定时t12到定时t13的下一时段T13内，执行复位操作。具体地说，时段T13是作为由时段T13和后续时段T14构成的复位与直接确认操作时段的一部分的复位操作时段。在时段T13内，信号线BLEQ的电位首先变为低(信号线/BLEQ的电位高)。这复位信号线Vod和/Vod的电位和位线BL和/BL的电位以及信号线Vo和/Vo的初始化(图7中的(E)、(H)和(J))。
此外，如果信号线WRTEN的电位变为高，则写驱动器WRTDr1和WRTDr2开始它们的驱动操作(图7中的(F))。具体地说，因为在此执行复位操作，所以写驱动器WRTDr1和WRTDr2将信号线Vod和/Vod的电位驱动到电源Vdd。这使得位线BL和/BL获得从信号线VGRST的电位减去晶体管Tr11和Tr12的栅极-源极电压Vgs给出的电位(VGRST-Vgs)(图7中的(J))。这样，信号线Vod和/Vod的电位和位线BL和/BL的电位由处于低阻抗状态的写驱动器WRTDr1和WRTDr2高速驱动(即，迅速升高)。在时段T13中，信号线/DVRFEN的电位变为低。这使晶体管Tr31和Tr32导通，并且将恒流负载(电流镜电路)连接到信号线Vod和/Vod(图7中的(D))。换句话说，在时段T3(并且在后面讨论的时段T14)中，恒流负载和写驱动器WRTDr1和WRTDr2电连接到位线BL和/BL。然而，因为在复位操作时段(即，时段T13)中，写驱动器WRTDr1和WRTDr2的阻抗低于恒流负载的阻抗，所以恒流负载实际上不工作(即，也必须开始确认操作)。换句话说，在时段T13中，不是恒流负载，而是写驱动器WRTDr1和WRTDr2驱动信号线Vod和/Vod以及位线BL和/BL。即，控制部分30利用恒流负载与写驱动器WRTDr1和WRTDr2之间的阻抗差来执行阻抗变化操作(在这种情况下是复位操作)和确认操作。
由于如上所述位线BL和/BL的电位设置为(VGRST-Vgs)，所以复位操作时对存储元件21施加的电压由对晶体管Tr11和Tr12的栅极施加的电压(即，信号线VGRST的电位)控制。
(时段T14：从定时t13到定时t14)
在从定时t13到定时t14的下一时段T14中，执行确认操作(直接确认操作)。具体地说，时段T14是作为上述复位与直接确认操作时段的一部分的直接确认操作时段。在时段T14，信号线WRTEN的电位再次变为低。这导致写驱动器WRTDr1和WRTDr2再次停止它们的操作，并且进入高阻抗状态(HiZ)(图7中的(F))。这反过来实际上将恒流负载单独(电)连接到信号线Vod和/Vod并且连接到信号线Vo和/Vo。
然后，信号线Vo和/Vo设置为由恒流负载的电流和流过作为驱动目标的存储元件21或者基准元件23的电流预定的电位(图7中的(H))。在图7所示的时序波形(H)中，附图标记HRS代表“高阻抗状态”，而LRS代表“低阻抗状态”；这也适用于后面的图。具体地说，信号线Vo设置为由恒流负载的电流和流过作为驱动目标的存储元件21的电流确定的电位。另一方面，信号线/Vo设置为由恒流负载的电流和流过作为驱动目标的基准元件23的电流确定的电位。
差分放大器Amp根据流过存储元件21的电流和流过基准元件23的电流执行差分放大，从而输出读电流SO(互补读出方案)。具体地说，差分放大器Amp通过对流过存储元件21的电流和流过基准元件23的电流之差(电流差)，即，上述信号线Vo和/Vo之间的电位差执行差分放大来输出读信号SO。在时段T14(即，执行直接确认操作的时段)中，如上所述，仅恒流负载连接到信号线Vo和/Vo。因为该原因，恒流负载用作差分放大器Amp上的负载(有源负载)。在这种情况下，恒流负载的高输出阻抗(输出阻抗)使差分放大器Amp升高其放大率，这加宽了来自直接确认操作的读信号SO的幅度。即，流过存储元件21的电流与流过基准元件23的电流之间非常小的差(即，信号线Vo与/Vo之间的微小电位差)由差分放大器Amp显著放大，然后作为读信号SO输出。
(时段T15：从定时t14到定时t15)
从定时t14到定时t15的下一时段T15是在上述直接确认操作结尾的时段。即，在时段T15中，信号线/DVRFEN的电位再次变为高，这使晶体管Tr51和Tr52断开(图7中的(D))。这导致恒流负载与信号线Vo和/Vo再次互相断开。此外，信号线BLEQ的电位再次变为高(信号线/BLEQ的电位再次变为低)。因此，信号线Vod和/Vod的电位以及位线BL和/BL的电位再次初始化为电源Vss，并且与此同时，信号线Vo和/Vo的电位再次初始化为电源Vdd(图7中的(E)、(H)和(J))。
(时段T16：定时t15之后)
在后续时段T16(定时t15之后)中，字线WL和REFWL的电位再次变为低。这使作为驱动目标的存储单元20的存储元件21和基准元件23再次进入去选择状态(图7中的(A)和(B))。这样达到的状态与上述时段T11的状态等同。
如上所述，正如其名称所暗示的，工作示例1-1的复位与直接确认操作涉及依次(连续)执行复位操作和确认操作(直接确认操作)。与不连续地(例如，具有在两个操作之间建立的预定预充电时段)执行复位操作和确认操作的上述常规技术相比，该示例的复位与直接确认操作必然导致确认操作所需的处理时间显著缩短。
此外，工作示例1-1的技术可以在利用例如图6A和6B所示的存储元件21的非线性阻抗特性的优点的同时对存储元件21施加高复位电压(VGRST-Vgs)。因此，在执行感测操作时，读电流越大，成对信号线Vo和/Vo的幅度速度越高。这有助于实现高速感测操作，因为可以迅速产生比其输入端与信号线Voo和/Vo相连的差分放大器Amp的确定所需的ΔVo宽的Vo电压幅度。此外，这样，确认操作进一步加速。
此外，在执行工作示例1-1的直接确认操作的时段(即，时段T14)中，恒流负载用作差分放大器Amp上的负载。与此同时，差分放大器Amp根据流过作为驱动目标的存储元件21的电流和恒流负载的电流来输出读信号SO。在这种情况下，恒流负载的高输出阻抗使差分放大器Amp升高其放大率，从而加宽了读信号SO的幅度。
(2-3.工作示例1-2)
例如，可以以构成图8所示的工作示例1-2的方式执行第一实施例的读操作。图8是举例说明作为工作示例1-2的读操作的时序波形图。在图8中，附图标记(A)至(H)和(J)所示的信号线的类型与图7中的附图标记(A)至(H)和(J)表示的信号线的类型相同。图8中的附图标记(I)代表信号线VBIAS的电位。
工作示例1-2的读操作(从定时t21到定时t25)基本上与工作示例1-1的复位与直接确认操作相同。这两个操作之间的主要差别如下：因为信号线WRTEN的电位固定为低(FixL)，所以写驱动器WRTDr1和WRTDr2均是不活动的(图8中的(D))。此外，因为位线BL和/BL需要被箝位到VBIAS-Vgs(约0.1V的低电位)以避免产生所谓读干扰，信号线/DVRFEN的电位固定为高(FixH)。因此，成对信号线Vo和/Vo以及成对信号线Vod和/Vod仅通过晶体管Tr61、Tr62、Tr51和Tr52连接。此外，在进行控制以使得VBIAS-Vgs＝0.1V的情况下，将信号线VBIAS的电位施加到晶体管Tr61和Tr62的栅极。成对信号线Vod和/Vod被箝位到0.1V。
当以上面描述的方式以第一实施例执行直接确认操作时，可以缩短确认操作所需的处理时间。在执行直接确认操作的时段(即，时段T14)中，恒流负载用作差分放大器Amp上的负载。与此同时，差分放大器Amp根据流过作为驱动目标的存储元件21的电流和恒流负载的电流来输出读信号SO。这提高了差分放大器Amp的放大率，从而加宽读信号SO的幅度。因此，确认操作加速，并且与此同时改善了确认精度。
差分放大器Amp通过根据流过作为驱动目标的存储元件21的电流和流过作为驱动目标的基准元件23的电流执行差分放大，来输出读信号SO(互补读出方案)。这样还具有下面的好处：所使用的互补读出方案即使在位线BL和信号线Vo跃迁时仍可以读数据，以使得这样也可以改善确认精度。
此外，因为基准元件23与存储元件21基本上呈现相同的阻抗特性(即，非线性阻抗特性)，所以可以精确地跟踪复位电压(VGRST-Vgs)的变化。这样，也可以改善确认精度。
此外，因为复位电压由对晶体管Tr11和Tr12(压控晶体管)的栅极施加的电压控制，所以从信号线Vo的观点出发，可以使位线BL的负载小得可以忽略。由于读侧上的负载这样减小，所以可以进一步加速确认操作。
因为结合复位操作来执行直接确认操作，所以可以获得下面的好处：由于设置阻抗通常构成几十kΩ的确认阻抗，所以在确认操作时，即使利用存储元件21的阻抗值的非线性，存储元件21之外的电路元件中存在几kΩ的寄生阻抗仍限制读电流升高。相反，因为在复位确认操作时，存储元件21的阻抗通常从1MΩ降低到约100kΩ，所以在电路元件的上述寄生阻抗保持可以忽略的范围内，可以使读电流升高。因此，可以认为，与结合设置操作执行直接确认操作相比，在复位操作时执行直接确认操作可以更有效地增大确认操作的电流。
<第一实施例的变型>
下面将解释上述第一实施例的一些变型(第一至第三变型)。在随后的解释中，利用同样的附图标记表示上面已经结合第一实施例讨论的相同部件，并且适当省略它们的描述。
[第一变型]
图9示出构成第一变型的感测放大器(感测放大器320A1)的典型电路结构、VREF生成部分(VREF生成部分320A2)的典型电路结构和存储单元(存储单元20A)的典型电路结构。第一变型采用下面将详细讨论的单端读出方案代替上面结合第一实施例解释的感测放大器320采用的互补读出方案。
(存储单元20A的结构)
每个存储单元20A仅具有由一个存储元件21和一个选择晶体管221组成的“1T1R”电路结构。即，存储单元20A被构造为去除基准用途的元件(即，基准元件23和选择晶体管222)的第一实施例的存储单元20。因此，与存储单元20不同，存储单元20A不连接到字线REFWL和位线/BL。
(感测放大器320A1的结构)
感测放大器320A1基本上构造为去除对应于位线/BL的元件(即，去除晶体管Tr12、Tr22、Tr32、Tr42、Tr52、Tr62、Tr72和Tr82以及写驱动器WRTEr2)的第一实施例的感测放大器320。即，感测放大器320A1具有基于上述单端读出方案的电路结构。然而，与感测放大器320不同，感测放大器320A1具有其中晶体管Tr81的栅极和差分放大器Amp的正输入端连接到来自VREF生成部分320A2的信号线VREF的结构(将在下面讨论)。
(VREF生成部分320A2的电路结构)
VREF生成部分320A2利用恒流负载(电流镜电路，将在后面讨论)产生预定固定电压VREF。VREF生成部分320A2与感测放大器320A1一起设置在位线驱动/感测放大器部分32内。具体地说，在位线驱动/感测放大器部分32内，对应于多个感测放大器320A1提供一个VREF生成部分320A2。换句话说，一个VREF生成部分320A2公共地连接到多个感测放大器320A1。
VREF生成部分320A2具有两个基准元件23、两个选择晶体管222、7个晶体管Tr13、Tr14、Tr34、Tr53、Tr63、Tr83和Tr84以及两个开关SW1和SW2。该结构中的两个选择晶体管是N型MOS晶体管。在上述7个晶体管中，晶体管Tr13、Tr14、TTr53和Tr63是N型MOS晶体管，晶体管Tr34、Tr83和Tr84是P型MOS晶体管。作为选择地，可以利用其他适当结构的晶体管代替。
开关SW1在执行确认操作时导通，而在其他操作状态下断开。另一方面，开关SW2在执行常规读操作时导通，而在其他操作状态下断开。开关SW1和SW2的导通/断开状态由从控制部分30供给的未示出的控制信号控制。
在VREF生成部分320A2中，两个基准元件23中每个的一端都连接到预定电压VCOMMON，而其另一端连接到选择晶体管222的源极或者漏极。两个选择晶体管222之一的源极或者漏极连接到晶体管Tr13的源极。另一选择晶体管222的余下的源极或者漏极连接到晶体管Tr14的源极。两个选择晶体管222的栅极连接到电源Vdd。因此，这两个选择晶体管222设置为始终导通。换句话说，这两个基准元件23选择性地作为读操作的目标。
信号线VGRST连接到晶体管Tr13和Tr14的栅极。晶体管Tr53的源极连接到晶体管Tr13的漏极。晶体管Tr34的漏极连接到晶体管Tr14的漏极。晶体管Tr34的栅极接地，且晶体管Tr53的栅极连接到电源Vdd。因此，这些晶体管Tr34和Tr53设置为始终导通。
信号线VBIAS连接到晶体管Tr63的栅极。晶体管Tr53的漏极连接到晶体管Tr63的源极。
电源Vdd连接到晶体管Tr83的源极。晶体管Tr83的栅极和漏极连接到晶体管Tr63的漏极，并且还通过开关SW2连接到信号线VREF。在该结构中，当开关SW2导通(在常规读操作)时，晶体管Tr81和Tr83形成恒流负载(电流镜电路)。
电源Vdd连接到晶体管Tr84的源极。晶体管Tr84的栅极和漏极连接到晶体管Tr34的源极，并且还通过开关SW1连接到信号线VREF。在该结构中，当开关SW1导通时(在确认操作时)，晶体管Tr34和Tr84形成恒流负载(电流镜电路)。
(复位与直接确认操作：工作示例2-1)
对于第一变型，例如，如示出工作示例2-1的图10所示，执行复位与直接确认操作。图10是举例说明作为第一变型的工作示例2-1的复位与直接确认操作的时序波形图。在图10中，附图标记(A)代表字线WL的电位，(B)代表信号线READEN的电位，(C)代表/DVRFEN的电位，(D)代表信号线BLEQ的电位，(E)代表信号线WRTEN的电位，(F)代表VCOMMON的电位，(G)代表信号线Vo的电位，(H)代表信号线VREF的电位，(I)代表位线BL的电位。
工作示例2-1的复位与直接确认操作(从定时t31到定时t35)与上面描述的工作示例1-1的复位与直接确认操作基本相同。这两个工作示例之间的主要不同如下：差分放大器Amp通过根据对应于流过作为驱动目标的存储元件21的电流的电压(即，信号线Vo的电位)和由VREF生成部分320A2产生的固定电压VREF执行差分放大，来输出输出信号SO(采用单端读出方案)。
(读操作：工作示例2-2)
例如，如示出工作示例2-2的图11所示，执行第一变型的读操作。图11是举例说明作为工作示例2-2的读操作的时序波形图。在图11中，附图标记(A)至(H)和(J)表示的信号线的类型与图10中的附图标记(A)至(H)和(J)表示的信号线的类型相同。图11中的附图标记(I)代表信号线VBIAS的电位。
除了采用单端读出方案之外，工作示例2-2的读操作(从定时t41到定时t45)与上述工作示例1-2的读操作基本相同。
如上所述，对于第一变型，利用单端读出方案代替互补读出方案执行确认操作(直接确认操作)和读操作。这使第一实施例的效果增加了下面的附加优点：感测放大器的结构被简化，以使得与之前相比，可以使存储设备的结构更紧密。此外，因为一个VREF生成部分320A2公共地连接到多个感测放大器320A1，所以感测放大器的结构进一步简化，同时存储设备的结构更加紧密。
[第二变型]
图12是示出构成第二变型的感测放大器(感测放大器320B)的典型结构和存储单元20的典型电路结构的电路图。
(感测放大器320B的结构)
第二变型的感测放大器320B构造为其中晶体管Tr11和Tr12不由N型MOS晶体管构成而是由P型MOS晶体管构成的第一实施例的感测放大器320。与此同时，晶体管Tr21、Tr22、Tr51、Tr52、Tr61和Tr62不由N型MOS晶体管构成，而是由P型MOS晶体管构成，而相反，晶体管Tr31、Tr32、Tr41、Tr42、Tr71、Tr72、Tr81和Tr82不由P型MOS晶体管构成，而由N型MOS晶体管构成。在感测放大器320B中，电源Vdd与VCOMMON之间的位置关系与它们在感测放大器320中的位置关系相反。感测放大器320B的其他结构与感测放大器320的相同。
(复位与直接确认操作：工作示例3-1)
对于第二变型，例如，如示出工作示例3-1的图13所示，执行复位与直接确认操作。图13是举例说明作为工作示例3-1的复位与直接确认操作的时序波形图。在图13中，附图标记(A)代表字线WL的电位，(B)代表字线REFWL的电位，(C)代表信号线READEN的电位，(D)代表/DVRFEN的电位，(E)代表信号线BLEQ的电位，(F)代表信号线WRTEN的电位，(G)代表VCOMMON的电位，(H)代表位线BL和/BL的电位，(I)代表信号线VGRST的电位，(J)代表信号线Vo和/Vo的电位。
工作示例3-1的复位与直接确认操作(从定时t51到定时t55)与工作示例1-1的复位与直接确认操作基本相同。这两个操作之间的主要不同在于全部电压极性相反，因为晶体管Tr11和Tr12是P型MOS晶体管。
(读操作：工作示例3-2)
例如，如示出工作示例3-2的图14所示，执行第二变型的读操作。图14是举例说明作为工作示例3-2的读操作的时序波形图。在图14中，附图标记(A)至(H)和(J)表示的信号线的类型与图13中的附图标记(A)至(H)和(J)表示的信号线的类型相同。图14中的附图标记(I)代表信号线VBIAS的电位。
除了如上所述所有电压极性相反之外，工作示例3-2的读操作(从定时t61到定时t65)与工作示例1-2的读操作基本相同。
如上所述，上面解释的第二变型的工作效果提供与第一实施例的相同的效果。
[第三变型]
图15示出构成第三变型的存储单元(存储单元20C)的典型电路结构和感测放大器320的典型电路结构。
(存储单元20C的结构)
第三变型的存储单元20C构造为其中选择晶体管221和222不由N型MOS晶体管构成而是由P型MOS晶体管构成的第一实施例的存储单元20。存储单元20C的其他结构与存储单元20的相同。
(复位与直接确认操作：工作示例4-1)
对于第三变型，例如，如示出工作示例4-1的图16所示，执行复位与直接确认操作。图16是举例说明作为工作示例4-1的复位与直接确认操作的时序波形图。在图16中，附图标记(A)代表字线WL的电位，(B)代表字线REFWL的电位，(C)代表信号线READEN的电位，(D)代表/DVRFEN的电位，(E)代表信号线BLEQ的电位，(F)代表信号线WRTEN的电位，(G)代表VCOMMON的电位，(H)代表信号线Vo和/Vo的电位，(I)代表信号线VGRST的电位，且(J)代表位线BL和/BL的电位。
工作示例4-1的复位与直接确认操作(从定时t71到定时t75)与工作示例1-1的复位与直接确认操作也基本相同。这两个操作之间的主要不同在于选择晶体管221和222的逻辑电平反相，因为它们由P型MOS晶体管构成。
(读操作：工作示例4-2)
例如，如示出工作示例4-2的图17所示，执行第三变型的读操作。图17是举例说明作为工作示例4-2的读操作的时序波形图。在图17中，附图标记(A)至(H)和(J)表示的信号线的类型与图16中的附图标记(A)至(H)和(J)表示的信号线的类型相同。图17中的附图标记(I)代表信号线VBIAS的电位。
除了如上所述选择晶体管221和222的逻辑电平反相之外，工作示例4-2的读操作(从定时t81到定时t85)与工作示例1-2的读操作也基本相同。
因此，以上面解释工作的第三变型也具有与第一实施例的效果相同的效果。
<第二实施例>
现在描述本公开的第二实施例。在随后的描述中，利用相同的附图标记表示上面已经结合第一实施例(和第一至第三变型)讨论的部件，并且可以适当省略它们的解释。对于第二实施例，执行设置与直接确认操作(将在后面讨论)，代替上述复位与直接确认操作。即，对于第二实施例，在控制部分30的控制下，以与设置操作连续的方式执行直接确认操作(因此，称为设置与直接确认操作)。
图18示出构成第二实施例的存储单元(存储单元20D)的典型电路结构和感测放大器320的典型电路结构。
(存储单元20D的结构)
第二实施例的存储单元20D被构造为其中选择晶体管221与存储元件21之间的位置关系以及选择晶体管222与基准元件23之间的位置关系相反，这两个存储单元之间的其他结构相同的第一实施例的存储单元20。即，对于第二实施例，位线BL和/BL直接连接到存储元件21或者基准元件23。应当注意，第二实施例利用信号线VGSET代替上面结合第一实施例讨论的信号线VGRST。信号线VGSET是在直接确认操作时通过成对晶体管Tr11和Tr12(压控晶体管)向位线BL和/BL提供设置电压的信号线。即，信号线VGSET的作用与上面解释的信号线VGRST的作用基本相同。
具体地说，在存储单元20D内，字线WL连接到选择晶体管221的栅极，而位线BL通过存储元件21连接到选择晶体管221的源极或者漏极。选择晶体管221的余下的源极或者漏极连接到预定电位VCOMMON。此外，字线REFWL连接到选择晶体管222的栅极，而字线/BL通过基准元件23连接到选择晶体管222的源极或者漏极。选择晶体管222的余下的源极或者漏极连接到预定电位VCOMMON。
(设置与直接确认操作：工作示例5)
对于第二实施例，例如，如示出工作示例5的图19所示，执行设置与直接确认操作。图19是举例说明作为工作示例5的设置与直接确认操作的时序波形图。在图19中，附图标记(A)代表字线WL的电位，(B)代表字线REFWL的电位，(C)代表信号线READEN的电位，(D)代表信号线/DVRFEN的电位，(E)代表信号线BLEQ的电位，(F)代表信号线WRTEN的电位，(G)代表VCOMMON的电位，(H)代表信号线Vo和/Vo的电位，(I)代表信号线VGSET的电位，(J)代表位线BL和/BL的电位。
工作示例5的设置与直接确认操作(从定时t91到定时t95)也与工作示例1-1的复位与直接确认操作基本相同。这两个操作之间的主要不同在于利用信号线VGSET代替信号线VGRST。
因此，以上述解释工作的第二实施例也具有与第一实施例的效果相同的效果。
<第一和第二实施例公共的变型>
下面将描述第一和第二实施例(以及第一至第三变型)公共的变型(第四和第五变型)。在随后的描述中，利用相同的附图标记表示已经结合上面的实施例及其变型描述的部件，并且适当省略它们的解释。
[第四变型]
图20是示出作为第四变型的存储元件(存储元件21A)的典型结构的截面图。第四变型的存储元件由PCM(相变存储器)构成。
存储元件21A具有由插在下部电极211和上部电极213之间的诸如Ge2Sb2Te5之类的GeSbTe构成的存储层214。当对它施加电流时，存储层214发生(develop)晶体状态与非晶体状态(非晶态)之间的相变。该相变导致存储层214的阻抗值(阻抗状态)的相反变化。
当在第四变型的存储元件21A内的下部电极211与上部电极213之间施加正电压或者负电压时，存储层214从高阻抗非晶态变更为低阻抗晶体状态(或者从低阻抗晶体状态变更为高阻抗非晶态)。重复该处理可以重复地将信息写入存储元件21A或者从存储元件21A擦除信息。
[第五变型]
图21是示出作为第五变型的存储元件(存储元件21B)的典型结构的截面图。第五变型的存储元件21B由ReRAM(阻抗式随机存取存储器)构成。
存储元件21B具有由插在下部电极211和上部电极213之间的诸如NiO、TiO2或者PrCaMnO3之类的氧化物构成的存储层215。对该氧化物施加电压导致存储层215的阻抗值(阻抗状态)的相反变化。
当在第五变型的存储元件21B内的下部电极211与上部电极213之间施加正电压或者负电压时，存储层215从高阻抗状态变更为低阻抗状态(或者从低阻抗状态变更为高阻抗状态)。重复该处理可以重复地将信息写入存储元件21B或者从存储元件21B擦除信息。
<其他变型>
尽管上面的描述含有包括优选实施例及其变型的许多说明，但是不应当认为它们限制本公开的范围，而应当认为它们仅提供对本公开的一些当前优选实施例的说明。应当明白，在不脱离所附权利要求书的实质范围的情况下，可以进行变更和其他修改。
例如，结合上述优选实施例及其变型解释的构成层的材料并不限制本公开。可以利用其他适当材料代替。此外，尽管上面利用特定示例讨论了存储元件21、21A和21B的结构以及存储设备1的结构，但是不需要设置所有这些层。作为选择地，可以对上面解释的层附加其他层。
上面结合优选实施例的描述主要是一个存储元件21和一个基准元件23设置在一个存储单元20中的示例。然而，这并不对本公开构成限制。作为选择地，可以关于多个存储单元(即，多个存储元件21)提供一个基准元件23。
此外，组成电流镜电路(恒流负载)的晶体管可以是N型晶体管(例如，MOS晶体管)，代替上面结合优选实施例讨论的P型晶体管(例如，MOS晶体管)。
另外，本公开中采用的存储元件并不局限于上面结合优选实施例讨论的存储元件21、21A和21B。可以采用其他结构的存储元件代替。具体地说，作为其阻抗状态根据施加电压的极性相反地改变的存储元件(即，双极存储元件)可以采用阻抗变化存储元件，诸如基于MTJ(磁隧道结)的阻抗变化存储元件或者由通常用于MRAM(磁阻随机存取存储器)的过渡金属氧化物组成的阻抗变化存储元件。此外，存储元件并不局限于双极存储元件。作为选择地，只要它们是其阻抗状态根据施加电压的极性变化的阻抗变化存储元件，可以采用单极存储元件。
因此，本公开的范围应当由所附权利要求书及其法定等同物确定，而非由所提供的示例确定。
本公开含有与于2011年2月15日向日本专利局提交的JP 2011-0292584号日本优先权专利申请披露的主题有关的主题，在此通过引用包括该专利申请的全部内容。

Claims (16)

1.一种存储设备，包括：
多个存储元件，被配置为其阻抗状态根据施加的电压变化；以及
驱动部分，被配置为执行阻抗变化操作和读操作，所述阻抗变化操作涉及通过改变其阻抗状态来将信息写到所述存储元件或者从所述存储元件擦除信息，所述读操作涉及从所述存储元件读信息；
其中，所述驱动部分包括：
放大器，被配置为输出在执行所述读操作时的读信号，
恒流负载，以及
控制部分，被配置为关于所述存储元件执行所述阻抗变化操作和直接确认操作，所述直接确认操作涉及在所述阻抗变化操作之后执行所述读操作，以确认将信息写入所述存储元件或者从所述存储元件擦除信息是否正常完成，以及
所述控制部分在执行所述直接确认操作的时段期间，以所述恒流负载用作所述放大器上的负载并且根据流过所述存储元件的电流和所述恒流负载的电流输出所述读信号的方式，来进行控制。
2.根据权利要求1所述的存储设备，进一步包括连接到所述恒流负载的基准元件；
其中，所述放大器通过根据流过所述存储元件的电流和流过所述基准元件的电流执行差分放大来输出所述读信号。
3.根据权利要求2所述的存储设备，其中，所述基准元件与所述存储元件呈现基本上相同的阻抗特性。
4.根据权利要求3所述的存储设备，其中，所述基本上相同的阻抗特性是非线性阻抗特性。
5.根据权利要求2所述的存储设备，进一步包括多个存储单元；
其中一个存储元件和一个基准元件包含在每个所述存储单元内。
6.根据权利要求1所述的存储设备，其中，所述驱动部分包含配置为利用所述恒流负载产生预定恒压的恒压生成部分；以及
所述放大器通过根据与流过所述存储单元的电流对应的电压和所述恒压执行差分放大，来输出所述输出信号。
7.根据权利要求6所述的存储设备，其中，一个恒压生成部分公共地连接到多个放大器。
8.根据权利要求1所述的存储设备，进一步包括连接到每个所述存储单元的位线；
其中，所述驱动部分包含配置为驱动所述位线的写驱动器；以及
所述控制部分在执行所述阻抗变化操作的时段期间和在执行所述直接确认操作的时段期间，以所述恒流负载连接到所述位线的方式进行控制。
9.根据权利要求8所述的存储设备，其中，所述控制部分在执行所述阻抗变化操作的时段期间，以所述写驱动器的阻抗变得低于所述恒流负载的阻抗的方式进行控制。
10.根据权利要求1所述的存储设备，进一步包括连接到每个所述存储单元的位线；
其中，所述驱动部分包括其源极连接到所述位线的压控晶体管；以及
执行所述阻抗变化操作时对所述存储元件施加的电压由对所述压控晶体管的栅极施加的电压控制。
11.根据权利要求1所述的存储设备，其中，所述电流负载由电流镜电路构成。
12.根据权利要求1所述的存储设备，其中，每个所述存储元件依次包括第一电极、存储层和第二电极；以及
所述存储层具有根据在所述第一电极与所述第二电极之间施加的电压的极性而相反地变化的阻抗状态。
13.根据权利要求12所述的存储设备，其中，所述存储层包含：
阻抗变化层，设置在所述第一电极一侧；以及
离子源层，设置在所述第二电极一侧。
14.根据权利要求13所述的存储设备，其中，所述存储元件经历设置操作和复位操作；
执行所述设置操作作为涉及分别对所述第一电极和所述第二电极施加负电位和正电位的所述阻抗变化操作，使得所述离子源层内的离子移动到所述第一电极，从而相应地降低由高阻抗状态变更为低阻抗状态的所述阻抗变化层的阻抗；以及
执行所述复位操作作为涉及分别对所述第一电极和所述第二电极施加正电位和负电位的所述阻抗变化操作，使得所述离子源层内的离子移动到所述第二电极，从而相应地升高由所述高阻抗状态变更为所述低阻抗状态的所述阻抗变化层的阻抗。
15.根据权利要求1所述的存储设备，其中，所述控制部分在作为用于将所述存储元件的阻抗状态从低阻抗状态变更到高阻抗状态的所述阻抗变化操作执行的复位操作之后，执行所述直接确认操作。
16.一种用于操作存储设备的操作方法，所述存储设备包括：多个存储元件，配置为其阻抗状态根据施加的电压变化；放大器，配置为输出在执行用于从所述存储元件读信息的读操作时的读信号；以及恒流负载，所述操作方法包括：
执行阻抗变化操作，以通过改变其阻抗状态将信息写到所述存储元件或者从所述存储元件擦除信息；
执行直接确认操作，以在所述阻抗变化操作之后，确认将信息写到所述存储元件或者从所述存储元件擦除信息是否正常完成；以及
在执行所述直接确认操作的时段期间，以所述恒流负载用作所述放大器上的负载并且根据流过所述存储元件的电流和所述恒流负载的电流输出所述读信号的方式，来进行控制。
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