CN110827871B - 输入/输出电路、存储器装置及其操作方法 - Google Patents

输入/输出电路、存储器装置及其操作方法 Download PDF

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Abstract

输入/输出电路、存储器装置及其操作方法。一种在存储器中使用的输入/输出电路包括：数据图案检测器，其用于根据连续输入的数据的图案是连续变化的图案还是不连续变化的图案来输出上电阻控制码和下电阻控制码；以及输出电路，其用于响应于所述上电阻控制码和所述下电阻控制码而控制电阻，对所述数据进行放大，并且将经放大的数据输出到输入/输出焊盘。

Description

输入/输出电路、存储器装置及其操作方法
技术领域
本公开涉及输入/输出电路、具有该输入/输出电路的存储器装置及其操作方法。
背景技术
存储器装置可以存储数据并输出所存储的数据。例如，存储器装置可以被配置为在供电中断时所存储的数据丢失的易失性存储器装置，或者被配置为即使在供电中断时所存储的数据也被保留的非易失性存储器装置。存储器装置可以包括用于存储数据的存储器单元阵列、用于执行诸如编程操作、读取操作和擦除操作之类的各种操作的***电路以及用于控制***电路的控制逻辑。
存储器控制器可以控制主机和存储器装置之间的数据通信。
各自使用存储器装置的电子装置的尺寸已逐渐小型化，但是由存储器装置处理的数据的量持续增加。因此，需要一种用于减少存储器装置的电流消耗的技术。
发明内容
实施方式提供了一种输入/输出电路，该输入/输出电路能够通过根据数据的图案控制输入/输出电路的电阻来减少电流消耗并提高性能。
根据本公开的一方面，提供了一种输入/输出电路，该输入/输出电路包括：数据图案检测器，该数据图案检测器被配置为根据输入数据是具有连续变化的图案还是具有不连续变化的图案来输出上电阻控制码和下电阻控制码；以及输出电路，所述输出电路被配置为响应于所述上电阻控制码和所述下电阻控制码而对电阻进行控制，对所述输入数据进行放大，并且将经放大的数据输出到输入/输出焊盘。
根据本公开的另一方面，提供一种存储器装置，该存储器装置包括：存储器单元阵列，所述存储器单元阵列被配置为存储数据；以及***电路，所述***电路被配置为在编程操作中将从存储器控制器接收的数据存储在所述存储器单元阵列中，在读取操作中读取存储在所述存储器单元阵列中的数据，并将所读取的数据输出到所述存储器控制器，其中，所述***电路包括输入/输出电路，所述输入/输出电路被配置为通过根据所读取的数据的图案控制内部电阻来经由输入/输出焊盘将所读取的数据输出到所述存储器控制器。
根据本公开的又一方面，提供一种用于操作存储器装置的方法，该方法包括以下步骤：读取存储器单元；根据从所述存储器单元读取的数据的图案输出上电阻控制码和下电阻控制码；根据所读取的数据输出上拉脉冲或下拉脉冲；以及根据所述上电阻控制码和所述下电阻控制码设置电阻，并且响应于所述上拉脉冲或所述下拉脉冲而输出第一上拉码或第一下拉码。
根据本公开的又一方面，提供一种输入/输出电路，该输入/输出电路包括：数据焊盘；数据图案检测器，所述数据图案检测器响应于通过数据焊盘的数据输出操作而被激活，以检测输出数据的序列中的比特图案，并且基于所检测到的序列中的比特图案来生成电阻控制码；以及输出电路，所述输出电路包括其电阻基于所述电阻控制码而得到控制的驱动器，所述输出电路适于接收所述输出数据并且根据所述驱动器的经控制的电阻来驱动所述数据焊盘以输出数据，其中，所述驱动器的电阻被控制为在所述序列的所有比特具有相同值时具有第一电阻，在所述序列中的比特的子序列而不是所有比特具有相同值时具有第二电阻，并且在所述序列中的任何连续比特都不具有相同值时具有第三电阻。
附图说明
现在将参照附图更全面地描述各种实施方式；然而，本发明的元件和特征可以与本文所公开的不同地配置或布置。因此，本发明不限于本文所阐述的实施方式。相反，提供这些实施方式是为了使本公开变得彻底和完整，并且向本领域技术人员充分传达实施方式的范围。
在附图中，为了清楚说明，可能夸大了尺寸。应当理解，当元件被称为在两个元件“之间”时，该元件可以是这两个元件之间的唯一元件，或者也可以存在一个或更多个中间元件。相同的附图标记始终表示相同的元件。此外，在整个说明书中，对“一实施方式”、“另一实施方式”等的引用不一定仅针对一个实施方式，并且对任何这样的短语的不同引用不一定针对相同的实施方式。
图1是例示存储器***的图。
图2是例示根据本公开的一实施方式的存储器装置(例如，图1的存储器装置)的图。
图3是例示根据本公开的一实施方式的输入/输出电路的图。
图4是例示根据本公开的一实施方式的输入电路(例如，图3的输入电路)的电路图。
图5是例示根据本公开的一实施方式的数据图案检测器(例如，图3的数据图案检测器)的图。
图6是例示根据本公开的一实施方式的数据图案检测器(例如，图5的数据图案检测器)的电路图。
图7是例示根据本公开的一实施方式的从数据图案检测器输出的代码的图。
图8是例示根据本公开的一实施方式的输出电路(例如，图3的输出电路)的电路图。
图9是例示根据本公开的一实施方式的基于数据来控制电阻的方法的图。
图10是例示根据本公开的另一实施方式的基于数据来控制电阻的方法的图。
图11是例示根据本公开的一实施方式的包括存储器装置(例如，图2中所示的存储器装置)的存储器***的图。
图12是例示根据本公开的一实施方式的包括存储器装置(例如，图2中所示的存储器装置)的存储器***的图。
图13是例示根据本公开的一实施方式的包括存储器装置(例如，图2中所示的存储器装置)的存储器***的图。
图14是例示根据本公开的一实施方式的包括存储器装置(例如，图2中所示的存储器装置)的存储器***的图。
具体实施方式
在本公开中，优点、特征及其实现方法根据以下结合附图的实施方式将变得更加明显。然而，本公开的各方面可以以不同的形式实施，因此本发明不应被解释为限于本文阐述的实施方式。相反，提供这些实施方式是为了使本公开所属领域的技术人员能够容易地实践本发明。
在整个说明书中，当一元件被称为“连接”或“联接”到另一元件时，该元件可以直接连接或直接联接到另一元件，或者通过插置的一个或更多个中间元件间接连接或间接联接到另一元件。除非上下文另有说明，否则两个元件之间的通信(无论是直接连接/联接还是间接连接/联接)可以是有线的或无线的。另外，除非上下文另有说明，否则当元件被称为“包括”组件时，这表示该元件还可以包括一个或更多个其它组件，而不排除这样的其它组件。
图1是例示存储器***1000的图。
参照图1，存储器***1000可以响应于来自主机2000的请求而存储数据，输出所存储的数据或擦除所存储的数据。
存储器***1000可以包括用于存储数据的存储器装置1100、存储器控制器1200以及用于临时存储存储器***1000的操作所需的数据的缓冲存储器1300。存储器控制器1200可以在主机2000的控制下控制存储器装置1100和缓冲存储器1300。
主机2000可以使用诸如以下的各种通信协议中的至少一种与存储器***1000通信：通用串行总线(USB)、串行AT附件(SATA)、高速芯片间(HSIC)、小型计算机***接口(SCSI)、火线、***组件互连(PCI)、快速PCI(PCIe)、快速非易失性存储器(NVMe)、通用闪存(UFS)、安全数字(SD)、多媒体卡(MMC)、嵌入式MMC(eMMC)、双列直插式存储器模块(DIMM)、寄存的DIMM(RDIMM)和负载减少DIMM(LRDIMM)。
存储器装置1100可以被实现为在供电中断时数据丢失的易失性存储器装置，或者即使在供电中断时数据也被保留的非易失性存储器装置。存储器装置1100可以在存储器控制器1200的控制下执行编程操作、读取操作或擦除操作。例如，在编程操作中，存储器装置1100可以从存储器控制器1200接收命令、地址和数据，并执行编程操作。在读取操作中，存储器装置1100可以从存储器控制器1200接收命令和地址，并将读取数据输出到存储器控制器1200。为此，存储器装置1100可以包括用于输入/输出数据的输入和输出(输入/输出)电路。
存储器控制器1200可以控制存储器***1000的整体操作，并控制主机2000和存储器装置1100之间的数据交换。例如，存储器控制器1200可以通过响应于来自主机2000的请求而控制存储器装置1100来编程数据，读取数据或擦除数据。存储器控制器1200可以从主机2000接收数据和逻辑地址，并且将逻辑地址转换成指示存储器装置1100中的数据将被存储的区域的物理地址。存储器控制器1200可以将建立了逻辑地址和物理地址之间的映射关系的逻辑到物理地址映射表存储在缓冲存储器1300中。
缓冲存储装置1300可以被用作存储器控制器1200的工作存储器或缓存存储器，并且除了上述信息之外还存储在存储器***1000中使用的***数据。在一些实施方式中，缓冲存储器1300可包括双倍数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双倍数据速率4(LPDDR4)SDRAM、图形双倍数据速率(GDDR)SDRAM、低功率DDR(LPDDR)、Rambus动态随机存取存储器(RDRAM)等。
以下将更详细地描述上述存储器装置1100。
图2是例示根据本公开的一实施方式的存储器装置(例如，图1的存储器装置1100)的图。
参照图2，存储器装置1100可以被实现为易失性存储器装置或非易失性存储器装置。尽管图2例示了作为实施方式的非易失性存储器装置，但是该实施方式不限于非易失性存储器装置。
存储器装置1100可包括存储数据的存储器单元阵列100。存储器装置1100可以包括***电路200，***电路200被配置为执行用于将数据存储在存储器单元阵列100中的编程操作、用于输出所存储的数据的读取操作以及用于擦除所存储的数据的擦除操作。存储器装置1100可以包括在图1的存储器控制器1200的控制下控制***电路200的控制逻辑300。
存储器单元阵列100可包括多个存储块。存储器装置1100的操作所需的各种信息和用户数据可以被存储在存储块中。存储块可以以二维或三维结构来实现。近来，主要使用具有三维结构的存储块以提高集成度。具有二维结构的存储块可以包括与基板平行布置的存储器单元，而具有三维结构的存储块可以包括垂直层叠到基板的存储器单元。
***电路200可以被配置为在控制逻辑300的控制下执行编程操作、读取操作和擦除操作。例如，***电路200可以包括电压发生电路210、行解码器220、页缓冲器组230、列解码器240、输入和输出(输入/输出)电路250以及电流感测电路260。
电压发生电路210可以响应于从控制逻辑300接收的操作信号OP_CMD而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。例如，电压发生电路210可以在控制逻辑300的控制下生成编程电压、验证电压、通过电压、读取电压、擦除电压等。
行解码器220可以响应于行地址RADD而将操作电压Vop传送到与存储器单元阵列100的存储块当中的被选存储块连接的局部线LL。局部线LL可以包括局部字线、局部漏极选择线和局部源极选择线。另外，局部线LL可以包括与存储块连接的各种线(诸如源极线)。
页缓冲器组230可以连接到与存储器单元阵列100的存储块连接的位线BL1至BLI。页缓冲器组230可以包括分别与位线BL1至BLI连接的多个页缓冲器PB1至PBI。页缓冲器PB1至PBI可以响应于来自控制逻辑300的页缓冲器控制信号PBSIGNALS而操作。例如，页缓冲器PB1至PBI可以在读取操作或验证操作中感测位线BL1至BLI的电压或电流或者临时存储通过位线BL1至BLI接收的数据。
列解码器240可以响应于来自控制逻辑300的列地址CADD而在输入/输出电路250和页缓冲器组230之间传送数据。例如，列解码器240可以通过数据线DL与页缓冲器PB1至PBI交换数据，或者通过列线CL与输入/输出电路250交换数据。
输入/输出电路250可以通过输入/输出焊盘DQ从外部装置(例如，图1的存储器控制器1200)接收命令CMD、地址ADD和数据，并且通过输入/输出焊盘DQ将所读取的数据输出到存储器控制器1200。例如，输入/输出电路250可以将从存储器控制器1200接收的命令CMD和地址ADD传送到控制逻辑300，或者与列解码器240交换数据DATA。根据实施方式的输入/输出电路250可以通过基于数据的转变对电阻进行控制来减少电流消耗。稍后将参照图3详细描述输入/输出电路250。
在读取操作或验证操作中，电流感测电路260可以响应于来自控制逻辑300的允许位VRY_BIT<#>而生成参考电流，并且通过将从页缓冲器组230接收的感测电压VPB与由参考电流生成的参考电压进行比较来输出通过信号PASS或失败信号FAIL。
控制逻辑300可以响应于通过CE#、WE#、RE#、ALE、CLE、WP#焊盘接收的信号而接收命令CMD和地址ADD。控制逻辑300可以通过响应于命令CMD和地址ADD而输出操作信号OP_CMD、行地址RADD、页缓冲器控制信号PBSIGNALS和允许位VRY_BIT<#>来控制***电路200。控制逻辑300可以响应于通过信号PASS或失败信号FAIL而确定验证操作是通过还是失败。
图3是例示根据本公开的一实施方式的输入/输出电路(例如，图2的输入/输出电路250)的图。
参照图3，输入/输出电路250可包括输入电路31、数据图案检测器32和输出电路33。
输入电路31在编程操作中可以通过输入/输出焊盘DQ接收数据。例如，当图1的存储器控制器1200将数据传送到存储器装置1100时，输入电路31可以接收数据，并且所接收的数据可以通过图2的列解码器240被传送到图2的页缓冲器组230。输出电路33在编程操作中不操作。
输出电路33在读取操作中可以通过输入/输出焊盘DQ将读取的数据输出到存储器控制器1200。通常，输入电路在读取操作中不操作。然而，在该实施方式中，输入电路31可以通过输入/输出焊盘DQ检测数据的输出状态，并基于检测结果输出数据信号DQ_DS。例如，当输入/输出焊盘DQ中存在输出数据时，输入电路31激活数据信号DQ_DS，而当输入/输出焊盘DQ中不存在输出数据时，输入电路31使数据信号DQ_DS去激活。
数据图案检测器32可以接收通过列线CL读取的数据DATA，并且通过检测所接收的数据DATA的图案来输出上电阻控制码RC_UP和下电阻控制码RC_DN。上电阻控制码RC_UP和下电阻控制码RC_DN中的每一个可以被配置为至少一比特的代码。当数据DATA的图案连续变化时，数据图案检测器32可以根据数据DATA的图案将电阻控制码RC_UP和RC_DN中的至少一个输出为逻辑高电平比特，例如，“1”。相反，当数据DATA的图案没有连续变化时，即，当数据DATA不连续地变化时，数据图案检测器32可以根据数据DATA的图案将上电阻控制码RC_UP和下电阻控制码RC_DN各自输出为逻辑低电平比特，例如，“0”。也就是说，数据图案检测器32可以在数据DATA的图案连续变化时输出各自可以具有大量的第一值比特(例如，“1”比特)的上电阻控制码RC_UP和下电阻控制码RC_DN，而在数据DATA不连续地变化时输出各自可具有大量的第二值比特(例如，“0”比特)的上电阻控制码RC_UP和下电阻控制码RC_DN。
输出电路33可以通过列线CL接收读取的数据DATA，对读取的数据DATA进行修整，并且向输入/输出焊盘DQ输出上拉数据或下拉数据。具体地，输出电路33可以通过根据上电阻控制码RC_UP和下电阻控制码RC_DN改变输出电路33的内部电阻来输出数据。例如，当读取的数据DATA具有连续变化的图案时，输出电路33要基于变化的图案快速地改变数据并输出变化的数据，因此，输出电路33的性能可以通过降低内部电阻来提高。另外，当读取的数据DATA具有不连续变化的图案时，即，当连续输出相同数据时，输出电路33在特定时间内不改变读取的数据DATA，因此，可以通过增加内部电阻来降低功耗。
如下将详细描述上述装置中的每一个。
图4是例示根据本公开的一实施方式的输入电路(例如，图3的输入电路31)的电路图。
参照图4，输入电路31可以响应于通过输入/输出焊盘DQ接收的数据而输出数据信号DQ_DS。为此，输入电路31可以包括联接在电源电压端子VCCQ和接地端子VSS之间的多个晶体管P1、P2以及N1至N4。例如，第一PMOS晶体管P1可以联接在与电源电压端子VCCQ联接的第一节点D1与第二节点D2之间，并且响应于第二节点D2的电压而导通或截止。当第二节点D2的电压为0V或负电压时，第一PMOS晶体管P1可以导通。第二PMOS晶体管P2可以联接在第一节点D1与第三节点D3之间，并且响应于第二节点D2的电压而导通或截止。当第二节点D2的电压为0V或负电压时，第二PMOS晶体管P2可以导通。第三节点D3成为输入电路31的输出端子。
第一NMOS晶体管N1可以联接在第二节点D2与第四节点D4之间，并且可以根据外部电压INBN而导通或截止。例如，外部电压INBN可以是与提供给图2的存储器装置1100的外部电压相等的电压。当外部电压INBN作为正电压施加时，第一NMOS晶体管N1可以导通。第二NMOS晶体管N2可以联接在第三节点D3与第四节点D4之间，并且响应于输入/输出焊盘DQ的电压而导通或截止。当具有例如“1”的逻辑高电平的数据(数据“1”)被输入到输入/输出焊盘DQ时，第二NMOS晶体管N2可以导通。例如，当输入/输出焊盘DQ的电压具有高电平时，第二NMOS晶体管N2可以导通。
当第一NMOS晶体管N1导通时，第二节点D2的电压降低。因此，当第一PMOS晶体管P1和第二PMOS晶体管P2导通时，可以通过第一节点D1至第四节点D4形成电流路径。因此，当第四NMOS晶体管N4导通并且数据“1”被输入到输入/输出焊盘DQ时，第二NMOS晶体管N2导通，因此数据信号DQ_DS可以被输出为低电平。当具有例如“0”的逻辑低电平的数据(数据“0”)被输入到输入/输出焊盘DQ时，第二NMOS晶体管N2可以截止，因此数据信号DQ_DS可以输出为高电平。
第三NMOS晶体管N3和第四NMOS晶体管N4可以彼此串联联接在第四节点D4和接地端子VSS之间。第三NMOS晶体管N3可以联接在第四节点D4和第四NMOS晶体管N4之间，并且响应于第二节点D2的电压而导通或截止。第四NMOS晶体管N4可以联接在第三NMOS晶体管N3和接地端子VSS之间，并且响应于使能信号EN_1而导通或截止。使能信号EN_1仅在执行读取操作时被激活，并且在未执行读取操作时被去激活。因此，第四NMOS晶体管N4仅在执行读取操作时导通。
如上所述，输入电路31可以在图3的输入/输出电路250执行输出操作时输出具有高电平的数据信号DQ_DS。由于使能信号EN_1在执行读取操作时被激活，因此数据信号DQ_DS可以根据输入到输入/输出焊盘DQ的数据而变化。
如图4所示的输入电路31表示一实施方式。除了图4中所示的电路之外，输入电路31可以按照能够通过反映在输出操作中从输入/输出电路250输出的数据来输出数据信号DQ_DS的各种其它方式配置。
图5是例示根据本公开的一实施方式的数据图案检测器(例如，图3的数据图案检测器32)的图。
参照图5，当数据信号DQ_DS被激活时，数据图案检测器32可以响应于所接收的数据DATA而输出上电阻控制码RC_UP和下电阻控制码RC_DN。例如，数据信号DQ_DS可以在读取操作中被激活为具有高电平，并且在编程操作中被去激活。因此，数据图案检测器32可以在读取操作中被激活，并根据读取的数据DATA的图案输出上电阻控制码RC_UP和下电阻控制码RC_DN。读取的数据DATA可以通过列线CL(图2中所示)被依次输入到数据图案检测器32。例如，假设在输入第N数据D<N>之后，接下来输入的数据是第(N-1)数据D<N-1>，并且在数据D<N-1>之后输入的数据是第(N-2)数据D<N-2>。数据图案检测器32可以根据第N数据至第(N-2)数据D<N>、D<N-1>和D<N-2>来输出上电阻控制码RC_UP和下电阻控制码RC_DN。
当在输入第(N-2)数据D<N-2>之后输入第(N-3)数据时，数据图案检测器32可以根据第(N-1)数据至第(N-3)数据输出上电阻控制码RC_UP和下电阻控制码RC_DN。
图6是例示根据本公开的一实施方式的数据图案检测器(例如，图5的数据图案检测器32)的电路图。
参照图6，数据图案检测器32可以响应于数据信号DQ_DS而被激活。例如，数据信号DQ_DS可以作为包括在数据图案检测器32中的逻辑门(例如，或非门、与非门)的电源电压来提供。
数据图案检测器32可以根据与设定的比特数对应的连续数据的图案而输出上电阻控制码RC_UP和下电阻控制码RC_DN。在本实施方式中，作为示例将描述能够根据例如比特值相同的三个连续数据(三个连续的0或1)的图案输出上电阻控制码RC_UP和下电阻控制码RC_DN的数据图案检测器32。图案中的比特数不限于三个。数据图案检测器32可以被配置为检测其它数目的数据或比特。
数据图案检测器32可以包括第一图案检测电路61和第二图案检测电路62。第一图案检测电路61可以控制传输具有逻辑高电平的数据(高数据)的电路的电阻。第二图案检测电路62可以控制传输具有逻辑低电平的数据(低数据)的电路的电阻。
第一图案检测电路61可以包括第一反相器I1至第四反相器I4、第一或非门NO1和第一与非门NA1。第一反相器I1可以通过将第(N-2)数据D<N-2>反相来输出第一逻辑值L1。第一或非门NO1可以通过对第(N-1)数据D<N-1>和第一逻辑值L1执行或非运算来输出第二逻辑值L2。第二反相器I2和第三反相器I3可以通过将第N数据D<N>延迟来输出第三逻辑值L3。第一与非门NA1可以通过对第二逻辑值L2和第三逻辑值L3执行与非运算来输出第四逻辑值L4。第四反相器I4可以通过将第四逻辑值L4反相来输出上电阻控制码RC_UP。
第二图案检测电路62可以包括第五反相器I5至第七反相器I7、第二或非门NO2和第二与非门NA2。第二或非门NO2可以通过对第(N-2)数据D<N-2>和第N数据D<N>执行或非运算来输出第五逻辑值L5。第五反相器I5和第六反相器I6可以通过将第(N-1)数据D<N-1>延迟来输出第六逻辑值L6。第二与非门NA2可以通过对第五逻辑值L5和第六逻辑值L6执行与非运算来输出第七逻辑值L7。第七反相器I7可以通过将第七逻辑值L7反相来输出下电阻控制码RC_DN。
如下将详细描述根据D<N>、D<N-1>和D<N-2>输出的上电阻控制码RC_UP和下电阻控制码RC_DN。
图7是例示根据本公开的一实施方式的从数据图案检测器(例如，图6的数据图案检测器32)输出的代码的图。
参照图7，数据图案检测器32可以通过检测输入数据DATA是连续变化还是不连续变化来输出上电阻控制码RC_UP和下电阻控制码RC_DN。例如，当输入数据DATA不连续地变化时，DATA的设定序列中的至少两个连续比特具有相同的值，因此，用于改变数据的电路可以不以最大性能操作。另一方面，当输入数据DATA连续变化时，即，设定序列中的任何两个连续比特不具有相同值时，用于改变数据的电路要以最大性能操作。为此，在该实施方式中，可以通过将数据不连续变化的情况71与数据连续变化的情况72区分开来增加或降低内部电阻。例如，在数据不连续变化的情况71下，内部电阻可以被增加以具有高电阻(RH)。在数据连续变化的情况72下，内部电阻可以被降低以具有低电阻(RL)。
假设图7中所示的数据DATA以第(N-2)数据、第(N-1)数据和第N数据的顺序来输入。该顺序可以根据数据图案检测器32的电路配置来改变。
在情况71下，不连续变化的输入数据DATA可以是'000'、'001'、'011'、”100'、'110'和'111'中的任何一个。当输入此数据时，从数据图案检测器32输出的上电阻控制码RC_UP和下电阻控制码RC_DN二者可以为“0”。也就是说，当从数据图案检测器32输出的代码是“00”时，内部电阻可以被设置为高电阻RH。内部电阻可以是图3的输出电路33的电阻。换句话说，在输入数据DATA不连续变化的情况71中，输出电路33的电阻增加，使得功耗可以降低。
在情况72下，连续变化的输入数据DATA可以是'010'或'101'。当输入此数据时，取决于DATA中的0更多还是1更多，从数据图案检测器32输出的上电阻控制码RC_UP或下电阻控制码RC_DN可以为“1”。例如，当在连续变化的数据中的“1”比特的数目大于“0”比特的数目时，上电阻控制码RC_UP可以是“1”，而下电阻控制码RC_DN可以是“0”。另选地，当在连续变化的数据中的“0”比特的数目大于“1”比特的数目时，下电阻控制码RC_DN可以是“1”，而上电阻控制码RC_UP可以是“0”。
当从数据图案检测器32输出的代码是“10”或“01”时，内部电阻可以被设置为低电阻RL。换句话说，在输入数据DATA连续变化的情况72中，图3的输出电路33的电阻降低，使得输出电路33的操作性能可以得到增强。操作性能可以意指输出电路33的操作速度。
图8是例示根据本公开的一实施方式的输出电路(例如，图3的输出电路33)的电路图。
参照图8，输出电路33可以校正和放大通过图2的列线CL接收的数据DATA，并且通过输入/输出焊盘DQ输出经校正和放大的数据。为此，输出电路33可包括触发控制器(TRCON)81、第一上拉预驱动器(PUPD1)82、第一下拉预驱动器(PDPD1)83、第二上拉预驱动器(PUPD2)84、第二下拉预驱动器(PDPD2)85、上拉主驱动器(PUMD)86和下拉主驱动器(PDMD)87。
TRCON 81可以从列线CL接收数据DATA，并根据接收的数据输出上拉脉冲D_UP和下拉脉冲D_DN。上拉脉冲D_UP可以是具有逻辑高电平的信号，下拉脉冲D_DN可以是具有逻辑低电平的信号。
PUPD1 82可以接收上拉脉冲D_UP，并且响应于上电阻控制码RC_UP而输出包括上拉信号的第一上拉码1UC#。例如，PUPD1 82可以通过修整上拉脉冲D_UP来输出配置有多个比特的第一上拉码1UC#。PUPD1 82可以输出包括电平与上拉脉冲D_UP的电平相同的上拉信号的第一上拉码1UC#。例如，第一上拉码1UC#可以配置有多个比特。多个比特中的任何一比特可以是上拉信号，而其它比特可以是上拉修整码。
PUPD1 82可以包括片外驱动器(off-chip driver：OCD)和管芯上终结(on-dietermination：ODT)电路(未示出)。例如，OCD可以根据上拉脉冲D_UP的电平输出配置有多个比特的第一上拉码1UC#。ODT电路可以响应于上电阻控制码RC_UP而控制从其输出第一上拉码1UC#的线或引脚的电阻。在各种实施方式中，PUPD1 82可以包括用于响应于上拉脉冲D_UP而输出包括上拉信号的第一上拉码1UC#的开关。开关的电阻可以根据上电阻控制码RC_UP而变化。例如，当上电阻控制码RC_UP为“0”时，可以增加开关的电阻。当上电阻控制码RC_UP为“1”时，可以降低开关的电阻。
当开关的电阻增加时，可以降低功耗。当开关的电阻降低时，尽管功耗增加，但是可以增加操作速度。因此，PUPD1 82可以根据数据的变化状态进行操作。
PDPD1 83可以接收下拉脉冲D_DN，并且响应于下电阻控制码RC_DN而输出第一下拉码1DC#。例如，PDPD1 83可以通过修整下拉脉冲D_DN来输出配置有多个比特的第一下拉码1DC#。PDPD1 83可以输出包括电平与下拉脉冲D_DN的电平相同的下拉信号的第一下拉码1DC#。例如，第一下拉码1DC#可以配置有多个比特。多个比特中的任何一比特可以是下拉信号，而其它比特可以是校准码(或下拉修整码)。
PDPD1 83可以包括片外驱动器(OCD)和管芯上终结(ODT)电路(未示出)。例如，OCD可以根据下拉脉冲D_DN的电平而输出配置有多个比特的第一下拉码1DC#。ODT电路可以响应于下电阻控制码RC_DN而控制从其输出第一下拉码1DC#的线或引脚的电阻。在各种实施方式中，PDPD1 83可以包括用于响应于下拉脉冲D_DN而输出包括下拉信号的第一下拉码1DC#的开关。开关的电阻可以根据下电阻控制码RC_DN而变化。例如，当下电阻控制码RC_DN为“0”时，可以增加开关的电阻。当下电阻控制码RC_DN为“1”时，可以降低开关的电阻。
PUPD2 84可以响应于第一上拉码1UC#而输出上拉数据PU_DATA和第二上拉码2UC#。用于确定高电平的输出数据DOUT的上拉数据PU_DATA可以作为上拉信号的反相数据输出。可以通过按原样反映所接收的上拉信号的摆动宽度来输出上拉数据PU_DATA。例如，PUPD2 84可以在接收的上拉信号具有高电平时输出低上拉数据PU_DATA，而在接收的上拉信号具有低电平时输出高上拉数据PU_DATA。可以通过重新修整包括在所接收的第一上拉码1UC#中的上拉修整码来输出第二上拉码2UC#。例如，PUPD2 84可以通过根据设置的信号强度校正包括在第一上拉码1UC#中的上拉修整码的电平来输出第二上拉码2UC#。例如，第二上拉码2UC#可以具有与第一上拉码1UC#的信号强度不同的信号强度，但是可以配置有与第一上拉码1UC#相同的数据。
PDPD2 85可以响应于第一下拉码1DC#而输出下拉数据PD_DATA和第二下拉码2DC#。用于确定低电平的输出数据DOUT的下拉数据PD_DATA可以作为下拉信号的反相数据输出。可以通过按原样反映所接收的下拉信号的摆动宽度来输出下拉数据PD_DATA。例如，PDPD2 85可以在接收的下拉信号具有高电平时输出低下拉数据PD_DATA，而在接收的下拉信号具有低电平时输出高下拉数据PD_DATA。可以通过重新修整包括在接收的第一下拉码1DC#中的下拉修整码来输出第二下拉码2DC#。例如，PDPD2 85可以通过根据设置的信号强度校正包括在第一下拉码1DC#中的校准码的电平来输出第二下拉码2DC#。例如，第二下拉码2DC#可以具有与第一下拉码1DC#的信号强度不同的信号强度，但是可以配置有与第一下拉码1DC#相同的数据。
PUMD 86可以响应于接收到上拉数据PU_DATA和第二上拉码2UC#而将高数据输出到输入/输出焊盘DQ。例如，当接收到低上拉数据PU_DATA时，PUMD 86可以将高数据输出到输入/输出焊盘DQ。当接收到高上拉数据PU_DATA时，PUMD86不输出数据。也就是说，当PUMD86不输出数据时，PUMD 86的输出节点可以被浮置。
PDMD 87可以响应于接收到下拉数据PD_DATA和第二下拉码2DC#而将低数据输出到输入/输出焊盘DQ。例如，当接收到高下拉数据PD_DATA时，PDMD 87可以将低数据输出到输入/输出焊盘DQ。当接收到低下拉数据PD_DATA时，PDMD87不输出数据。也就是说，当PDMD87不输出数据时，PDMD 87的输出节点可以被浮置。
图9是例示根据本公开的一实施方式的基于数据来控制电阻的方法的图。
参照图9，当依次输入到图3的数据图案检测器32的数据DATA是'000'时，图案是连续的0。因此，该图案被认为是不连续变化的，这是因为序列中的至少两个连续比特是相同的值。因此，图3的数据图案检测器32可以输出代码“00”(见图7)，并且图8的PUPD1 82和PDPD1 83可以根据代码“00”在高电阻(RH)模式91下操作。
与'000'的情况一样，序列'111'中的图案没有变化，因此，图8的PUPD1 82和PDPD183可以在高电阻(RH)模式91下操作。
在诸如'011'或'001'之类的数据图案中，其子序列(11或00)没有变化而是保持，因此不需要PUPD1 82和PDPD1 83的高性能。因此，在诸如'011'或'001'之类的数据图案中，PUPD1 82和PDPD1 83可以在高电阻(RH)模式91下操作。
在诸如'101'或'010'的数据图案中，数据连续地改变，例如，比特值交替，因此PUPD1 82和PDPD1 83的性能要被最大化。因此，在连续变化的图案中，数据图案检测器32可以输出代码“01”或“10”(见图7)，并且PUPD1 82和PDPD1 83可以根据代码“01”或“10”在低电阻(RL)模式92下操作。
如上所述，根据数据DATA的图案来控制内部电阻，从而可以在部分时段中降低功耗，并且可以在另一时段中增加操作速度。
尽管图9例示了根据数据DATA在高电阻(RH)模式91或低电阻(RL)模式92下实现PUPD1 82和PDPD1 83的方法，但是可以通过修改数据图案检测器32的配置来输出大量代码，并且当输出代码的比特数增加时，可以更精细地控制PUPD1 82和PDPD1 83的电阻。将参照图10描述与此相关的实施方式。
图10是例示根据本公开的一实施方式的基于数据来控制电阻的方法的图。
参照图10，图8的PUPD1 82和PDPD1 83可以根据读取的数据DATA在高电阻(RH)模式101、中间电阻(RM)模式102和低电阻(RL)模式103下操作。
高电阻模式101可以是数据不改变的情况，例如，数据是'000'或'111'的情况，例如，相同值的连续比特。
中间电阻模式102可以是数据的一部分不改变的情况，例如，数据是'011'或'001'的情况，例如，数据具有相同值的连续比特的子序列。
低电阻模式103可以是数据连续变化的情况，例如，数据是'101'或'010'的情况，例如，交替值的比特序列。
在上述实施方式中，根据三个数据比特的图案来控制电阻。然而，本领域技术人员将理解，可以根据任何合适数目的比特的图案(例如，两个或四个比特的图案)来控制电阻。根据本文的教导，这可以通过修改数据图案检测器32、PUPD1 82和PDPD183的设计来实现。
图11是例示根据本公开的一实施方式的存储器***(例如，包括图2中所示的存储器装置的存储器***30000)的图。
参照图11，存储器***30000可以被实现为蜂窝电话、智能电话、平板个人计算机(PC)、个人数字助理(PDA)或无线通信装置。
存储器***30000可以包括存储器装置1100和能够控制存储器装置1100的操作的存储器控制器1200。存储器控制器1200可以在主机2000的控制下控制存储器装置1100的数据访问操作，例如，编程操作、擦除操作、读取操作等。
编程在存储器装置1100中的数据可以在存储器控制器1200的控制下通过显示器3200输出。
无线电收发器3300可以通过天线ANT发送和接收无线电信号。例如，无线电收发器3300可以将通过天线ANT接收的无线电信号转换为可以由主机2000处理的信号。因此，主机2000可以处理从无线电收发器3300输出的信号并且将处理后的信号发送到存储器控制器1200或显示器3200。存储器控制器1200可以将由主机2000处理的信号发送到半导体存储器装置1100。另外，无线电收发器3300可以将从主机2000输出的信号转换为无线电信号，并且通过天线ANT将转换的无线电信号输出到外部装置。输入装置3400是能够输入用于控制主机2000的操作的控制信号或由主机2000处理的数据的装置，并且可以被实现为诸如触摸板或计算机鼠标之类的定点装置、键盘或小键盘。主机2000可以控制显示器3200的操作，使得从存储器控制器1200输出的数据、从无线电收发器3300输出的数据或者从输入装置3400输出的数据可以通过显示器3200输出。
图12是例示根据本公开的一实施方式的存储器***(例如，包括图2中所示的存储器装置的存储器***40000)的图。
参照图12，存储器***40000可以被实现为个人计算机(PC)、平板PC、上网本、电子阅读器、个人数字助理(PDA)、便携式多媒体播放器(PMP)、MP3播放器或MP4播放器。
存储器***40000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作的存储器控制器1200。
主机2000可以根据通过输入装置4200输入的数据，通过显示器4300输出存储在存储器装置1100中的数据。例如，输入装置4200可以被实现为诸如触摸板或计算机鼠标之类的定点装置、键盘或小键盘。
主机2000可以控制存储器***40000的整体操作，并控制存储器控制器1200的操作。
图13是例示根据本公开的一实施方式的存储器***(例如，包括图2中所示的存储器装置的存储器***50000)的图。
参照图13，存储器***50000可以被实现为图像处理装置，例如，数码相机、附接有数码相机的移动终端、附接有数码相机的智能电话或附接有数码相机的平板个人计算机(PC)。
存储器***50000可以包括存储器装置1100和能够控制存储器装置1100的数据处理操作(例如，编程操作、擦除操作或读取操作)的存储器控制器1200。
存储器***50000的图像传感器5200可以将光学图像转换为数字信号，并且可以将转换后的数字信号发送到主机2000或存储器控制器1200。在主机2000的控制下，转换后的数字信号可以通过显示器5300输出，或者通过存储器控制器1200存储在存储器装置1100中。另外，存储在存储器装置1100中的数据可以在主机2000的控制下通过显示器5300输出。
图14是例示根据本公开的一实施方式的存储器***(例如，包括图2中所示的存储器装置的存储器***)的图。
参照图14，存储器***可以包括主机2000和存储卡70000。
存储卡70000可以用智能卡实现。存储卡70000可以包括存储器装置1100、存储器控制器1200和卡接口7100。
存储器控制器1200可以控制存储器装置1100和卡接口7100之间的数据交换。在一些实施方式中，卡接口7100可以是安全数字(SD)卡接口或多媒体卡(MMC)接口，但是本公开不限于此。另外，卡接口7100可以根据主机2000的协议对主机2000和存储器控制器1200之间的数据交换进行接口连接。在一些实施方式中，卡接口7100可以支持通用串行总线(USB)协议和芯片间(IC)-USB协议。卡接口7100可以表示能够支持由主机2000使用的协议的硬件、嵌入在硬件中的软件或信号传输方案。
根据本公开的实施方式，输入/输出电路根据数据的图案控制输入/输出电路的电阻，从而可以减少包括输入/输出电路的存储器装置的电流消耗，并且可以改进输入/输出电路的性能。
本文已经公开了各种实施方式，并且尽管采用了特定术语，但是这些术语被使用并且被解释为通用的和描述性意义而不是用于限制性目的。在一些情况下，如在提交本申请时的本领域普通技术人员所显而易见的，除非另有具体说明，否则结合特定实施方式描述的特征、特性和/或元件可单独使用或者与结合其它实施方式描述的特征、特性和/或元件组合使用。因此，本领域技术人员将理解，可在不脱离如所附权利要求中阐述的本公开的精神和范围的情况下进行形式和细节上的各种改变。
相关申请的交叉引用
本申请要求于2018年8月7日提交的韩国专利申请No.10-2018-0092031的优先权，该韩国专利申请的全部内容通过引用并入本文中。

Claims (20)

1.一种输入/输出电路，该输入/输出电路包括：
数据图案检测器，该数据图案检测器被配置为根据输入数据是具有连续变化的图案还是具有不连续变化的图案来输出上电阻控制码和下电阻控制码；以及
输出电路，所述输出电路被配置为响应于所述上电阻控制码和所述下电阻控制码而对电阻进行控制，对所述输入数据进行放大，并且将经放大的数据输出到输入/输出焊盘，
其中，当所述输入数据具有所述连续变化的图案时，所述输出电路响应于所述上电阻控制码和所述下电阻控制码而降低所述电阻，并且
其中，当所述输入数据具有所述不连续变化的图案时，所述输出电路响应于所述上电阻控制码和所述下电阻控制码而增加所述电阻。
2.根据权利要求1所述的输入/输出电路，其中，所述数据图案检测器：
当所述输入数据的比特连续变化时，将所述上电阻控制码和所述下电阻控制码中的至少一个指定为具有第一值的至少一比特；并且
当所述输入数据的比特不连续变化时，将所述上电阻控制码和所述下电阻控制码各自指定为具有第二值的至少一比特。
3.根据权利要求1所述的输入/输出电路，其中，所述输出电路包括：
触发控制器，所述触发控制器被配置为接收所述输入数据，并且根据所接收到的数据输出上拉脉冲和下拉脉冲；
第一上拉预驱动器，所述第一上拉预驱动器被配置为响应于所述上电阻控制码而改变第一内部电阻，并且响应于所述上拉脉冲而输出包括上拉信号的第一上拉码；
第一下拉预驱动器，所述第一下拉预驱动器被配置为响应于所述下电阻控制码而改变第二内部电阻，并且响应于所述下拉脉冲而输出包括下拉信号的第一下拉码；
第二上拉预驱动器，所述第二上拉预驱动器被配置为响应于所述第一上拉码而输出上拉数据和第二上拉码；
第二下拉预驱动器，所述第二下拉预驱动器被配置为响应于所述第一下拉码而输出下拉数据和第二下拉码；
上拉主驱动器，所述上拉主驱动器被配置为响应于所述上拉数据和所述第二上拉码而将逻辑高电平的数据输出到所述输入/输出焊盘；以及
下拉主驱动器，所述下拉主驱动器被配置为响应于所述下拉数据和所述第二下拉码而将逻辑低电平的数据输出到所述输入/输出焊盘。
4.根据权利要求3所述的输入/输出电路，其中，所述第一上拉预驱动器在所述上电阻控制码被指定为具有第一值的至少一比特时降低所述第一内部电阻，并且在所述上电阻控制码被指定为具有第二值的至少一比特时增加所述第一内部电阻。
5.根据权利要求3所述的输入/输出电路，其中，所述第一下拉预驱动器在所述下电阻控制码被指定为具有第一值的至少一比特时降低所述第二内部电阻，并且在所述下电阻控制码被指定为具有第二值的至少一比特时增加所述第二内部电阻。
6.一种存储器装置，该存储器装置包括：
存储器单元阵列，所述存储器单元阵列被配置为存储数据；以及
***电路，所述***电路被配置为在编程操作中将从存储器控制器接收的数据存储在所述存储器单元阵列中，在读取操作中读取存储在所述存储器单元阵列中的数据，并将所读取的数据输出到所述存储器控制器，
其中，所述***电路包括输入/输出电路，所述输入/输出电路被配置为：
根据所读取的数据的图案控制内部电阻，并且
通过输入/输出焊盘将所读取的数据输出到所述存储器控制器，
其中，当所读取的数据的图案是连续变化的图案时，所述输入/输出电路降低所述内部电阻，并且
其中，当所读取的数据的图案是不连续变化的图案时，所述输入/输出电路增加所述内部电阻。
7.根据权利要求6所述的存储器装置，其中，所述输入/输出电路包括：
输入电路，所述输入电路被配置为在所述编程操作中通过所述输入/输出焊盘从所述存储器控制器接收所述数据，并且在所述读取操作中输出数据信号；
数据图案检测器，所述数据图案检测器被配置为响应于所述数据信号而操作，并且根据所读取的数据的比特图案输出上电阻控制码和下电阻控制码；以及
输出电路，所述输出电路被配置为响应于所述上电阻控制码和所述下电阻控制码而对电阻进行控制，对所读取的数据进行放大，并且将经放大的数据输出到所述输入/输出焊盘。
8.根据权利要求7所述的存储器装置，其中，所述输入电路：
在所述编程操作中使所述数据信号去激活；并且
在所述读取操作中激活所述数据信号。
9.根据权利要求8所述的存储器装置，其中，所述数据信号被用作所述数据图案检测器的逻辑门的电源电压。
10.根据权利要求9所述的存储器装置，其中，所述数据图案检测器在所述数据信号被激活时操作，并且在所述数据信号被去激活时不操作。
11.根据权利要求7所述的存储器装置，其中，所述数据图案检测器：
当所读取的数据连续变化时，将所述上电阻控制码和所述下电阻控制码中的至少一个指定为具有第一值的至少一比特，并且
当所读取的数据不连续变化时，将所述上电阻控制码和所述下电阻控制码各自指定为具有第二值的至少一比特。
12.根据权利要求7所述的存储器装置，其中，所述输出电路包括：
触发控制器，所述触发控制器被配置为根据所读取的数据输出上拉脉冲和下拉脉冲；
第一上拉预驱动器，所述第一上拉预驱动器被配置为响应于所述上电阻控制码而改变第一内部电阻，并且响应于所述上拉脉冲而输出包括上拉信号的第一上拉码；
第一下拉预驱动器，所述第一下拉预驱动器被配置为响应于所述下电阻控制码而改变第二内部电阻，并且响应于所述下拉脉冲而输出包括下拉信号的第一下拉码；
第二上拉预驱动器，所述第二上拉预驱动器被配置为响应于所述第一上拉码而输出上拉数据和第二上拉码；
第二下拉预驱动器，所述第二下拉预驱动器被配置为响应于所述第一下拉码而输出下拉数据和第二下拉码；
上拉主驱动器，所述上拉主驱动器被配置为响应于所述上拉数据和所述第二上拉码而将逻辑高电平的数据输出到所述输入/输出焊盘；以及
下拉主驱动器，所述下拉主驱动器被配置为响应于所述下拉数据和所述第二下拉码而将逻辑低电平的数据输出到所述输入/输出焊盘。
13.根据权利要求12所述的存储器装置，其中，所述第一上拉预驱动器在所述上电阻控制码被指定为具有第一值的至少一比特时降低所述第一内部电阻，并且在所述上电阻控制码被指定为具有第二值的至少一比特时增加所述第一内部电阻。
14.根据权利要求12所述的存储器装置，其中，所述第一下拉预驱动器在所述下电阻控制码被指定为具有第一值的至少一比特时降低所述第二内部电阻，并且在所述下电阻控制码被指定为具有第二值的至少一比特时增加所述第二内部电阻。
15.一种用于操作存储器装置的方法，该方法包括以下步骤：
读取存储器单元；
根据从所述存储器单元读取的数据的图案输出上电阻控制码和下电阻控制码；
根据所读取的数据输出上拉脉冲或下拉脉冲；
根据所述上电阻控制码和所述下电阻控制码设置用于输出数据的内部电阻；以及
响应于所述上拉脉冲或所述下拉脉冲而输出第一上拉码或第一下拉码，
其中，当从所述存储器单元读取的所述数据的图案是连续变化的图案时，所述内部电阻根据所述上电阻控制码和所述下电阻控制码而降低，并且
其中，当从所述存储器单元读取的所述数据的图案是不连续变化的图案时，所述内部电阻根据所述上电阻控制码和所述下电阻控制码而增加。
16.根据权利要求15所述的方法，其中，输出所述上电阻控制码和所述下电阻控制码的步骤包括以下步骤：
当所读取的数据的比特连续变化时，由具有第一值的至少一比特指定所述上电阻控制码和所述下电阻控制码中的至少一个，以及
当所读取的数据的比特不连续变化时，由具有第二值的至少一比特指定所述上电阻控制码和所述下电阻控制码中的每一个。
17.根据权利要求16所述的方法，其中，所读取的数据的连续变化的比特包括'101'或'010'，并且
其中，所读取的数据的不连续变化的比特包括'000'、'001'、'011'、'100'、'110'或'111'。
18.根据权利要求15所述的方法，其中，所述第一上拉码包括与所读取的数据对应的上拉信号和用于修整所读取的数据的上拉修整码，并且
所述第一下拉码包括与所读取的数据对应的下拉信号和用于修整所读取的数据的下拉修整码。
19.根据权利要求18所述的方法，该方法还包括以下步骤：在输出所述第一上拉码或所述第一下拉码之后，
响应于所述第一上拉码而输出用于确定所述输出数据的逻辑高电平的上拉数据和包括通过重新修整所述上拉修整码而获得的代码的第二上拉码，或者响应于所述第一下拉码而输出用于确定所述输出数据的逻辑低电平的下拉数据和包括通过重新修整所述下拉修整码而获得的代码的第二下拉码；以及
响应于所述第二上拉码或所述第二下拉码而将逻辑高电平的数据或逻辑低电平的数据输出到输入/输出焊盘。
20.一种输入/输出电路，该输入/输出电路包括：
数据焊盘；
数据图案检测器，所述数据图案检测器响应于通过所述数据焊盘的数据输出操作而被激活，以检测输出数据的序列中的比特图案，并且基于所检测到的所述序列中的比特图案来生成电阻控制码；以及
输出电路，所述输出电路包括驱动器，所述驱动器响应于所述数据输出操作基于所述电阻控制码而对电阻进行控制，所述输出电路被配置用于接收所述输出数据并且根据所述驱动器的经控制的电阻来驱动所述数据焊盘以输出数据，
其中，所述驱动器的电阻被控制为在所述序列的所有比特具有相同值时具有第一电阻，在所述序列中的比特的子序列而不是所有比特具有相同值时具有第二电阻，并且在所述序列中的任何连续比特都不具有相同值时具有第三电阻，并且
其中，所述第一电阻大于所述第二电阻，并且所述第二电阻大于所述第三电阻。
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