CN102770955B - 减小soi结构中的未接合区的宽度的方法以及由该方法制造的晶片和soi结构 - Google Patents

减小soi结构中的未接合区的宽度的方法以及由该方法制造的晶片和soi结构 Download PDF

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Abstract

本公开涉及具有减小的未接合区的绝缘体上硅结构的制备以及通过使处理晶片和供体晶片的滚降量（ROA）最小化来制造这样的晶片的方法。还提供用于抛光晶片的方法。

Description

减小SOI结构中的未接合区的宽度的方法以及由该方法制造的晶片和SOI结构
技术领域
本公开的领域涉及具有减小的未接合区（unbonded region）的绝缘体上硅结构的制备，具体地，涉及用于通过使处理晶片（handle wafer）和供体晶片（donor wafer）的滚降量（roll-off amount，ROA）最小化来制造这样的结构的方法。
背景技术
绝缘体上硅结构（“SOI结构”，在本文中也可称为“SOI晶片”或“SOI衬底”）一般包括处理晶片、硅层（也称为“器件层”）以及位于处理晶片与硅层之间的电介质层（例如氧化物层）。与在体硅晶片上构造的晶体管相比，在SOI结构的顶部硅层内构造的晶体管快速地切换信号，以较低的电压运行，并且较不易受到来自背景宇宙射线粒子的信号噪声的影响。每个晶体管通过整个二氧化硅层而与其近邻隔离。这些晶体管通常不受“闩锁”问题的影响，并且可以比构造在体硅晶片上的晶体管更紧密地分隔在一起。在SOI结构上构造电路通过允许更紧凑的电路设计而增加了产量，每个晶片产出更多的芯片。
可以由从根据Czochralski法生长的单晶硅锭切割的硅晶片制备SOI结构。在一种制备SOI结构的方法中，在供体晶片的经抛光的前表面上沉积电介质层。在供体晶片的前表面之下特定深度处注入离子，以在供体晶片中的离子被注入的该特定的深度处形成大致垂直于轴的劈裂面（cleaveplane）。供体晶片的前表面然后被接合（bond）到处理晶片，这两个晶片受压而形成接合的晶片。然后沿劈裂面使供体晶片的一部分劈裂，以去除供体晶片的一部分，留下薄硅层（即，器件层）而形成SOI结构。
在接合的结构的周边处的处理晶片与电介质层之间的接合缺乏或弱接合导致位于周边处的电介质层和/或硅层在随后的劈裂期间被去除。这会产生这样的SOI结构，该SOI结构的硅层（以及典型地电介质层）具有比处理晶片小的半径。该结构的不包括硅层的周边区不能用于器件制造，并且也是潜在的微粒污染源。该不可用的周边区可具有至少1.5mm或者甚至2mm的宽度，并且可包括SOI结构的至少约2.5%的表面积。
存在对允许结构的硅层进一步延伸到处理晶片的边缘并且使微粒污染源最小化的SOI晶片的制造方法的持续需求。
发明内容
已经发现，使SOI结构的处理晶片和/或供体晶片的滚降量（“ROA”）最小化允许在接合的晶片周边处更多的接合和更强的接合，这允许硅层在劈裂后延伸为更靠近处理晶片边缘。已经进一步发现，可以通过在粗抛光与精抛光（finish polishing）步骤之间进行清洁操作（cleaning operation）来制备具有较小的滚降且缺乏明场缺陷（brightfield defect）的处理晶片和供体晶片。
本公开的一个方面涉及制造绝缘体上硅结构的方法。所述结构包括处理晶片、硅层以及位于所述处理晶片与所述硅层之间的电介质层。所述结构具有中心轴以及与所述中心轴大致垂直的前表面和后表面。周边边缘连接所述前表面和后表面，并且半径从所述中心轴延伸到所述结构的所述周边边缘。在供体晶片和处理晶片中的至少一者的前表面上形成电介质层。将所述电介质层接合到所述供体晶片和所述处理晶片中的至少一者以形成接合的晶片。所述供体晶片和所述处理晶体中的至少一者具有小于约-700nm的厚度滚降量（ROA）。沿所述供体晶片内的分离面（separationplane）分离所述接合的晶片，使得硅层保留为被接合到所述电介质层而形成所述绝缘体上硅结构。
在本公开的另一方面中，一种接合的绝缘体上硅结构包括处理晶片、供体晶片以及位于所述处理晶片与所述供体晶片之间的电介质层。所述电介质层被部分地接合到所述处理晶片。所述接合的绝缘体上硅结构具有中心轴、周边边缘以及从所述中心轴延伸到所述周边边缘的半径。所述电介质层与所述处理晶片之间的接合从所述接合的绝缘体上硅结构的所述中心轴延伸到所述接合的绝缘体上硅结构的所述半径的至少约98.9%的点。
在本公开的再一方面中，一种接合的绝缘体上硅结构包括处理晶片、供体晶片以及位于所述处理晶片与所述供体晶片之间的电介质层。所述电介质层部分地接合到所述供体晶片。所述接合的绝缘体上硅结构具有中心轴、周边边缘以及从所述中心轴延伸到所述周边边缘的半径。所述电介质层与所述供体晶片之间的接合从所述接合的绝缘体上硅结构的所述中心轴延伸到所述接合的绝缘体上硅结构的所述半径的至少约98.9%至约99.9%的点。
本发明的又一方面涉及一种绝缘体上硅结构。所述结构具有处理晶片、硅层、位于所述处理晶片与所述硅层之间的电介质层、以及位于所述电介质层与所述处理晶片之间的界面。所述处理晶片具有中心轴、周边边缘以及从所述中心轴延伸到所述周边边缘的半径。所述硅层从所述处理晶片的所述中心轴延伸到所述处理晶片的所述半径的至少约98.9%的点。所述处理晶片在所述界面处具有约3个或更少的尺寸大于约6nm的明场缺陷。
本公开的再一方面涉及一种抛光晶片的方法。执行第一抛光步骤，所述第一抛光步骤包括利用聚氨酯泡沫垫（foam pad）抛光所述晶片。在所述第一抛光步骤之后执行清洁步骤，所述清洁步骤包括清洁所述处理晶片的前表面。在所述清洁步骤之后执行第二抛光步骤。所述第二抛光步骤包括利用聚氨酯泡沫垫抛光所述晶片。
在另一方面中，一种半导体晶片具有中心轴、与所述中心轴大致垂直的前表面和后表面、连接所述前表面和后表面的周边边缘、以及从所述中心轴延伸到所述周边边缘的半径。所述晶片具有小于约-700nm的厚度滚降量（ROA）且在所述晶片的所述前表面处具有约3个或更少的尺寸大于约6nm的明场缺陷。
其他目的和特征将在下文中部分地显现和部分地指出。
附图说明
图1是具有设置在其上的电介质层的供体晶片的截面图；
图2是接合到处理晶片的供体晶片和电介质层的截面图；
图3是在劈裂面处劈裂供体晶片后SOI结构的截面图；
图4是示意性示出ROA的测量的晶片的截面图；
图5是通过本公开的抛光和清洁方法制造的SOI结构的顶视图，示出了其中硅层没有延伸到处理晶片的边缘的未接合区；
图6是通过常规抛光方法制造的SOI结构的顶视图，示出了其中硅层没有延伸到处理晶片的边缘的未接合区；
图7是示出了根据实例1制造的各SOI结构的供体晶片和处理晶片的厚度ROA以及每个结构的未接合区的宽度的图；
图8是示出了根据实例1制造的各SOI结构的供体晶片和处理晶片的前表面ROA以及每个结构的未接合区的宽度的图；
图9是示出了根据实例1制造的各SOI结构的供体晶片和处理晶片的前表面形状二阶倒数（second derivative，zdd）以及每个结构的未接合区的宽度的图；
图10是示出了根据实例2制造的各SOI结构的供体晶片和处理晶片的厚度ROA以及每个结构的未接合区的宽度的图；
图11是示出了是示出了根据实例2制造的各SOI结构的供体晶片和处理晶片的前表面ROA以及每个结构的未接合区的宽度的图；
图12是示出了根据实例2制造的各SOI结构的供体晶片和处理晶片的前表面形状二阶倒数以及每个结构的未接合区的宽度的图；以及
图13是示出了根据实例2制造的SOI结构的未接合宽度的图。
在附图中相应的参考标号表示相应的部件。
具体实施方式
本领域技术人员公知多层结构（特别地，绝缘体上硅结构）以及制造绝缘体上硅结构的方法（参见例如序列号为5,189,500、5,436,175和6,790,747的美国专利，通过引用将这些专利中的每一者并入本文中以用于任何相关和相一致的目的）。在用于制造多层结构的示例性方法中，两个单独的结构被制备、沿接合界面被接合在一起、然后沿分离面被分层（delaminate）（即，劈裂），该分离面不同于接合界面且已通过注入技术形成。一个结构典型地被称为“处理”晶片（或结构），另一个结构典型地被称为“供体”晶片（或结构）。
可以在将供体晶片和处理晶片接合到一起之前在供体晶片、处理晶片或二者的表面上沉积电介质层。在这方面，SOI结构和制备SOI结构的方法在本文中被描述为使电介质层沉积或生长在供体晶片上且使处理晶片的表面接合到电介质层的表面。然而，应理解，作为在供体晶片上生长或沉积电介质层的备选或附加，可以在处理晶片上生长或沉积电介质层，并且，这些结构可以以各种排列中的任何排列被接合而没有限制。本文中对于仅在处理晶片上沉积电介质层的介绍不应被视为限制性的。
典型地，至少供体晶片，更典型地，供体晶片和处理晶片二者，由单晶硅晶片构成，然而，应注意，在不背离本公开的情况下，可以使用其他初始结构，例如多层和/或异质多层结构。根据本公开，处理晶片和/或供体晶片的特征在于，其所具有的边缘滚降量（“ROA”）低于用于制造诸如SOI结构的多层结构的常规供体晶片和处理晶片。
可以从本领域中常用的任何用于制备多层结构的材料，例如，硅、锗、砷化镓、硅锗、氮化镓、氮化铝、含磷物（phosphorous）、石英、蓝宝石以及其组合物，获得处理晶片。类似地，供体晶片可以包含硅、锗、砷化镓、硅锗、氮化镓、氮化铝、含磷物、石英、蓝宝石以及其组合物。然而，更典型地，根据本公开的方法所使用的处理晶片和供体晶片为单晶硅晶片，且通常为从根据常规Czochralski晶体生长法生长的单晶锭切割的单晶硅晶片。因此，以下讨论常提到特定类型的多层结构，即，SOI结构，以用于示例的目的。在该方面，应注意，根据本公开使用的处理晶片和/或供体晶片（以及甚至经历了下面描述的抛光和清洁步骤的体硅晶片）可以为适于本领域技术人员使用的任何直径，例如，200mm、300mm、大于300mm或甚至450mm直径的晶片。
参见图1，在供体晶片12的抛光后的前表面上沉积电介质层15（例如，氧化硅和/或氮化硅层）。可以根据本领域中任何已知的技术，例如，热氧化、湿法氧化、热氮化或这些技术的组合，施加电介质层15。一般而言，电介质层15生长到基本上均匀的厚度，该厚度足以在最终结构中提供所需的绝缘特性。然而，典型地，电介质层的厚度为至少约1nm且小于约500nm、小于约300nm、小于约200nm、小于约150nm、小于约100nm、或甚至小于约50nm。电介质层15可以为适合用于SOI结构的任何电绝缘材料，例如包括SiO2、Si3N4、氧化铝或氧化镁的材料。在一个实施例中，电介质层15为SiO2（即，基本上由SiO2组成的电介质层）。然而，应注意，在某些情况下，可以替代地优选将这样的材料用于电介质层，该材料具有的熔点高于纯SiO2的熔点（即，高于约1700℃）。这样的材料的实例为氮化硅（Si3N4）、氧化铝和氧化镁。
在该方面，应理解，虽然SOI结构在本文中被描述为具有电介质层，但在某些实施例中，电介质层被排除，处理晶片和供体晶片“直接接合”。本文中对这样的电介质层的提及不应被视为限制性的。可以将本领域技术人员已知的多种技术中的任何一种技术用于制造这样的直接接合的结构。
在供体晶片的前表面下方的基本上均匀的特定深度处注入离子（例如，氢原子、氦原子或者氢和氦原子的组合），以限定劈裂面17。应注意，当注入离子的组合时，这些离子可以同时或顺序注入。可以使用现有技术中已知的手段实现离子注入。例如，可以以与序列号为6,790,747的美国专利中公开的方法类似的方式实现该注入。注入参数可以包括，例如，以例如约20至约125keV的总能量、约1×1015至约5×1016离子/cm2的总剂量的离子注入（例如，可以以20keV的能量和2.4×1016离子/cm2的剂量注入H2 +）。当使用离子的组合时，可以相应地在离子的组合之间调整剂量（例如，可以以36keV的能量和1×1016离子/cm2的剂量注入He+，随后以48keV的能量和5×1015离子/cm2的剂量注入H2 +）。
当在沉积电介质层之前进行注入时，随后的电介质层在供体晶片上的生长或沉积适当地在足够低的温度下进行，以防止在供体层中沿面17早期分离或劈裂（即，在晶片接合工艺步骤之前）。分离或劈裂温度是所注入的物种（species）、注入剂量和注入材料的复杂函数。然而，典型地，通过将沉积或生长温度保持为低于约500℃，可以避免早期分离或劈裂。
现在参见图2，然后将电介质层15的前表面接合到处理晶片10的前表面，以通过亲水接合工艺形成接合的晶片20。可以通过将晶片的表面暴露到包含例如氧或氮的等离子体来将电介质层15和处理晶片10接合到一起。向等离子体的暴露使得表面的结构在常称为表面活化的过程中改性。然后晶片被压在一起，在其间形成接合界面18处的接合。
在接合之前，可以可选地使用本领域中已知的技术对电介质层和处理晶片的表面进行清洁和/或短时蚀刻、平面化或等离子体活化以将其表面准备好用于接合。不受制于特定的理论，通常相信SOI结构的硅表面的品质部分地是在接合之前的表面的品质的函数。此外，接合之前的两个表面的品质将对所产生的接合表面的品质或强度有直接的影响。
因此，在某些情况下，可以在接合之前对电介质层和/或处理晶片进行以下步骤中的一个或多个以获得例如低的表面粗糙度（例如，低于约0.5nm均方根（RMS）的粗糙度）：（i）通过例如CMP进行的平面化和/或（ii）通过例如湿法化学清洁步骤进行的清洁，该湿法化学清洁步骤例如为亲水表面制备工艺（例如，RCA SC-1清洁工艺，其中在约65℃下使表面与包含比率为例如1:2:50的氢氧化铵、过氧化氢和水的溶液接触约20分钟，随后用去离子水清洗且进行干燥）。还可以可选地对表面之一或二者都进行等离子体活化，该等离子体活化是在湿法清洁工艺之后或者替代湿法清洁工艺，以提高所产生的接合强度。等离子体环境可以包括例如氧、氨、氩、氮、乙硼烷或膦。
一般而言，只要用于实现接合界面的形成的能量足以确保在随后的处理（即，通过在供体晶片中沿劈裂或分离面17分离而进行的层转移）期间保持接合界面的完整性，可以使用本领域中实质上任何技术来实现晶片接合。然而，典型地，通过在减小的压力（例如，约50毫乇）和室温下使处理晶片和电介质层的表面接触，随后在升高的温度（例如，至少约200℃，至少约300℃，至少约400℃，或甚至至少约500℃）下加热足够长的时间（例如，至少约10秒，至少约1分钟，至少约15分钟，至少约1小时，或甚至至少约3小时），实现晶片接合。例如，可以在约350℃下进行加热约1小时。所产生的界面可以具有大于约500mJ/m2，大于约1000mJ/m2，大于约1500mJ/m2，或甚至大于约2000mJ/m2的接合强度。升高的温度导致在供体晶片和处理晶片的接合表面之间形成共价键，由此使得供体晶片和处理晶片之间的接合坚固。与接合的晶片的加热或退火同时地，在供体晶片中早先注入的离子使得劈裂面弱化。然后使供体晶片的一部分沿劈裂面从接合的晶片分离（即，劈裂），从而形成SOI结构。
在已形成接合界面之后，使所产生的接合结构经受这样的条件，所述条件足以在供体晶片内沿分离或劈裂面诱导断裂（fracture）（图3）。一般而言，可以使用本领域中已知的技术，例如，热和/或机械诱导的劈裂技术，来实现该断裂。然而，典型地，通过在惰性（例如氩气或氮气）气氛或环境条件下在至少约200℃、至少约300℃、至少约400℃、至少约500℃、至少约600℃、至少约700℃、或甚至至少约800℃的温度下（温度范围为例如约200℃至约800℃或约250℃至约650℃）对接合的结构进行退火来实现断裂，其中退火持续时间为至少约10秒、至少约1分钟，至少约15分钟，至少约1小时，或甚至至少约3小时（温度越高，所需的退火时间越短，反之亦然）。
在该方面，应注意，在备选实施例中，可以单独地或与退火组合地通过机械力的方式诱导或实现该分离。例如，可以将接合的晶片置于这样的夹具（fixture）中，在该夹具中与接合的晶片的相反两侧垂直地施加机械力，以将供体晶片的一部分从接合的晶片拉开而分离。根据某些方法，利用吸盘来施加机械力。通过在劈裂面处在接合的晶片的边缘处施加机械楔以引发沿劈裂面的开裂的传播来引发供体晶片的一部分的分离。然后，通过吸盘施加的机械力从接合的晶片拉下供体晶片的一部分，由此形成SOI晶片。
参考图3，在分离后，形成两个结构30、31。由于接合结构20的分离沿着供体晶片12中的劈裂面17（图2）发生，因此，供体晶片的一部分保留这两个结构的部分（即，供体晶片的一部分与电介质层一起被转移）。结构30包括供体晶片的一部分。结构31为绝缘体上硅结构并包括处理晶片16、电介质层15和硅层25。
所产生的SOI结构31包括设置在电介质层15的顶上的薄硅层25（在劈裂后保留的供体晶片的部分）和处理晶片10。该SOI结构的劈裂表面（即，供体晶片的薄硅层）具有粗糙表面，该粗糙表面可通过附加的处理而被平滑化。可以对结构31进行附加的处理以产生在其上具有用于器件制造的所需特征的硅层表面。这样的特征包括例如减小的表面粗糙度和/或减小的光点缺陷浓度。
根据本公开，用于制备SOI结构的供体晶片和/或处理晶片具有小于常规供体晶片和/或处理晶片的滚降量（ROA），以改善在接合结构的周边边缘部分处电介质层与处理晶片之间的接合。ROA通常可由公知的产业测量协议确定。具体地，可以使用如由M.Kimura等人的“A New Method forthe Precise Measurement of Wafer Roll off of Silicon Polished Wafer,”Jpn.Jo.Appl.Phys.,vol.38,pp.38-39(1999)所公开的高度数据分布来测量ROA，通过引用将该文献并入本文中以用于所有相关和一致的目的。通常，Kimura的方法已被产业标准化为例如SEMI M69:Practice forDetermining Wafer Near-Edge Geometry using Roll-off Amount,ROA(Preliminary)(2007)，通过引用也将该文献并入本文中以用于所有相关和一致的目的。多数商业可得的晶片检验仪器被预编程以计算ROA。例如，可以通过使用利用WaferSight分析硬件的KLA-Tencor Wafer InspectionSystem(Milpitas,California)来确定ROA。
参见图4，通常参考沿晶片半径的三个点（P1、P2和P3）来确定晶片20的ROA。在两个点（P1、P2）之间拟合参考线R，且第三点（P3）位于晶片的通常观察到滚降的环形边缘部分E内。ROA为参考线R与第三点P3之间的距离。晶片的环形边缘部分E通常从晶片半径的约98%处的点延伸到晶片的边缘。例如，在300mm直径晶片中，环形边缘部分始于与晶片的中心轴相距约147mm处并延伸到晶片边缘。参考线R可被拟合为一阶线性线（first order linear line）或三阶多项式（third order polynomial）。为了本公开的目的，除非不同地指出，参考线被拟合为一阶线性线。
在该方面，可以关于前表面ROA、后表面ROA或厚度ROA（即，使用平均厚度分布）来表示ROA。前表面ROA和后表面ROA测量包括沿相应的前表面或后表面在P1与P2之间拟合最佳拟合参考线R，而厚度ROA包括对于各种晶片20厚度在P1与P2之间拟合最佳拟合线（即，厚度ROA既考虑前表面也考虑后表面）。除非另有说明，本文中所述的滚降量为厚度ROA测量。
虽然可以选择任何三个点来确定ROA，本领域中的一种常用的方法包括使用这样的第一点和第二点来形成参考线R，该第一点为与晶片的中心轴相距晶片半径的约82.7%的点，该第二点为与晶片的中心轴相距半径的约93.3%的点。在300mm直径晶片中，这些点与晶片中心轴相距约124mm和140mm。可以使用与中心轴相距晶片半径的约99.3%（即，对于300mm直径晶片，与中心轴相距约149mm）的第三点，其中参考线与第三点之间的距离为ROA。可以跨过晶片的若干个半径来测量ROA，并对ROA进行平均。例如，可以测量跨过晶片角度间隔的2个、4个或8个半径的ROA，并对这些ROA进行平均。例如，可以通过对8个半径（例如，在R-θ坐标系中在0°、45°、90°、135°、180°、225°、275°、315°处的8个半径，如在SEMI M69中所述）的ROA进行平均，来测量ROA。
如上所述，ROA测量可以包括前表面分布、后表面分布或厚度分布。在该方面，除非另有说明，本文中使用的“ROA”是指通过使用晶片的最佳拟合的厚度分布而测得的ROA（即，厚度ROA，而非前表面ROA），其中线性一阶线在晶片半径的84%与93.3%之间建立，而晶片的环形边缘部分中的参考点位于半径的99.3%处。在该方面，已经发现，与前表面ROA相比，厚度ROA更好地与接合结构中的改善的接合相关联且更好地与在所产生的SOI结构中硅层延伸到晶片边缘的距离相关联（实例1和2）。
应理解，关于厚度分布，ROA可以为其中晶片在其周边边缘部分变厚的正数或者可以为其中晶片在其周边边缘部分中变薄的负数。在该方面，本文中关于ROA量（负或正）的词组“小于”的使用表示ROA处于所引用的量到约0的范围中（例如，“小于约-700nm”的ROA是指约-700nm到约0的ROA范围，而“小于约700nm”的ROA是指约700nm到约0的范围的ROA）。另外，关于ROA量（负或正）的词组“大于”的使用包括其中晶片的边缘部分比所引用的量更远离晶片的轴向中心的滚降量。
根据本公开的实施例，其上沉积或生长有电介质层（或者，如在某些实施例中，其上接合有电介质层）的供体晶片具有小于约-700nm的ROA。在其他实施例中，供体晶片的ROA小于约-600nm，小于约-500nm，小于约-400nm，小于约-300nm，小于约-250nm，或者从约-10nm至约-700nm，从约-50nm至约-600nm，从约-100nm至约-500nm，从约-100nm至约-400nm或从约-100nm至约-300nm。
替代地或附加地，电介质层和供体晶片被附到的（或者，如在某些实施例中，其上沉积有电介质层的）处理晶片具有小于约-700nm的ROA。在其他实施例中，处理晶片的ROA小于约-600nm，小于约-500nm，小于约-400nm，小于约-300nm，小于约-250nm，或者从约-10nm至约-700nm，从约-50nm至约-600nm，从约-100nm至约-500nm，从约-100nm至约-400nm或从约-100nm至约-300nm。
在该方面，虽然本文中引用的滚降量典型地为负滚降量，但处理晶片或供体晶片的滚降可以为正的而没有限制（例如，小于约400nm，小于约200nm，小于约100nm，从约-700nm至约400nm或者从约-700nm至约100nm）。此外，在特定实施例中，可以使用除了所引用的ROA量之外的ROA量而没有限制。
还已经发现，除了厚度ROA，供体晶片和/或处理晶片的前表面形状的二阶导数（“zdd”）也很好地与接合结构周边处的改善的接合相关联。相应地，该二阶导数（“zdd”）可以小于约-1100nm/mm2，小于约-800nm/mm2，小于约-600nm/mm2或甚至小于约-400nm/mm2（例如，从约-1110nm/mm2至约-100nm/mm2或从约-800nm/mm2至约-200nm/mm2）。应理解，zdd可以为其中晶片的边缘往上滚（roll up）（即，远离晶片的轴向中心）的正数或者可以为其中晶片的边缘往下滚（roll down）（即，朝向晶片的轴向中心）的负数。在该方面，本文中关于二阶导数量的词语“小于”的使用表示该二阶导数（“zdd”）处于所引用的量到约0的范围中（例如，“小于约-1100nm/mm2”的zdd是指约-1100nm/mm2到约0的范围的zdd）。zdd可以跨晶片的若干个半径而被测量并被求平均。还可以通过将晶片分成若干个部分（例如，2个、4个、8个或16个部分）并计算每个部分的平均前侧分布来测量该二阶导数。可以为每个部分的平均前侧分布测量zdd，然后对这些部分二阶导数求平均。在该方面，除非另有说明，本文中引用的zdd量是通过对16个晶片部分的zdd求平均而确定的。
与从常规处理晶片和供体晶片制造的接合结构相比，通过减小处理晶片和/或供体晶片的ROA，改善了接合结构的周边边缘部分处电介质层与处理晶片之间的接合（即，减少了空隙，增加了接合面积，且接合延伸为更靠近周边边缘）。作为改善的接合的结果，所产生的SOI结构的硅层延伸为更靠近在劈裂后其被接合到的处理晶片的边缘。在接合结构中（即，在劈裂之前），电介质层至少部分地接合到处理晶片，使得接合从接合后的绝缘体上硅结构的中心轴延伸到接合后的绝缘体上硅结构的半径的至少约98.9%的点，并且，在某些实施例中，延伸到接合后的绝缘体上硅结构的半径的至少约99.2%的点、半径的至少约99.4%的点或半径的至少约99.6%的点（例如，延伸到接合后的绝缘体上硅结构的半径的从约98.9%至约99.9%的点、从约99.2%至约99.9%的点或从约99.5%至约99.9%的点）。例如，在300mm的接合后的绝缘体上硅结构中，电介质层与处理晶片之间的接合可以从结构的中心轴延伸到与接合结构的中心轴相距约148.35mm，或者延伸到与中心轴相距至少约148.8mm、至少约149.4mm（例如，从约148.35mm至约149.85mm，从约148.8mm至约149.85mm或从约149.25mm至约149.85mm）。为了确定在接合结构中发生接合的程度，可以将接合的晶片劈裂成两半并对其进行分析，或者可以分析所产生的SOI结构中硅层的存在。在该方面，除非另有说明，词组“至少部分地接合”可以包括其中接合延伸到处理晶片和/或供体晶片的周边边缘的配置。在该方面，应理解，在特定实施例中，处理晶片的半径可以不同于电介质层和/或硅层的半径（例如，在作为部分接合的结果的劈裂后的SOI结构中），并且，除非另有说明，本文中使用的“SOI结构的半径”是指处理晶片的半径。
在接合结构中周边接合的该增加允许硅层和电介质层延伸为更靠近其被接合到的在所产生的SOI结构中的处理晶片的周边边缘。在若干个示例性实施例中，所产生的SOI结构包括这样的硅层（典型地，还包括这样的电介质层），该硅层（和电介质层）从处理晶片的中心轴延伸到处理晶片的半径的至少约98.9%的点，并且，在某些实施例中，延伸到处理晶片的半径的至少约99.2%的点、半径的至少约99.4%的点或半径的至少约99.6%的点（例如，延伸到处理晶片的半径的从约98.9%至约99.9%的点、从约99.2%至约99.9%的点或从约99.5%至约99.9%的点）。例如，在300mm的SOI结构中，硅层从处理晶片的中心轴延伸约148.35mm，或者从处理晶片的中心轴延伸至少约148.8mm、至少约149.1mm或至少约149.4mm（例如，从约148.35mm至约149.85mm，从约148.8mm至约149.85mm或从约149.25mm至约149.85mm）。
可以通过例如在诸如Nomarski微分干涉差（differential interferencecontrast，DIC）显微镜的光学显微镜（例如，具有5×物镜）下观察结构而确定硅层延伸到处理晶片边缘的程度。图5中示出了SOI结构的顶部的示例性图像。SOI结构被硅层65部分地覆盖。该结构包括从硅层65的边缘52延伸到晶片的边缘50的未接合部分69（即，可以在未接合区69中看到处理晶片的表面）。
在该方面，应理解，如本文中使用的，未接合部分69的宽度60不包括晶片的斜边区（beveled region）67。斜边部分67从在图像中看起来是光带（light band）的晶片脊（wafer apex）54延伸到由标号“50”表示的对比度变化处。换言之，未接合区69从斜边区的边缘50延伸到硅层65的边缘52，而不是从脊54延伸到硅晶片边缘52。脊54上方的暗区为在显微镜检查期间产生的阴影，不形成晶片的一部分。
除了具有相对低的ROA之外，在SOI结构中使用的处理晶片和供体晶片的特征还在于在各自的晶片的前表面上具有低的明场缺陷量。供体晶片和/或处理晶片的表面上的明场缺陷会在缺陷位置处弱化供体晶片与处理晶片之间的接合，并导致在SOI硅层中形成空隙。已经发现，下述晶片抛光和清洁序列产生这样的晶片，该晶片在晶片前表面上具有约3个或更少的尺寸大于约6nm的明场缺陷，并且，在某些实施例中，约2个或更少或甚至没有尺寸大于约6nm的明场缺陷。替代地或附加地，该晶片在晶片前表面处可具有少于约6个的尺寸大于约4.8nm的明场缺陷，或者少于约4个、少于约2个或甚至没有尺寸大于约4.8nm的明场缺陷。
在某些具体实施例中，晶片表面不包含任何可观察到的尺寸大于约6nm的明场缺陷并且具有小于约-700nm（例如，小于约-600nm，小于约-500nm，小于约-400nm，小于约-300nm或小于约-250nm）的ROA。当关于处理晶片和/或供体晶片描述下述抛光和清洁方法时，所述抛光和清洁方法可以被应用于通常包括例如体单晶硅晶片的晶片。这些方法通常产生低ROA晶片，所述低ROA晶片的进一步特征在于具有低的明场缺陷量（例如，没有尺寸大于约6nm的明场缺陷）。
所产生的SOI结构的特征还可以在于在各层之间的界面处减少的明场缺陷量，这导致该结构的各层之间的较强接合并导致在硅器件层中形成较少的空隙。SOI结构包括电介质层与处理晶片之间的界面以及电介质层与硅层之间的界面。在多个实施例中，处理晶片在与电介质层的界面处可以具有约3个或更少的尺寸大于约6nm的明场缺陷，或者，如在其他实施例中，处理晶片在与电介质层的界面处可以具有约2个或更少、约1个或更少或甚至没有尺寸大于约6nm的明场缺陷。在这些和其他实施例中，处理晶片在与电介质层的界面处可具有少于约6个的尺寸大于约4.8nm的明场缺陷，或者少于约4个、少于约2个或甚至没有尺寸大于约4.8nm的明场缺陷。
替代地或附加地，硅层在与电介质层的界面处可以具有约3个或更少的尺寸大于约6nm的明场缺陷，或者具有约2个或更少、约1个或更少或甚至没有尺寸大于约6nm的明场缺陷。在这些和其他实施例中，硅层在与电介质层的界面处可具有少于约6个的尺寸大于约4.8nm的明场缺陷，或者少于约4个、少于约2个或甚至没有尺寸大于约4.8nm的明场缺陷。
可以通过本领域技术人员已知的常规技术来进行对明场缺陷的检测。适当地，可以使用具有诸如KLA Tencor Surfscan SP2晶片检验***的明场检测器的明场晶片检验工具或暗场检验工具来检测明场缺陷。
在劈裂面处劈裂供体晶片之后形成的SOI结构的特征可以在于在各晶片界面处具有这样的ROA，所述ROA与用于制造SOI结构的处理晶片和/或供体晶片的ROA基本上相似。处理晶片在与电介质层的界面处可以具有小于约-700nm的ROA，并且，在其他实施例中，处理晶片在与电介质层的界面处可以具有小于约-600nm，小于约-500nm，小于约-400nm，小于约-300nm、小于约-250nm或者从约-10nm至约-700nm，从约-50nm至约-600nm，从约-100nm至约-500nm，从约-100nm至约-400nm或从约-100nm至约-300nm的ROA。
可以通过从由Czochralski法形成的锭切割晶片并对晶片进行进一步的处理来获得用于制造SOI结构的供体晶片和/或处理晶片。例如，可以对晶片进行“粗”抛光和“精”抛光。有利地，已经发现了用于制备具有相对低ROA并具有非常少的明场缺陷或没有明场缺陷的处理晶片和供体晶片的方法。
在用于制备供体晶片和/或处理晶片的一个或多个实施例中，执行第一抛光步骤，其中抛光前表面和可选地抛光后表面（即，进行双面抛光）。通常，该抛光为“粗”抛光，其将晶片（例如，供体晶片、处理晶片或体晶片）的表面粗糙度降低到用原子力显微镜（AFM）在约1μm×约1μm至约100μm×约100μm的扫描尺寸下测得的小于约或甚至低达约或甚至约为了该说明书的目的，除非另有说明，表面粗糙度被表示为均方根（RMS）。粗抛光典型地导致从晶片表面去除约1μm至约20μm，更典型地从约5μm至约15μm的材料。
可以通过例如化学机械平面化（CMP）实现粗抛光（以及下述精抛光）。CMP典型地包括将晶片浸入研磨浆料中并通过聚合物垫抛光晶片。通过化学和机械手段的组合，晶片的表面被平滑化。典型地，进行抛光，直到达到化学和热稳定状态且直到晶片已实现其目标形状和平坦度。可以在可从Peter Wolters(例如，AC2000抛光机，Rendsburg,Germany),Fujikoshi(Tokyo,Japan),Speedfam(Kanagawa,Japan)或Lapmaster SFT(例如，LGP-708,Chiyoda-Ku,Japan)商业可得的双面抛光机上进行粗抛光。用于硅抛光的现有磨削垫（stock removal pad）可从Psiloquest(Orlando,Florida)和Rohm & Haas(Philadelphia,Pennsylvania)得到，并且基于二氧化硅（silica）的浆料可从Rohm & Haas,C abot(Boston,Massachusetts),Nalco(Naperville,Illinois),Bayer MaterialScience(Leverkusen,Germany)和DA NanoMaterials(Tempe,Arizona)购买。
可以在从约150g/cm2至约700g/cm2的垫压力下以约75g/cm2至约125g/cm2的浆料流速持续约300至约600秒进行粗抛光步骤。然而，应理解，在不背离本公开的范围的情况下，可以使用其他抛光时间、垫压力和浆料流速。
在粗抛光完成之后，可以对晶片进行清洗和干燥。另外，可以对晶片进行湿台（wet bench）或旋转（spin）清洁。湿台清洁可以包括使晶片与SC-1清洁溶液（即，氢氧化铵和过氧化氢）接触，可选地，在升高的温度（例如，约50℃至约80℃）下接触。旋转清洁包括与HF溶液和臭氧化水接触并可以在室温下进行。
在清洁之后，可以执行第二抛光步骤。第二抛光步骤典型地为精抛光。精抛光将晶片（例如，供体晶片、处理晶片或体晶片）的表面粗糙度降低到用AFM在约10μm×约10μm至约100μm×约100μm的扫描尺寸下测得的小于约精抛光甚至可以将表面粗糙度降低到在约10μm×约10μm至约100μm×约100μm的扫描尺寸下的小于约或小于约精抛光从表面层去除仅约0.5μm或更少的材料。
可从Lapmaster SFT获得用于精抛光的合适抛光机（例如，LGP-708,Chiyoda-Ku,Japan）。根据本公开的实施例，用于精抛光的垫为绒面革（suede）型的垫（也称为聚氨酯泡沫垫），例如来自Fujimi(Kiyoso,Japan)的SURFIN垫，来自Chiyoda KK(Osaka,Japan)的CIEGAL垫或来自Rohm and Haas的SPM垫。在该方面，应注意，为了本公开的目的，本文中提到的“聚氨酯泡沫垫”不包括诸如从Rohm and Haas可得的SUBA垫的聚氨酯浸渍的聚乙烯垫。然而，在不背离本公开的范围的情况下，可以在其他实施例中使用SUBA垫。除了使用聚氨酯泡沫垫之外，所使用的抛光浆料可以是胶体二氧化硅的溶液（例如，Syton-HT50；Du Pont AirProducts NanoMaterials(Tempe,Arizona)和苛性溶液（caustic solution）（例如，KOH）；或来自Fujimi的Glanzox 3900的混合物）。在某些实施例中，可以在精抛光的第一步骤中使用Syton-HT50和苛性剂的混合物，并在第二步骤中使用Glanzox 3900。在该方面，应注意，用于精抛光的聚氨酯泡沫垫和胶体二氧化硅溶液也可被用于粗抛光；然而，在不背离本公开的范围的情况下，可以将其他现有垫和浆料用于粗抛光。
可以持续至少约60秒或甚至约90、120、180秒进行精抛光。浆料流速范围可以为从约500ml/min至约750ml/min，且垫压力的范围可以为从约75g/cm2至约125g/cm2。然而，应理解，在不背离本公开的范围的情况下，可以使用其他抛光时间、垫压力和浆料流速。
通常，上述抛光和清洁步骤产生这样的晶片，所述晶片在其前表面上具有相对低的ROA（例如，小于约-700nm，小于约-600nm，小于约-500nm，小于约-400nm，小于约-300nm、小于约-250nm或者从约-10nm至约-700nm，从约-50nm至约-600nm，从约-100nm至约-500nm，从约-100nm至约-400nm或从约-100nm至约-300nm）以及在其前表面上具有相对少的明场缺陷（例如，在晶片表面上约3个或更少的尺寸大于约6nm的明场缺陷，或者约2个或更少、约1个或更少或甚至没有尺寸大于约6nm的明场缺陷和/或在其前表面处少于约6个的尺寸大于约4.8nm的明场缺陷，或者少于约4个、少于约2个或甚至没有尺寸大于约4.8nm的明场缺陷）。还应理解，虽然典型地关于用于制造SOI结构的处理晶片或供体晶片描述了本公开的抛光和清洁工艺以及本文中引用的滚降量和明场缺陷量，但这些方法可以用于制造体单晶硅晶片且该晶片可以以所述滚降量和明场缺陷为特征。此外，在特定实施例中，可以提供晶片的群（population）（例如，以诸如晶片盒为存储单位的晶片的集合），其中每个晶片都以上述滚降量和明场缺陷量为特征。所述晶片的群可以包括至少约10个晶片、至少约25个晶片、至少约50个晶片、至少约100个晶片或甚至至少约1000个晶片。
实例
实例1：具有可变ROA的SOI结构的未接合宽度
通过将处理晶片接合到在其表面上具有电介质层（145nm厚）的供体晶片并随后沿在供体晶片内形成的劈裂面进行劈裂，制备六个300mm SOI结构。劈裂面是通过以36keV的能量和1×1016离子/cm2的剂量注入He+离子并随后以48keV的能量和5×1015离子/cm2的剂量注入H2 +离子而在供体晶片中形成的（Quantum H Implanter（型号为Q843）,Applied Materials(Santa Clara,California)）。通过加热到350℃而进行劈裂（A412Furnace,ASM(Almere,The Netherlands)）。
从各自具有约-800nm的厚度ROA的供体晶片和处理晶片制备一对SOI结构。从具有约-800nm的厚度ROA的处理晶片和约-200nm的厚度ROA的供体晶片制备另一对SOI结构。从各自具有约-200nm的厚度ROA的处理晶片和供体晶片制备另一对SOI结构。所有具有约-200nm的厚度ROA的供体晶片和/或处理晶片是通过用聚氨酯泡沫垫进行粗抛光并随后清洁且然后用聚氨酯泡沫垫精抛光而制备成的。ROA是通过使用KLA-Tencor WaferSight Analysis软件测得的且是通过如下步骤确定的：确定晶片厚度分布并在平均厚度分布中拟合与该结构的中心相距124mm的点和相距140mm的点之间的一阶线，并且确定参考线和与中心相距149mm的点之间的距离。
图7以图表的形式示例了上述晶片的未接合区宽度随厚度ROA的变化。从图7可以看出，从具有约-200nm的厚度ROA的处理晶片和供体晶片制备的SOI晶片的电介质层从处理晶片的边缘延伸到小于约1mm（具体地，分别延伸到0.71mm和0.62mm）（即，“未接合区宽度”），而其他SOI结构具有大得多的未接合宽度。
图8以图表的形式示例了上述晶片的未接合区宽度随前表面ROA的变化，且图9示例了未接合区宽度随前表面形状的二阶导数（zdd）的变化。从这两个图可以看出，前表面ROA并非很好地与未接合宽度相关联，而前表面二阶导数很好地与未接合宽度相关联。
实例2：从新的和常规供体晶片和/或处理晶片制备的SOI结构中的未 接合宽度的比较
从以下示出的供体晶片和处理晶片的各种组合制备四组300mm SOI结构：
(a)常规供体晶片和常规处理晶片（即，没有对供体或处理晶片进行粗抛光和精抛光之间的清洁步骤）；
(b)新的供体晶片（即，用聚氨酯泡沫垫进行粗抛光，随后执行清洁步骤，并接着用聚氨酯泡沫垫进行精抛光）和常规处理晶片；
(c)新的供体晶片和通过未知工艺制备的处理晶片；以及
(d)新的供体晶片和新的处理晶片。
对来自每个组(a)-(d)的两个晶片进行分析，以确定厚度ROA、前表面ROA和前表面形状的二阶导数（zdd）。在图10中以图表的形式示例了晶片组(a)-(d)的厚度ROA。在图11中以图表的形式示出了晶片组(a)-(d)的前表面ROA。在图12中以图表的形式示出了晶片组(a)-(d)的前表面形状的二阶导数。从图10-12可以看出，厚度ROA（图10）和二阶导数参数（图12）聚在一起，而前表面ROA（图11）较分散。四个常规处理晶片（组A和组B的常规晶片）的平均厚度ROA为约-814nm。两个常规供体晶片（组A）的平均厚度ROA为约-771nm。六个新的供体晶片（组B、C和D的新供体晶片）的平均厚度ROA为约-203nm。新的处理晶片（组D的处理晶片）的平均厚度ROA为-162nm。
每个供体晶片和处理晶片都是由通过Czochralski法生长的单晶硅构成。每个通过新方法（用聚氨酯泡沫垫进行粗抛光，随后执行清洁步骤，并接着用聚氨酯泡沫垫进行精抛光）制备的供体晶片和处理晶片都不包含任何尺寸大于约6nm的明场缺陷且包含2个或更少的尺寸大于约4.8nm的明场缺陷。
通过在供体晶片上形成氧化硅电介质层并将该电介质层接合到处理晶片来制备每一个SOI结构。通过常规方法劈裂供体晶片以留下硅层。在Nikon Nomarski Optical Microscope上分析每个SOI结构，以确定其中硅器件层没有延伸到SOI结构边缘（即，处理晶片的周边边缘）的区域的宽度。
从图13可以看出，经过平均，使用常规供体晶片和处理晶片的SOI结构（(a)）具有从SOI结构的中心延伸到与中心相距约148.0mm（半径的98.7%）的硅层，使用新的供体晶片和常规处理晶片制成的SOI结构（(b)）具有从SOI结构的中心延伸到与中心相距约148.5mm（半径的99.0%）的硅层，使用新的供体晶片和商业获得的处理晶片制成的SOI结构（(c)）具有从SOI结构的中心延伸到与中心相距约149mm（半径的99.3%）的硅层，而使用新的供体晶片和新的处理晶片制成的SOI结构（(d)）具有从SOI结构的中心延伸到与中心相距约149.3mm（半径的99.5%）的硅层。可以看出，新的供体晶片和/或处理晶片有利地使得硅层半径增加，由此增加用于器件制造的可用面积而不将明场缺陷的数目增加到不可接受的水平（例如，增加到1个或更多的尺寸为6nm或更大的缺陷的量或者3个或更多的尺寸大于4.8nm的明场缺陷的量）。
在图5中示出了从新的供体晶片和新的处理晶片（用聚氨酯泡沫垫进行粗抛光，随后执行清洁步骤，并接着用聚氨酯泡沫垫进行精抛光）制成的SOI结构的Nikon Nomarski Optical Microscope图像。未接合区69的宽度60为0.57mm。在图6中示出了从常规供体晶片和常规处理晶片（即，没有在粗抛光与精抛光之间的清洁步骤）制成的SOI结构的NikonNomarski Optical Microscope图像。未接合区69的宽度60为2.28mm。
当介绍本公开或其优选实施例的要素时，冠词“一”、“一个”、“该”、以及“所述”旨在意味着存在一个或多个所述要素。术语“包括”、“包含”以及“具有”旨在是包含性的，意味着可以存在除所列出的要素之外的其他要素。
由于可以在不背离本公开的范围的情况下对上述装置和方法进行各种改变，因此以上描述中包含的和在附图中示出的所有事物应被解释为示例性的而不是限制性的。

Claims (80)

1.一种制造绝缘体上硅结构的方法，所述结构包括处理晶片、硅层以及位于所述处理晶片与所述硅层之间的电介质层，所述结构具有中心轴、与所述中心轴大致垂直的前表面和后表面、连接所述前表面和后表面的周边边缘以及从所述中心轴延伸到所述周边边缘的半径，所述方法包括：
在供体晶片和处理晶片中的至少一者的前表面上形成电介质层；
将所述电介质层接合到所述供体晶片和所述处理晶片中的至少一者以形成接合的晶片，其中所述供体晶片和所述处理晶片中的至少一者具有小于-600nm的厚度滚降量，其中，通过以下基于所述供体晶片或处理晶片的厚度分布的测量协议来定义所述厚度滚降量：
在所述厚度分布上的第一预估点与第二预估点之间形成参考线，所述第一预估点和第二预估点中的每一个与所述结构的所述中心轴相距一距离，所述第一预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的82.7％，并且所述第二预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的93.3％；
测量所述参考线与所述晶片厚度分布上的第三预估点之间的距离，所述第三预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的99.3％；以及
沿所述供体晶片内的分离面分离所述接合的晶片，使得所述硅层保留为被接合到所述电介质层而形成所述绝缘体上硅结构。
2.根据权利要求1的方法，其中，所述电介质层形成在所述供体晶片上，且所述电介质层被接合到所述处理晶片，所述处理晶片具有小于-600nm的厚度滚降量。
3.根据权利要求1的方法，其中，所述电介质层形成在所述供体晶片上，且所述电介质层被接合到所述处理晶片，所述供体晶片具有小于-600nm的厚度滚降量。
4.根据权利要求1的方法，其中，所述电介质层形成在所述处理晶片上，且所述电介质层被接合到所述供体晶片，所述供体晶片具有小于-600nm的厚度滚降量。
5.根据权利要求1的方法，其中，所述电介质层形成在所述处理晶片上，且所述电介质层被接合到所述供体晶片，所述处理晶片具有小于-600nm的厚度滚降量。
6.根据权利要求1的方法，其中，所述处理晶片具有小于-400nm的厚度滚降量。
7.根据权利要求1的方法，其中，所述供体晶片具有小于-400nm的厚度滚降量。
8.根据权利要求1的方法，其中，所述参考线被拟合为一阶线性线。
9.根据权利要求1的方法，其中，所述参考线被拟合为三阶多项式。
10.根据权利要求1的方法，其中，所述厚度滚降量为平均厚度滚降量。
11.根据权利要求10的方法，其中，所述平均厚度滚降量为在8个晶片半径处进行的8个厚度滚降量测量的平均。
12.根据权利要求1的方法，其中，所述供体晶片和所述处理晶片中的至少一者具有小于-1100nm/mm2的其前表面形状的二阶倒数。
13.根据权利要求1的方法，其中，所述供体晶片和所述处理晶片中的至少一者在其前表面处具有3个或更少的尺寸大于6nm的明场缺陷。
14.根据权利要求1的方法，其中，所述供体晶片和所述处理晶片中的至少一者在其前表面处没有尺寸大于6nm的明场缺陷。
15.根据权利要求1的方法，其中，所述供体晶片和所述处理晶片中的至少一者在其前表面处具有少于6个的尺寸大于4.8nm的明场缺陷。
16.根据权利要求1的方法，其中，所述供体晶片和所述处理晶片中的至少一者在其前表面处没有尺寸大于4.8nm的明场缺陷。
17.根据权利要求1的方法，其中，所述硅层从所述结构的所述中心轴延伸到所述结构的所述半径的98.9％的点。
18.根据权利要求1的方法，其中，所述供体晶片和所述处理晶片中的至少一者具有前表面和后表面，且通过以下步骤制备所述晶片：
执行第一抛光步骤，所述第一抛光步骤包括抛光所述晶片的所述前表面；
在所述第一抛光步骤之后执行清洁步骤，所述清洁步骤包括清洁所述晶片的所述前表面；以及
在所述清洁步骤之后执行第二抛光步骤，所述第二抛光步骤包括抛光所述晶片的所述前表面。
19.根据权利要求18的方法，其中，在所述第一抛光步骤期间在抛光所述前表面的同时抛光所述处理晶片的所述后表面。
20.根据权利要求18的方法，其中，所述第一抛光步骤将所述晶片的所述前表面的表面粗糙度降低到小于
21.根据权利要求18的方法，其中，所述第二抛光步骤将所述晶片的所述前表面的表面粗糙度降低到小于
22.根据权利要求18的方法，其中，所述第一抛光步骤包括用聚氨酯泡沫垫抛光所述晶片。
23.根据权利要求18的方法，其中，所述第一抛光步骤包括使胶体二氧化硅浆料与所述晶片接触。
24.根据权利要求18的方法，其中，所述第二抛光步骤包括用聚氨酯泡沫垫抛光所述晶片。
25.根据权利要求18的方法，其中，所述第二抛光步骤包括使胶体二氧化硅浆料与所述晶片接触。
26.根据权利要求18的方法，其中，所述清洁步骤包括清洗所述晶片。
27.根据权利要求18的方法，其中，所述清洁步骤包括使所述晶片与氢氧化铵和过氧化氢溶液接触。
28.根据权利要求1的方法，其中，所述供体晶片具有前表面和后表面，且通过以下步骤制备所述供体晶片：
执行第一抛光步骤，所述第一抛光步骤包括抛光所述供体晶片的所述前表面；
在所述第一抛光步骤之后执行清洁步骤，所述清洁步骤包括清洁所述供体晶片的所述前表面；以及
在所述清洁步骤之后执行第二抛光步骤，所述第二抛光步骤包括抛光所述供体晶片的所述前表面。
29.根据权利要求28的方法，其中，在所述第一抛光步骤期间在抛光所述前表面的同时抛光所述供体晶片的所述后表面。
30.根据权利要求28的方法，其中，所述第一抛光步骤将所述供体晶片的所述前表面的表面粗糙度降低到通过1μm×1μm至100μm×100μm的AFM扫描尺寸测得的小于
31.根据权利要求28的方法，其中，所述第二抛光步骤将所述供体晶片的所述前表面的表面粗糙度降低到通过10μm×10μm至100μm×100μm的AFM扫描尺寸测得的小于
32.根据权利要求28的方法，其中，所述第一抛光步骤包括用聚氨酯泡沫垫抛光所述晶片。
33.根据权利要求28的方法，其中，所述第一抛光步骤包括使胶体二氧化硅浆料与所述晶片接触。
34.根据权利要求28的方法，其中，所述第二抛光步骤包括用聚氨酯泡沫垫抛光所述晶片。
35.根据权利要求28的方法，其中，所述第二抛光步骤包括使胶体二氧化硅浆料与所述晶片接触。
36.根据权利要求28的方法，其中，所述清洁步骤包括清洗所述晶片。
37.根据权利要求28的方法，其中，所述清洁步骤包括使所述晶片与氢氧化铵和过氧化氢溶液接触。
38.一种接合的绝缘体上硅结构，该接合的结构包括处理晶片、供体晶片以及位于所述处理晶片与所述供体晶片之间的电介质层，所述电介质层被部分地接合到所述处理晶片，所述接合的绝缘体上硅结构具有中心轴、周边边缘以及从所述中心轴延伸到所述周边边缘的半径，其中，所述电介质层与所述处理晶片之间的接合从所述接合的绝缘体上硅结构的所述中心轴延伸到所述接合的绝缘体上硅结构的所述半径的至少99.5％的点，所述供体晶片和所述处理晶片中的至少一者具有小于-600nm的厚度滚降量，其中，通过以下基于所述供体晶片或处理晶片的厚度分布的测量协议来定义所述厚度滚降量：
在所述厚度分布上的第一预估点与第二预估点之间形成参考线，所述第一预估点和第二预估点中的每一个与所述结构的所述中心轴相距一距离，所述第一预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的82.7％，并且所述第二预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的93.3％；
测量所述参考线与所述晶片厚度分布上的第三预估点之间的距离，所述第三预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的99.3％。
39.根据权利要求38的接合的绝缘体上硅结构，其中，所述电介质层与所述处理晶片之间的接合从所述接合的绝缘体上硅结构的所述中心轴延伸到所述接合的绝缘体上硅结构的所述半径的至少99.6％的点。
40.根据权利要求38的接合的绝缘体上硅结构，其中，所述处理晶片和所述供体晶片中的至少一者具有小于-400nm的厚度滚降量。
41.根据权利要求38的接合的绝缘体上硅结构，其中，所述供体晶片和所述处理晶片中的至少一者具有小于-1100nm/mm2的其前表面形状的二阶倒数。
42.根据权利要求38的接合的绝缘体上硅结构，其中，所述电介质层和所述处理晶片形成界面，所述处理晶片在所述界面处具有3个或更少的尺寸大于6nm的明场缺陷。
43.根据权利要求38的接合的绝缘体上硅结构，其中，所述电介质层和所述处理晶片形成界面，所述处理晶片在所述界面处具有少于6个的尺寸大于4.8nm的明场缺陷。
44.根据权利要求38的接合的绝缘体上硅结构，其中，所述电介质层和所述供体晶片形成界面，所述供体晶片在所述界面处具有3个或更少的尺寸大于6nm的明场缺陷。
45.根据权利要求38的接合的绝缘体上硅结构，其中，所述电介质层和所述供体晶片形成界面，所述供体晶片在所述界面处具有少于6个的尺寸大于4.8nm的明场缺陷。
46.一种接合的绝缘体上硅结构，该接合的结构包括处理晶片、供体晶片以及位于所述处理晶片与所述供体晶片之间的电介质层，所述电介质层被部分地接合到所述供体晶片，所述接合的绝缘体上硅结构具有中心轴、周边边缘以及从所述中心轴延伸到所述周边边缘的半径，其中，所述电介质层与所述供体晶片之间的接合从所述接合的绝缘体上硅结构的所述中心轴延伸到所述接合的绝缘体上硅结构的所述半径的至少99.5％至99.9％的点，所述供体晶片和所述处理晶片中的至少一者具有小于-600nm的厚度滚降量，其中，通过以下基于所述供体晶片或处理晶片的厚度分布的测量协议来定义所述厚度滚降量：
在所述厚度分布上的第一预估点与第二预估点之间形成参考线，所述第一预估点和第二预估点中的每一个与所述结构的所述中心轴相距一距离，所述第一预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的82.7％，并且所述第二预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的93.3％；
测量所述参考线与所述晶片厚度分布上的第三预估点之间的距离，所述第三预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的99.3％。
47.根据权利要求46的接合的绝缘体上硅结构，其中，所述电介质层与所述供体晶片之间的接合从所述接合的绝缘体上硅结构的所述中心轴延伸到所述接合的绝缘体上硅结构的所述半径的至少99.6％的点。
48.根据权利要求46的接合的绝缘体上硅结构，其中，所述处理晶片和所述供体晶片中的至少一者具有小于-400nm的厚度滚降量。
49.根据权利要求46的接合的绝缘体上硅结构，其中，所述供体晶片和所述处理晶片中的至少一者具有小于-1100nm/mm2的其前表面形状的二阶倒数。
50.根据权利要求46的接合的绝缘体上硅结构，其中，所述电介质层和所述处理晶片形成界面，所述处理晶片在所述界面处具有3个或更少的尺寸大于6nm的明场缺陷。
51.根据权利要求46的接合的绝缘体上硅结构，其中，所述电介质层和所述处理晶片形成界面，所述处理晶片在所述界面处具有少于6个的尺寸大于4.8nm的明场缺陷。
52.根据权利要求46的接合的绝缘体上硅结构，其中，所述电介质层和所述供体晶片形成界面，所述供体晶片在所述界面处具有3个或更少的尺寸大于6nm的明场缺陷。
53.根据权利要求46的接合的绝缘体上硅结构，其中，所述电介质层和所述供体晶片形成界面，所述供体晶片在所述界面处具有少于6个的尺寸大于4.8nm的明场缺陷。
54.一种绝缘体上硅结构，所述结构包括处理晶片、硅层、位于所述处理晶片与所述硅层之间的电介质层、以及位于所述电介质层与所述处理晶片之间的界面，所述处理晶片具有中心轴、周边边缘以及从所述中心轴延伸到所述周边边缘的半径，其中，所述硅层从所述处理晶片的所述中心轴延伸到所述处理晶片的所述半径的至少98.9％的点，所述处理晶片在所述界面处具有3个或更少的尺寸大于6nm的明场缺陷，所述处理晶片具有小于-600nm的厚度滚降量，其中，通过以下基于所述处理晶片的厚度分布的测量协议来定义所述厚度滚降量：
在所述厚度分布上的第一预估点与第二预估点之间形成参考线，所述第一预估点和第二预估点中的每一个与所述结构的所述中心轴相距一距离，所述第一预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的82.7％，并且所述第二预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的93.3％；
测量所述参考线与所述晶片厚度分布上的第三预估点之间的距离，所述第三预估点与所述结构的所述中心轴之间的距离为所述结构的所述半径的99.3％。
55.根据权利要求54的绝缘体上硅结构，其中，所述硅层从所述处理晶片的所述中心轴延伸到所述处理晶片的所述半径的至少99.4％的点。
56.根据权利要求54的绝缘体上硅结构，其中，所述电介质层从所述处理晶片的所述中心轴延伸到所述处理晶片的所述半径的至少98.9％的点。
57.根据权利要求54的绝缘体上硅结构，其中，所述处理晶片在所述界面处没有尺寸大于6nm的明场缺陷。
58.根据权利要求54的绝缘体上硅结构，其中，所述处理晶片在所述界面处具有少于6个的尺寸大于4.8nm的明场缺陷。
59.根据权利要求54的绝缘体上硅结构，其中，所述电介质层和所述硅层形成界面，所述硅层在该界面处具有3个或更少的尺寸大于6nm的明场缺陷。
60.根据权利要求54的绝缘体上硅结构，其中，所述电介质层和所述硅层形成界面，所述硅层在该界面处具有少于6个的尺寸大于4.8nm的明场缺陷。
61.根据权利要求54的绝缘体上硅结构，其中，所述处理晶片具有小于-400nm的厚度滚降量。
62.根据权利要求54的绝缘体上硅结构，其中，所述处理晶片具有小于-1100nm/mm2的其前表面形状的二阶倒数。
63.一种半导体晶片，其具有中心轴、与所述中心轴大致垂直的前表面和后表面、连接所述前表面和后表面的周边边缘、以及从所述中心轴延伸到所述周边边缘的半径，所述晶片具有小于-600nm的厚度滚降量，其中，通过以下基于所述晶片的厚度分布的测量协议来定义所述厚度滚降量：
在所述厚度分布上的第一预估点与第二预估点之间形成参考线，所述第一预估点和第二预估点中的每一个与所述晶片的所述中心轴相距一距离，所述第一预估点与所述晶片的所述中心轴之间的距离为所述晶片的所述半径的82.7％，并且所述第二预估点与所述晶片的所述中心轴之间的距离为所述晶片的所述半径的93.3％；
测量所述参考线与所述晶片厚度分布上的第三预估点之间的距离，所述第三预估点与所述晶片的所述中心轴之间的距离为所述晶片的所述半径的99.3％，
所述晶片在所述晶片的所述前表面处具有3个或更少的尺寸大于6nm的明场缺陷。
64.根据权利要求63的半导体晶片，其中，所述晶片在所述晶片的所述前表面处没有尺寸大于6nm的明场缺陷。
65.根据权利要求63的半导体晶片，其中，所述晶片在所述晶片的所述前表面处没有尺寸大于4.8nm的明场缺陷。
66.根据权利要求63的半导体晶片，其中，所述晶片具有小于-400nm的厚度滚降量。
67.根据权利要求63的半导体晶片，其中，所述参考线被拟合为一阶线性线。
68.根据权利要求63的半导体晶片，其中，所述参考线被拟合为三阶多项式。
69.根据权利要求63的半导体晶片，其中，所述厚度滚降量为平均厚度滚降量。
70.根据权利要求69的半导体晶片，其中，所述平均厚度滚降量为在8个晶片半径处进行的8个厚度滚降量测量的平均。
71.根据权利要求63的半导体晶片，其中，所述晶片具有小于-1100nm/mm2的其前表面形状的二阶倒数。
72.根据权利要求63的半导体晶片，其中，所述晶片为处理晶片。
73.根据权利要求63的半导体晶片，其中，所述晶片为供体晶片。
74.根据权利要求63的半导体晶片，其中，所述半导体晶片由单晶硅构成。
75.根据权利要求63的半导体晶片，其中，所述半导体晶片为25个晶片的群中的一个晶片，其中，每个晶片具有中心轴、与所述中心轴大致垂直的前表面和后表面、连接所述前表面和后表面的周边边缘、以及从所述中心轴延伸到所述周边边缘的半径，每个晶片具有小于-700nm的厚度滚降量，所述晶片在该晶片的所述前表面处具有3个或更少的尺寸大于6nm的明场缺陷。
76.根据权利要求75的半导体晶片，其中，每个晶片在该晶片的所述前表面处具有2个或更少的尺寸大于6nm的明场缺陷。
77.根据权利要求75的半导体晶片，其中，每个晶片在该晶片的所述前表面处没有尺寸大于6nm的明场缺陷。
78.根据权利要求75的半导体晶片，其中，每个晶片具有少于6个的尺寸大于4.8nm的明场缺陷。
79.根据权利要求75的半导体晶片，其中，每个晶片在该晶片的所述前表面处没有尺寸大于4.8nm的明场缺陷。
80.根据权利要求75的半导体晶片，其中，每个晶片具有小于-400nm的厚度滚降量。
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