TW201806075A - 用於製作應變式絕緣體上半導體底材之方法 - Google Patents

用於製作應變式絕緣體上半導體底材之方法 Download PDF

Info

Publication number
TW201806075A
TW201806075A TW106116265A TW106116265A TW201806075A TW 201806075 A TW201806075 A TW 201806075A TW 106116265 A TW106116265 A TW 106116265A TW 106116265 A TW106116265 A TW 106116265A TW 201806075 A TW201806075 A TW 201806075A
Authority
TW
Taiwan
Prior art keywords
layer
substrate
single crystal
strained
crystal semiconductor
Prior art date
Application number
TW106116265A
Other languages
English (en)
Other versions
TWI711118B (zh
Inventor
華特 史渥森班曲
古拉梅 夏班尼
尼可拉斯 戴佛
Original Assignee
索泰克公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 索泰克公司 filed Critical 索泰克公司
Publication of TW201806075A publication Critical patent/TW201806075A/zh
Application granted granted Critical
Publication of TWI711118B publication Critical patent/TWI711118B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76251—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques
    • H01L21/76254—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using bonding techniques with separation/delamination along an ion implanted layer, e.g. Smart-cut, Unibond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
    • H01L21/76275—Vertical isolation by bonding techniques

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Recrystallisation Techniques (AREA)
  • Element Separation (AREA)
  • Peptides Or Proteins (AREA)

Abstract

本發明涉及一種用於製作一應變式絕緣體上半導體底材之方法，該方法包括： (a) 提供一施體底材(1)使其包含一單晶半導體層(12)； (b) 提供一受體底材(2)使其包含由一應變單晶半導體材料製成之一表面層(20)； (c) 使該施體底材(1)鍵合至該受體底材(2)，一介電層(13, 22)在介面處； (d) 使該單晶半導體層(12)從該施體底材移轉至該受體底材； (e) 經由伸入該受體底材(2)並超過該應變半導體材料層(20)之隔離溝渠(T)，切割由被移轉的單晶半導體層、該介電層及該應變半導體材料層所構成堆疊之一部分，所述切割操作會造成該應變半導體材料中應變的鬆弛，並使所述應變的至少一部分施加至被移轉的單晶半導體層。 該施體底材(1)包含一單晶載體底材(10)、一中間層(11)及該單晶半導體層(12)，相對於該載體底材(10)材料及所述單晶半導體層(12)材料，該中間層(11)構成一蝕刻停止層，步驟(d)包括移轉該單晶半導體層(12)、該中間層(11)及該載體底材(10)的一部分(15)。在步驟(d)及(e)之間，可就該載體底材之所述部分(15)進行相對於該中間層(11)之第一選擇性蝕刻操作，以及就該中間層(11)進行相對於該單晶半導體層(12)之第二選擇性蝕刻操作。

Description

用於製作應變式絕緣體上半導體底材之方法
本發明與一種用於製作一應變式絕緣體上半導體(semiconductor-on-insulator)底材之方法有關。
就數位應用而言，尤其是製程世代(technology node) 超過22 奈米節點的數位應用，會尋找具有增強電荷載子遷移率(charge carrier mobility)之材料。
這些材料中，FD-SOI(「全空乏絕緣體上矽(fully depleted silicon-on-insulator)」之縮寫)底材之特點在於一埋置電絕緣層上之一非常薄(即厚度通常小於50奈米)矽層，該矽層可被用以形成一互補式金屬氧化物半導體(CMOS)電晶體之通道。
應變式絕緣體上矽(strained silicon-on-insulator，sSOI)已經被認定為一解決方法，可讓該矽層中的電荷載子的遷移率被強化且具有良好效能。
目前已知有不同製造方法。
美國專利文件 2014/0225160 揭露一方法，詳言之，該方法允許在一受體底材表面上一矽鍺層中所存在之應變之至少部分，得以透過用於形成該SOI之埋置絕緣層之一介電層，而移轉至鍵合於該受體底材之一初始鬆弛(initially relaxed)矽層。當所述堆疊之一部分，被伸入到該受體底材且至少超過該應變矽鍺層之溝渠所切割時，此應變移轉就會發生。因此，該矽鍺層之壓縮應變(compressive strain)之鬆弛，至少有部分會以該矽層之拉伸應變(tensile strain)的形式被傳遞。
根據此原則，一應變式SOI底材可根據以下步驟製作而成： - 提供一施體底材1，使其包含被一氧化矽層13覆蓋之一單晶矽層10(參考圖1A)； - 將離子種植入施體底材1，以形成一弱化區14，以定義出待移轉之一矽層12 ( 參考圖1B)； - 提供一受體底材2，使其包含由受到壓縮應變之矽鍺所製成之一表面層20( 參考圖1C)； - 將該施體底材1鍵合到該受體底材2，該氧化矽層13(其用來形成該應變式SOI層之埋置絕緣層)及該應變矽鍺層20位於鍵合介面( 參考圖1D)； - 以沿著該弱化區14分離該施體底材的方式，將該單晶矽層12移轉到該受體底材2(參考圖1E)； - 在由該應變矽鍺層20、該埋置氧化物層13及該移轉半導體層12所構成堆疊之一部分的周圍形成溝渠T，使其伸入該受體底材2且超過該應變矽鍺層20 (參考圖1F)。所述切割操作會造成該矽鍺(層)至少部分鬆弛、從而讓應變式絕緣體上半導體底材(以sSOI表示)得以形成。
就FDSOI技術而言，該應變矽層之表面必須要呈現一高度粗糙，且所述層厚度必須呈現高度均勻性。因此，一般而言，以原子顯微儀(atomic force microscope)所辨識之該表面粗糙度，在30x30平方微米範圍測量之均方根值(RMS value) 應小於1 Å。以橢偏儀所辨識之單片晶圓內(intra-wafer)厚度之均勻性(即在同一底材內的厚度)，在該底材表面上任何一點對應之厚度，應保持在目標平均厚度之 5 Å以內。
為達到此目標，被移轉的單晶矽層之一最後加工步驟，應在該單晶矽層移轉到受體底材後、該些溝渠結構形成前實施，以降低該單晶矽層之粗糙度並使其薄化以獲得所需厚度。
常規之熱平滑化處理技術，不能用於包含一矽鍺層之應變式SOI底材上。詳細而言，所使用之熱處理會造成該矽鍺層之一部分鍺擴散出來，導致將應變從所述層移轉至被轉移單晶矽層的效果喪失。
除此之外，基於目前技術的程度，化學機械研磨(Chemical-Mechanical Polishing)亦不適於製作具有所需厚度均勻性之底材。
本發明之一目的，係設計一種用於製作應變式SOI底材之方法，其可獲得應變半導體層所需之均勻性與粗糙度，而不會在移轉應變的過程中損失效果。
根據本發明所提出之一種用於製作應變式SOI底材之方法包括： (a) 提供一施體底材使其包含一單晶半導體層； (b) 提供一受體底材使其包含由一應變單晶半導體材料製成之一表面層； (c) 使該施體底材鍵合至該受體底材，一介電層在介面處； (d) 使該單晶半導體層從該施體底材移轉至該受體底材； (e) 經由伸入該受體底材並超過該應變半導體材料層之隔離溝渠，切割由被移轉的單晶半導體層、該介電層及該應變半導體材料層所構成堆疊之一部分，所述切割操作會造成該應變半導體材料中應變的鬆弛，並使所述應變的至少一部分施加至被移轉的單晶半導體層； 所述方法之特徵在於： - 步驟(a)中提供的該施體底材，依序包含一單晶載體底材、一中間層及所述單晶半導體層，相對於該載體底材材料及所述單晶半導體層材料，該中間層構成一蝕刻停止(etch-stop)層，步驟(d)包括移轉該單晶半導體層、該中間層及該載體底材的一部分，到該受體底材；且 - 在步驟(d)及(e)之間，可就該載體底材之所述部分進行相對於所述中間層之一第一選擇性蝕刻操作，以及就該中間層進行相對於該單晶半導體層之一第二選擇性蝕刻操作。
本說明書與平行於上述該些層的主要表面之一平面中的應變有關。
使用包含不同化學成分的多個層而可依序進行選擇性蝕刻之一施體底材，可避免為了平滑化之目的而必須使用回火處理(annealing)以獲得該最終底材之應變半導體層所需均勻性及粗糙度。
根據本發明之有利特點，不論單獨或組合實施： - 該施體底材係透過在該單晶載體底材上磊晶生長該中間層，然後磊晶生長該單晶半導體層而形成； - 該載體底材包含與該單晶半導體層之材料完全相同之第一材料，且該中間層包含與第一材料不同之第二材料，該中間層之厚度係被選定，以使所述第二材料保留所述第一材料之晶格參數； - 該單晶半導體層為矽製，且該中間層為矽鍺製； - 該中間層之厚度係在5至20奈米之間； - 該應變半導體材料層包含矽鍺； - 所述應變半導體層係透過在一矽製基底底材上磊晶生長而形成； - 在步驟(d) 完成後，包含在該被移轉的單晶半導體層與該應變半導體材料層之間的介電層厚度小於或等於50奈米，較佳者為小於或等於25奈米； - 步驟(a)包括將離子種源植入該施體底材之操作，以形成伸入該載體底材之一弱化區，且步驟(d)包括沿著該弱化區將該施體底材分離，以將該單晶半導體層、該中間層及該載體底材的一部分，移轉至該受體底材； - 步驟(b)額外包括在該受體底材的應變半導體材料層上形成一介電鍵合層或由與該施體底材之單晶半導體層相同的鬆弛單晶材料組成之一鍵合層；且步驟(c)中，所述鍵合層位於該施體底材與該受體底材之間的鍵合介面； - 該施體底材包含該單晶半導體層上之第一介電層； - 根據一實施方式，形成在該受體底材上的鍵合層為一第二介電層，該第一介電層及第二介電層一起形成所述應變式SOI底材之一埋置電絕緣層； - 該鍵合層包含一半導體材料之氧化物或氮化物； - 該鍵合層係透過在該受體底材之應變半導體材料層上沉積而形成； - 該鍵合層之厚度在1至30奈米之間； - 根據另一實施方式，該鍵合層係透過在該應變半導體材料層上磊晶生長與該單晶半導體層相同的半導體材料而形成； - 所述鍵合層之厚度在1至20奈米之間。
本發明之方法提供一施體底材，使其包含用於形成應變式SOI底材之應變層的至少一單晶半導體層。
該施體底材係一複合底材，亦即其由至少二個不同材料層所組成，包含設置在所述底材表面上之單晶半導體層。
更詳細而言，該施體底材依序包含一單晶載體底材、一中間層及所述單晶半導體層，相對於該載體底材材料及所述單晶半導體層材料，該中間層構成一蝕刻停止層。為達到此目標，該中間層係由化學成分不同於該載體底材材料及所述單晶半導體層材料的材料製作而成，其材料之選擇可依據其蝕刻劑及所需選擇性之性質而定。
在一特別有利之方式下，該施體底材係透過在單晶載體底材上磊晶生長該中間層，然後磊晶生長該單晶半導體層而形成。相對於應變式SOI底材中所述層的預期效能水準，磊晶生長事實上是形成高品質且具有受控制厚度之單晶半導體層的最適合技術。詳言之，該最終應變式SOI底材所需的單晶半導體層之粗糙度及其厚度均勻性，係直接透過磊晶生長獲得，而非對單晶半導體層進行後續處理而獲得。
根據一較佳實施方式，該施體底材包含與該單晶半導體層材料完全相同之第一材料，且該中間層包含與該第一材料不同之一第二材料。
該中間層之厚度係被選定，使其薄到足以使所述第二材料保留所述第一材料之晶格參數，如此，在所述中間層上形成之該單晶半導體層便可處於該鬆弛狀態，且該第二材料中因晶格參數差異所產生之應變不會釋放而產生如錯位等晶體缺陷。因此，該中間層之厚度一般係在5至20奈米間。當中間層在化學蝕刻方面提供選擇性，而不會由於所涉晶體的晶格參數差異而引起應變時，此一厚度限制將有必要重新檢視。
根據本發明之另一特定實施方式，該單晶半導體層為矽製，且該中間層為矽鍺製，所述中間層的鍺含量為大約20%。
作為替代方案，該單晶半導體層可為鍺製，或為矽鍺製。
該單晶半導體層之厚度有利地在5至20奈米間，較佳者係在10至30奈米間。
根據一實施方式，該單晶半導體層被一介電層所覆蓋。所述介電層詳言之可為一半導體材料之一氧化物層或氮化物層。
舉例來說，若該單晶層係一矽層，該介電層可為一二氧化矽(SiO2 )層。
所述介電層會形成該應變式SOI之埋置絕緣層的全部或部分。
作為替代方案，該單晶半導體層未被此種介電層所覆蓋，且其自由表面形成該施體底材之表面。在此情況下，如以下說明，該應變式SOI底材之埋置絕緣層，會由形成在該受體底材上之一介電層所組成，該施體底材會基於移轉該單晶半導體層之目的而鍵合到該受體底材。
本發明另外提供一受體底材，其包括一應變半導體材料所製之一表面層。所述層係透過在一基底底材上之磊晶生長而形成，該基底底材具有之晶格參數(lattice parameter)不同於該應變層材料之晶格參數。
該應變半導體材料層中的應變可為壓縮應變或拉伸應變，這取決於期望應用於應變式SOI底材之半導體層而使用的材料及應變之性質。
舉例來說，該應變半導體材料層可以是一矽鍺層，其透過一矽基底底材上之磊晶生長而形成。該矽鍺層之鍺含量一般大約為20%到40%，雖然這些數值並非限制性，其可依據該矽鍺層的厚度而選擇。在此情況下，該矽鍺層中的應變為壓縮應變。
為了形成該應變式SOI底材，該施體底材之單晶半導體層應被移轉到該受體底材，此移轉包括鍵合該施體底材到該受體底材，以使該施體底材之單晶半導體層及該應變半導體材料層位於鍵合介面側之操作。
根據一實施方式，所述移轉涉及Smart Cut™方法。按已知方式，此移轉包括： - 在鍵合操作前，將離子種源植入該施體底材，以形成一弱化區，使得該施體底材之一部分被定義，使其包含不只是待移轉之該單晶半導體層，也包括該中間層及該載體底材之部分； - 在鍵合操作後，沿著該弱化區分離該施體底材。
實施此一方法之植入條件，為熟習本發明所屬技術領域者所知，因此本說明書中不再詳細說明。
在移轉後，該施體底材被移轉的部分進行進行一最後加工處理，讓移轉製程的相關殘餘缺陷得以被移除，且使被移轉的單晶半導體層得以平滑化與薄化到所需厚度。
此最後加工處理包括二蝕刻步驟： - 第一蝕刻操作：蝕刻移轉完成後所獲得結構的表面上的部分載體底材，該蝕刻操作相對於該中間層之材料具有選擇性。舉例而言，若載體底材為矽製，且該中間層為矽鍺製，該蝕刻劑可以氫氧化四甲基銨(Tetramethylammonium Hydroxide，TMAH)為主。 - 第二蝕刻操作：蝕刻該載體底材之第一蝕刻操作完成後所獲得結構的表面上之中間層，所述第二蝕刻操作相對於該單晶半導體層之材料具有選擇性。舉例而言，若該中間層為矽鍺製，且該單晶半導體層為矽製，該蝕刻劑可以乙酸(CH3 COOH)為主。
熟習本發明所屬技術領域者，有能力根據上述材料之特性，決定出此二蝕刻操作各自所適合的蝕刻劑以及實施條件。此外，本發明不限於選擇性濕式蝕刻，而是可同時涉及選擇性乾式蝕刻。
最後，由該被移轉的半導體層、該埋置絕緣層(其如上述揭露方式，從該鍵合層及/或從該施體底材之一介電層所形成)及該應變半導體材料層所組成堆疊之一部分，會被切割，以形成該應變式SOI底材。
本發明有利之處為，所述切割操作是透過蝕刻圍繞所述部分的隔離溝渠來進行。為了容許該應變半導體材料層之鬆弛，可被最佳地傳遞到該移轉單晶半導體層，所述溝渠應伸入該受體底材且超過所述應變半導體材料層。用於製作所述溝渠的技術已為熟習本發明所屬技術領域者所熟知，因此本說明書中不需詳細說明。
根據替代Smart Cut™方法之一實施方式，該移轉涉及將該施體底材從其背面，亦即相對於所述鍵合介面那側，進行薄化。如本發明所屬技術領域中廣為人知，此一薄化操作可涉及一個或多個乾式或濕式蝕刻及/或研磨步驟，尤其是化學機械研磨(Chemical-Mechanical Polishing)等等。在此例中，本發明之方法是透過上述二個選擇性蝕刻步驟進行。
本發明在所使用之移轉技術方面並無限制。
此最後加工處理之優點，是得以獲得一被轉移的單晶半導體層，其呈現均勻厚度及低粗糙度--基於所述層以壘晶生長方式製作--而不涉及易於導致該受體底材之層中應變鬆弛之一熱預算。詳細而言，若該受體底材之應變層為矽鍺製，沒有此一熱預算事實上可避免該應變層之鍺擴散出來。
此效應可見諸於圖2，其圖表顯示一結構內之鍺含量，該結構按照深度d(單位奈米)增加依序包含： - 一被移轉的單晶矽層； - 一埋置絕緣氧化矽層； - 一應變矽鍺層，其具有20%鍺含量； - 一矽基底底材。
曲線B到D顯示，以該結構每層的組成百分比計，不同熱預算施加於該結構時的鍺含量。
曲線A顯示初始結構之鍺含量。一如預期，該矽鍺層之鍺含量在整個厚度範圍均為恆定，且其他層之鍺含量為零。
曲線B對應於一般會在FDSOI底材上進行的一最後加工處理之一熱預算，亦即使用仰賴高熱預算之平滑化製程，以獲得一最終粗糙度，其相當於一經研磨之主體矽底材的粗糙度，該粗糙度透過原子顯微儀掃描30x30平方微米範圍測得大約為1 Å RMS。可以觀察到，該矽鍺層有顯著程度之鍺擴散到下方的矽載體底材，且有較小程度之鍺擴散到該埋置氧化層。該矽鍺層之鍺含量此時僅有16%，對應於該矽鍺層中的應變大幅減少。
曲線C對應於一般會在PDSOI底材(部分空乏SOI)上進行的一最後加工處理之一熱預算，亦即使用一或多個快速熱平滑化製程，以獲得一最終粗糙度，該最終粗糙度透過原子顯微儀掃描30x30平方微米範圍測得大約為2.5至 3 Å RMS。可以觀察到，該矽鍺層有一定程度之鍺擴散到下方的矽載體底材。該矽鍺層之鍺含量從與埋置絕緣層交界處的大約20%，變化至與下方矽載體底材交界處的大約18％，此變化對應於該矽鍺層中的應變顯著減少。
曲線D對應於根據本發明前述方法中所實施的熱預算。此例中所述之熱預算對應於，在本發明所屬技術領域中廣為人知的Smart Cut™方法所用分離回火製程中所施加的熱預算。可以觀察到，該矽鍺層之鍺含量，實質上維持與該初始結構之鍺含量相同，這對應於該矽鍺層中的應變獲得保存，因此，在溝渠結構形成期間，所述應變之鬆弛被最佳地傳遞到該移轉矽層。
根據本發明之一有利實施方式，該施體底材鍵合到該受體底材的步驟，係在所述受體底材之應變半導體材料層上形成一鍵合層之後，以允許就最終缺陷率而言能提供最佳鍵合品質之材料，得以在該鍵合介面互相接觸。
根據一實施方式，所述鍵合層係一介電層。
在該施體半導體之單晶半導體層也被一介電層(稱為第一介電層)覆蓋的情況下，該鍵合介面由所述第一介電層及該鍵合層(稱為第二介電層)組成。所述第一及第二介電層因此一起形成該最終應變式SOI之埋置絕緣層。
在該施體半導體之單晶半導體層未被一介電層覆蓋的情況下，該鍵合介面由所述單晶半導體層及該鍵合層組成。因此該鍵合層單獨形成該最終應變式SOI之埋置絕緣層。
本發明有利的是，該鍵合層包括一半導體材料之一氧化物或氮化物。
所述鍵合層係透過在該受體底材之應變半導體材料層上低溫沉積而形成。可以使用任何適合的沉積技術。在一非限制性方式下，可使用縮寫為PE-CVD(電漿輔助化學氣相沈積)或PE-ALD(電漿輔助原子層沈積)之習知氣相沉積。
該鍵合層厚度的選擇，係根據該施體底材之單晶半導體層上是否有一第一界電層存在，以獲得該埋置絕緣層之所需厚度，其一般小於或等於50奈米，較佳者為小於或等於25奈米。
本發明有利的是，所述厚度的選擇也同時考慮了在鍵合層沉積期間，施加於該受體底材之熱預算，以限制該應變半導體材料層中因此一熱預算而導致之應變鬆弛。
該鍵合層之厚度一般係在1至30奈米間。
根據另一實施方式，該鍵合層由與該施體底材之單晶半導體層(其處於鬆弛或至少部分鬆弛狀態)相同的單晶材料構成。
在此情況下，該單晶半導體層被一介電層所覆蓋，該介電層會形成該應變式SOI之埋置絕緣層。
該鍵合層係透過在該應變半導體材料層上，磊晶生長與該施體底材的單晶半導體層相同之半導體材料而形成。
該鍵合層之厚度的被有利地選擇，使其薄到足以在該矽鍺層及該鍵合介面之間提供所需程度之保護，同時，如先前實施方式，將在鍵合層沉積期間施加於該受體底材之熱預算納入考量，以限制該應變半導體材料層中因此一熱預算而導致之應變鬆弛。所述厚度的決定，也考慮鍵合前的表面初步處理所造成的材料移除，該初步處理包括濕式或乾式蝕刻。
作為示例，此一矽鍵合層之厚度係在1與20奈米間。
在上文提出之二種實施方式中，該鍵合介面或是使兩介電層互相接觸，或是使一介電層與該施體底材之單晶半導體相同材料(其處於鬆弛或至少部分鬆弛狀態)之一單晶材料層接觸。此二情況對應於具有最小最終缺陷率之鍵合組構。因此，相較於以圖1A到1F所示方法，以相同的清洗方式、施體底材製備及鍵合條件所獲得之應變式SOI底材，以本發明之方法所獲得之應變式SOI底材，其缺陷率程度以目視檢查降低了許多，詳細而言，這使得對應於該單晶半導體層之非移轉區(non-transferred zones)之孔洞數目大幅減少。
圖3A到3G示意描繪根據本發明之一實施方式製作一應變式SOI底材之步驟。
圖3A描繪施體底材1的提供，其包含一載體底材10，舉例而言為矽製、一中間層11，舉例而言為矽鍺製，以及一單晶層12，舉例而言為矽製。
此外，在圖3A所示實施方式中，該層12係由一介電層13所覆蓋。
圖3B描繪將離子種源植入該載體底材10，以形成一弱化區14，其限定出有待以Smart Cut™方法移轉之一部分(從該矽層13、該中間層12及該載體底材之一部分15所形成)。此步驟為選擇性，該移轉可以非Smart Cut™方法之其他方法進行，例如透過從施體底材之背面進行薄化。
圖3C描繪受體底材2的提供，該受體底材包含在一基底底材21上之一應變半導體材料所製之表面層20。
圖3D描繪一選擇性但有利的形成鍵合層22步驟。所述鍵合層22可由沉積在該應變半導體材料層20上之一介電材料構成；或作為替代方案，所述層22可透過在該應變半導體材料層20上磊晶生長與該層13相同且處於鬆弛或部分鬆弛狀態之材料而形成。
圖3E描繪將該施體底材鍵合到該受體底材，該些層13及22(或者，在沒有該鍵合層22的情況下則為13及20)在該鍵合介面I。在該層20存在且以一介電材料製成的情況下，其沿著該層13形成該最終應變式SOI底材之埋置絕緣層。在以下圖中，該層22與13仍會個別顯示出來。
圖3F描繪將該施體底材沿著該弱化區分離後所獲得之結構，該載體底材之部分15位於所述結構的表面上。作為替代方案，若未使用Smart Cut ™ 方法，可透過將該施體底材從背面薄化直至該層15且將該層的表面平滑化，而獲得所述結構。
圖3G描繪選擇性蝕刻該載體底材之部分15後所獲得之結構，該中間層11位於所述結構之表面上。
圖3H描繪選擇性蝕刻該中間層11後所獲得之結構，該單晶層12位於所述結構之表面上。
圖3I描繪圍繞著層12, 13, 22, 20之堆疊將溝渠T切割至深達基底底材21的厚度後，所獲得之應變式SOI底材。
圖4A到4I示意描繪根據本發明之另一實施方式製作一應變式SOI底材之步驟。
在圖3A到3I中以相同參考符號標示之元件，因為性質相同故不再贅述。
除了施體底材1未被一介電層覆蓋之外，圖4A到4C所描繪之步驟，類似圖3A到3C之步驟。另外說明，被曝露出來的是待移轉之半導體層12的表面。
圖4D描繪一鍵合層22之形成，在此例中，鍵合層由沉積在該受體底材2之應變半導體層20上之一介電材料構成。
除了該應變式SOI底材之埋置絕緣層係由單一鍵合層22組成外，圖4E到4G描繪之步驟，類似圖3E到3I之步驟。
最後，無須贅言，前述示例僅作為特定說明，在任何方面均不構成對於本發明應用領域的限制。
參考文獻 美國專利申請案公開第2014/0225160號。
1‧‧‧施體底材
2‧‧‧受體底材
10‧‧‧載體底材
11‧‧‧中間層
12‧‧‧單晶半導體層
13‧‧‧介電層
14‧‧‧弱化區
15‧‧‧載體底材的一部分
20‧‧‧應變單晶半導體材料層
21‧‧‧基底底材
22‧‧‧鍵合層
I‧‧‧鍵合介面
T‧‧‧溝渠
本發明之其他特點與優點將在以下參考隨附圖式的詳細說明中更為彰顯，其中： - 圖1A到1F示意呈現導致過高缺陷率之一種用於製作應變式絕緣體上矽底材之方法之步驟； - 圖2為呈現針對不同方法條件之一應變式SOI底材中不同層的鍺含量之圖表； - 圖3A到3I示意呈現根據本發明之一第一實施方式，一種用於製作應變式SOI底材之方法之步驟； - 圖4A到4I示意呈現根據本發明之一第二實施方式，一種用於製作應變式SOI底材之方法之步驟； 為增加圖式之易讀性，不同層並未按比例顯示。

Claims (17)

  1. 一種用於製作一應變式絕緣體上半導體底材之方法，該方法包括： (a) 提供一施體底材(1)使其包含一單晶半導體層(12)； (b) 提供一受體底材(2)使其包含由一應變單晶半導體材料製成之一表面層(20)； (c) 使該施體底材(1)鍵合至該受體底材(2)，一介電層(13, 22)在介面處； (d) 使該單晶半導體層(12)從該施體底材移轉至該受體底材； (e) 經由伸入該受體底材(2)並超過該應變半導體材料層(20)之隔離溝渠(T)，切割由被移轉的單晶半導體層、該介電層及該應變半導體材料層所構成堆疊之一部分，所述切割操作會造成該應變半導體材料中應變的鬆弛，並使所述應變的至少一部分施加至被移轉的單晶半導體層； 該方法之特徵在於： - 步驟(a)所提供之施體底材(1)依序包含一單晶載體底材(10)、一中間層(11)及該單晶半導體層(12)，相對於該載體底材(10)材料及所述單晶半導體層(12)材料，該中間層(11)構成一蝕刻停止層，步驟(d)包括將該單晶半導體層(12)、該中間層(11)及該載體底材(10)的一部分(15)移轉到該受體底材(2)；且 - 在步驟(d)及(e)之間，可就該載體底材之所述部分(15)進行相對於該中間層(11)之第一選擇性蝕刻操作，以及就該中間層(11)進行相對於該單晶半導體層(12)之第二選擇性蝕刻操作。
  2. 如申請專利範圍第1項之方法，其中該施體底材(1)係透過在該單晶載體底材(10)上磊晶生長該中間層(11)然後磊晶生長該單晶半導體層(12)而形成。
  3. 如申請專利範圍第2項之方法，其中該載體底材(10)包含與該單晶半導體層(12)之材料完全相同之第一材料，且該中間層(11)包含與第一材料不同之第二材料，該中間層(11)之厚度係被選定，以使所述第二材料保留所述第一材料之晶格參數。
  4. 如申請專利範圍第1至3項中任一項之方法，其中該單晶半導體層(12)為矽製，且該中間層(11)為矽鍺製。
  5. 如申請專利範圍第1至4項中任一項之方法，其中該中間層(11)之厚度在5至20奈米之間。
  6. 如申請專利範圍第1至5項中任一項之方法，其中該應變半導體材料層(20)包含矽鍺。
  7. 如申請專利範圍第6項之方法，其中該應變半導體層(20)係透過在一矽製基底底材(21)上磊晶生長而形成。
  8. 如申請專利範圍第1至7項中任一項之方法，其中在步驟(d) 完成後，包含在該被移轉單晶半導體層(12)與該應變半導體材料層(20)之間的介電層(13, 22)厚度小於或等於50奈米，較佳者為小於或等於25奈米。
  9. 如申請專利範圍第1至8項中任一項之方法，其中步驟(a)包括將離子種源植入該施體底材(1)之操作，以形成伸入該載體底材(10)之一弱化區(14)，且步驟(d)包括沿著該弱化區(14)將該施體底材分離，以將該單晶半導體層(12)、該中間層(11)及該載體底材的一部分(15)移轉至該受體底材(2)。
  10. 如申請專利範圍第1至9項中任一項之方法，其中： - 步驟(b)額外包括在該受體底材的應變半導體材料層(20)上形成一介電鍵合層(22)或由與該施體底材的單晶半導體層(12)相同之鬆弛單晶材料(12)組成之一鍵合層，且 - 在步驟(c)中，該鍵合層(22)位於該施體底材(1)與該受體底材(2)之間的鍵合介面。
  11. 如申請專利範圍第10項之方法，其中該施體底材(1)包含該單晶半導體層(12)上之第一介電層(13) 。
  12. 如申請專利範圍第11項之方法，其中形成在該受體底材上的鍵合層(22)為第二介電層，該第一介電層及第二介電層(13, 22)一起形成所述應變式絕緣體上半導體底材之一埋置電絕緣層。
  13. 如申請專利範圍第10至12項中任一項之方法，其中該鍵合層(22)包含一半導體材料之氧化物或氮化物。
  14. 如申請專利範圍第12或13項之方法，其中該鍵合層(22)係透過在該受體底材之應變半導體材料層(20)上沉積而形成。
  15. 如申請專利範圍第12至14項中任一項之方法，其中該鍵合層(22)之厚度在1至30奈米之間。
  16. 如申請專利範圍第10或11項之方法，其中該鍵合層(22)係透過在該應變半導體材料層上磊晶生長與該單晶半導體層相同的半導體材料而形成。
  17. 如申請專利範圍第16項之方法，其中該鍵合層(22)之厚度在1至20奈米之間。
TW106116265A 2016-05-17 2017-05-17 用於製作應變式絕緣體上半導體底材之方法 TWI711118B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
??1654369 2016-05-17
FR1654369 2016-05-17
FR1654369A FR3051596B1 (fr) 2016-05-17 2016-05-17 Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant

Publications (2)

Publication Number Publication Date
TW201806075A true TW201806075A (zh) 2018-02-16
TWI711118B TWI711118B (zh) 2020-11-21

Family

ID=56322203

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106116265A TWI711118B (zh) 2016-05-17 2017-05-17 用於製作應變式絕緣體上半導體底材之方法

Country Status (8)

Country Link
US (3) US10957577B2 (zh)
EP (1) EP3459107B1 (zh)
JP (1) JP6949879B2 (zh)
CN (1) CN109155278B (zh)
FR (1) FR3051596B1 (zh)
SG (1) SG11201809861XA (zh)
TW (1) TWI711118B (zh)
WO (1) WO2017198687A1 (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI712146B (zh) * 2018-06-29 2020-12-01 大陸商長江存儲科技有限責任公司 半導體結構及其形成方法

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10833194B2 (en) 2010-08-27 2020-11-10 Acorn Semi, Llc SOI wafers and devices with buried stressor
FR3051596B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
US11610808B2 (en) * 2019-08-23 2023-03-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor wafer with low defect count and method for manufacturing thereof
CN112447771B (zh) * 2020-10-16 2023-12-01 广东省大湾区集成电路与***应用研究院 GeSiOI衬底及其制备方法、GeSiOI器件及其制备方法
US11532642B2 (en) * 2020-12-14 2022-12-20 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-function substrate
US11955374B2 (en) * 2021-08-29 2024-04-09 Taiwan Semiconductor Manufacturing Company, Ltd. Method for forming SOI substrate

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4521542B2 (ja) * 1999-03-30 2010-08-11 ルネサスエレクトロニクス株式会社 半導体装置および半導体基板
FR2842350B1 (fr) * 2002-07-09 2005-05-13 Procede de transfert d'une couche de materiau semiconducteur contraint
EP1443550A1 (en) * 2003-01-29 2004-08-04 S.O.I. Tec Silicon on Insulator Technologies S.A. A method for fabricating a strained crystalline layer on an insulator, a semiconductor structure therefor, and a fabricated semiconductor structure
US6911379B2 (en) * 2003-03-05 2005-06-28 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming strained silicon on insulator substrate
US7329923B2 (en) * 2003-06-17 2008-02-12 International Business Machines Corporation High-performance CMOS devices on hybrid crystal oriented substrates
US6830962B1 (en) * 2003-08-05 2004-12-14 International Business Machines Corporation Self-aligned SOI with different crystal orientation using wafer bonding and SIMOX processes
US6815278B1 (en) * 2003-08-25 2004-11-09 International Business Machines Corporation Ultra-thin silicon-on-insulator and strained-silicon-direct-on-insulator with hybrid crystal orientations
US6992025B2 (en) * 2004-01-12 2006-01-31 Sharp Laboratories Of America, Inc. Strained silicon on insulator from film transfer and relaxation by hydrogen implantation
US7087965B2 (en) * 2004-04-22 2006-08-08 International Business Machines Corporation Strained silicon CMOS on hybrid crystal orientations
US7767541B2 (en) * 2005-10-26 2010-08-03 International Business Machines Corporation Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
EP2333824B1 (en) * 2009-12-11 2014-04-16 Soitec Manufacture of thin SOI devices
US9406798B2 (en) 2010-08-27 2016-08-02 Acorn Technologies, Inc. Strained semiconductor using elastic edge relaxation of a stressor combined with buried insulating layer
KR102294812B1 (ko) * 2014-01-23 2021-08-31 글로벌웨이퍼스 씨오., 엘티디. 고 비저항 soi 웨이퍼 및 그 제조 방법
FR3051596B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant
FR3051595B1 (fr) * 2016-05-17 2022-11-18 Soitec Silicon On Insulator Procede de fabrication d'un substrat de type semi-conducteur contraint sur isolant

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI712146B (zh) * 2018-06-29 2020-12-01 大陸商長江存儲科技有限責任公司 半導體結構及其形成方法

Also Published As

Publication number Publication date
WO2017198687A1 (en) 2017-11-23
US10957577B2 (en) 2021-03-23
CN109155278B (zh) 2023-06-27
SG11201809861XA (en) 2018-12-28
FR3051596A1 (fr) 2017-11-24
US20230386896A1 (en) 2023-11-30
EP3459107A1 (en) 2019-03-27
US20210225695A1 (en) 2021-07-22
JP2019521510A (ja) 2019-07-25
EP3459107B1 (en) 2019-12-18
TWI711118B (zh) 2020-11-21
US11728207B2 (en) 2023-08-15
JP6949879B2 (ja) 2021-10-13
CN109155278A (zh) 2019-01-04
US20200321243A1 (en) 2020-10-08
FR3051596B1 (fr) 2022-11-18

Similar Documents

Publication Publication Date Title
TWI711118B (zh) 用於製作應變式絕緣體上半導體底材之方法
US7928436B2 (en) Methods for forming germanium-on-insulator semiconductor structures using a porous layer and semiconductor structures formed by these methods
US8367521B2 (en) Manufacture of thin silicon-on-insulator (SOI) structures
CN100356525C (zh) 应变finFET及其制造方法
US7060585B1 (en) Hybrid orientation substrates by in-place bonding and amorphization/templated recrystallization
US6946354B2 (en) Substrate and manufacturing method therefor
KR20080036209A (ko) 스트레인드 실리콘-온-인슐레이터 구조의 제조 방법
TWI746555B (zh) 用於製作應變式絕緣體上半導體底材之方法
EP3195354B1 (en) Method for fabricating semiconductor layers including transistor channels having different strain states, and related semiconductor layers
WO2007114983A2 (en) Method of making a multiple crystal orientation semiconductor device
US8367519B2 (en) Method for the preparation of a multi-layered crystalline structure
US20060131687A1 (en) Method and structure for implanting bonded substrates for electrical conductivity
KR100714822B1 (ko) 에스오아이 웨이퍼의 제조 방법
KR20090073032A (ko) 반도체 장치의 제조 방법
KR100609367B1 (ko) Ｓｏｉ 기판의 제조방법