CN102708816A - 移位寄存器、栅极驱动装置和显示装置 - Google Patents

移位寄存器、栅极驱动装置和显示装置 Download PDF

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Abstract

本发明提供了一种移位寄存器、栅极驱动装置和显示装置。所述移位寄存器包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，第一薄膜晶体管，栅极与移位寄存器的复位端连接，漏极分别与第二薄膜晶体管的漏极和锁存器的输入端连接；第二薄膜晶体管，栅极与移位寄存器的输入端连接；第三薄膜晶体管，栅极与锁存器的反相输出端连接，漏极与第一反相器的输入端连接；传输门的输出端与第三薄膜晶体管的漏极连接，传输门的输入端与时钟信号输入端连接；第三薄膜晶体管的漏极与移位寄存器的正相输出端连接，第一反相器的输出端与所述移位寄存器的反相输出端连接。本发明仅采用一个锁存器即可实现信号的移位。

Description

移位寄存器、栅极驱动装置和显示装置
技术领域
本发明涉及显示技术领域，尤其涉及一种移位寄存器、栅极驱动装置和显示装置。
背景技术
传统的LTPS(低温多晶硅)shift register(移位寄存器)采用反相器和传输门组成，一般具有两个锁存器。利用锁存器来锁存输出信号，利用传输门的开关来实现信号的延迟和移位。
图1是传统移位寄存器，主要由两个D触发器构成，D为输入端，Q为输出端，reset为复位端，clk_和clk是两个反相的时钟信号，传统的移位寄存器的操作原理如下：当时钟开启第一个D触发器后，上一级移位寄存器输入的电平信号进入第一个D触发器，由于此时第二个D触发器前端的传输门关闭，因此信号不能进入第二个D触发器，当下一个时钟到来，第一个D触发器输入关闭，同时第一个D触发器将输入信号锁存，此时第二个D触发器开启，输入信号进入第二个D触发器并输出。由此信号实现了从上一级移位寄存器到下一级移位寄存器的移位操作。D触发器的实现需要2个传输门、1个反相器和一个与非门，而一个移位寄存器需要两个D触发器，因此虽然传统的移位寄存器经典，然而使用了较多的门电路，电路构成过于复杂，同时需要较大的排版空间，不利于panel(面板)窄边框的实现。
发明内容
本发明的主要目的在于提供一种移位寄存器、栅极驱动装置和显示装置，仅采用一个锁存器即可实现信号的移位。
为了达到上述目的，本发明提供了一种移位寄存器，包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，其中，
所述第一薄膜晶体管，栅极与所述移位寄存器的复位端连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管的漏极和所述锁存器的输入端连接；
所述第二薄膜晶体管，栅极与所述移位寄存器的输入端连接，源极与驱动电源的低电平输出端连接；
所述锁存器的正相输出端与所述传输门的正相控制端连接，所述锁存器的反相输出端与所述传输门的反相控制端连接；
所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一反相器的输入端连接；
所述传输门的输出端与所述第三薄膜晶体管的漏极连接，所述传输门的输入端与时钟信号输入端连接；
所述第三薄膜晶体管的漏极与所述移位寄存器的正相输出端连接，所述第一反相器的输出端与所述移位寄存器的反相输出端连接。
实施时，所述第一薄膜晶体管是p型TFT；
所述第二薄膜晶体管和所述第三薄膜晶体管是n型TFT。
实施时，所述锁存器包括第二反相器和第三反相器，其中，
所述第二反相器的输入端和所述第三反相器的输出端连接；
所述第二反相器的输出端与所述第三反相器的输入端连接；
所述第二反相器的输入端为所述锁存器的输入端；所述第二反相器的输出端为所述锁存器的正相输出端；
所述第三反相器的输出端为所述锁存器的反相输出端。
实施时，所述第三反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管；
所述第四薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；
所述第五薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；
所述第六薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述传输门的正相控制端连接；
所述第七薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述传输门的正相控制端连接；
所述第六薄膜晶体管的漏极为所述锁存器的正相输出端；
所述第四薄膜晶体管的漏极为所述锁存器的反相输出端；
所述第六薄膜晶体管的栅极为所述第二反相器的输入端，所述第四薄膜晶体管的栅极为所述第三反相器的输入端；
所述第四薄膜晶体管和所述第六薄膜晶体管为p型TFT；
所述第五薄膜晶体管和所述第七薄膜晶体管为n型TFT。
实施时，所述传输门包括第八薄膜晶体管和第九薄膜晶体管；
所述第八薄膜晶体管的源极与所述第九薄膜晶体管的漏极连接，所述第九薄膜晶体管的源极与所述第八薄膜晶体管的漏极连接；
所述第八薄膜晶体管，源极与所述移位寄存器的正相输出端连接，漏极与时钟信号输入端连接；
所述第八薄膜晶体管的栅极为所述传输门的正相控制端，所述第九薄膜晶体管的栅极为所述传输门的反相控制端；
所述第八薄膜晶体管为n型TFT，所述第九薄膜晶体管为p型TFT。
实施时，所述第一反相器包括第十薄膜晶体管和第十一薄膜晶体管，其中，
所述第十薄膜晶体管，栅极分别与所述移位寄存器的正相输出端和所述第十一薄膜晶体管的栅极连接，源极与驱动电源的低电平输出端连接，漏极分别与所述移位寄存器的反相输出端和所述第十一薄膜晶体管的漏极连接；
所述第十一薄膜晶体管，源极与驱动电源的高电平输出端连接；
所述第十薄膜晶体管的栅极为所述第一反相器的输入端，所述第十薄膜晶体管的漏极为所述第一反相器的输出端；
所述第十薄膜晶体管为n型TFT，所述第十一薄膜晶体管为p型TFT。
本发明还提供了一种栅极驱动装置，包括多级上述的移位寄存器，除了第一级移位寄存器外，其余每个移位寄存器的输入端均和与该移位寄存器相邻的上一级移位寄存器的正相输出端连接；第一级移位寄存器的输入端与起始信号输入端连接；除了最后一级移位寄存器外，其余每个移位寄存器的复位端均和与该移位寄存器相邻的下一级移位寄存器的反相输出端连接；最后一级移位寄存器的复位端与该最后一级移位寄存器的正相输出端连接。
本发明还提供了一种显示装置，其特征在于，包括上述的栅极驱动装置。
与现有技术相比，本发明所述的移位寄存器、栅极驱动装置和显示装置，利用锁存器锁存传输门的控制信号，以便传输门可以保持开启或者关闭状态，利用传输门的状态对时钟信号进行选择性的输入从而实现信号的移位。
附图说明
图1是传统的移位寄存器的电路图；
图2是本发明第一实施例所述的移位寄存器的电路图；
图3是本发明第二实施例所述的移位寄存器的电路图；
图4是本发明第三实施例所述的移位寄存器的电路图；
图5是本发明第二实施例所述的移位寄存器两级级联的电路图；
图6是本发明一实施例所述的栅极驱动装置的电路图；
图7是本发明所述的移位寄存器的工作时序图。
具体实施方式
为使得本发明的目的、技术方案和优点表达得更加清楚明白，下面结合附图及具体实施例对本发明再做进一步详细的说明。
本发明提供了一种移位寄存器、栅极驱动装置和显示装置，仅采用一个锁存器即可实现信号的移位。本发明所述的移位寄存器主要由锁存器和传输门构成，所述锁存器用于锁存所述传输门的控制信号，以便所述传输门可以保持开启或关闭状态，利用所述传输门的状态对时钟信号进行选择性的输入从而实现信号的移位。
如图2所示，本发明第一实施例所述的移位寄存器，包括锁存器21、传输门22、第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3和第一反相器23，其中，
所述第一薄膜晶体管T1，栅极与所述移位寄存器的复位端Reset连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管T2的漏极和所述锁存器21的输入端M连接；
所述第二薄膜晶体管T2，栅极与所述移位寄存器的输入端Input连接，源极与驱动电源的低电平输出端连接；
所述锁存器21的正相输出端与所述传输门22的正相控制端C连接，所述锁存器21的反相输出端与所述传输门22的反相控制端CB连接；
所述第三薄膜晶体管T3，栅极与所述锁存器21的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一反相器23的输入端连接；
所述传输门22的输出端与所述第三薄膜晶体管T3的漏极连接，所述传输门22的输入端与时钟信号输入端CLOCK连接；
所述第三薄膜晶体管T3的漏极与所述移位寄存器的正相输出端Output_Q连接，所述第一反相器23的输出端与所述移位寄存器的反相输出端Output_QB连接；
所述驱动电源的高电平输出端的输出电压为VDD，所述驱动电源的低电平输出端的输出电压为VSS；
所述锁存器21用于编程和锁存所述传输门22的控制信号；
所述第一薄膜晶体管T1是p型TFT；
所述第二薄膜晶体管T2和所述第三薄膜晶体管T3是n型TFT。
作为另外一种情况，若第一薄膜晶体管T1是n型TFT，第二薄膜晶体管T2和第三薄膜晶体管T3是p型，同时相应调整输入的时序信号，也可以实现相同的功能。
本发明该实施例所述的移位寄存器在工作时，假设初始时所述传输门22关闭，Output_Q的输出电压为低电位；当所述移位寄存器的输入端Input输入高电平时，T2打开，M点低电位锁存，同时所述传输门22打开；当所述移位寄存器的复位端Reset输入低电平时，T1打开，M点高电位锁存，同时所述传输门22关闭，且T3打开使得Output_Q的输出电压为低电位。
如图3所示，本发明第二实施例所述的移位寄存器基于本发明第一实施例所述的移位寄存器。在该第二实施例所述的移位寄存器中，所述锁存器21包括第二反相器212和第三反相器213，其中，
所述第二反相器212的输入端和所述第三反相器213的输出端连接；
所述第二反相器212的输出端与所述第三反相器213的输入端连接；
所述第二反相器212的输入端为所述锁存器21的输入端；所述第二反相器212的输出端为所述锁存器21的正相输出端；
所述第三反相器213的输出端为所述锁存器21的反相输出端。
如图4所示，本发明第三实施例所述的移位寄存器基于本发明第二实施例所述的移位寄存器。在该第三实施例所述的移位寄存器中：
所述第三反相器包括第四薄膜晶体管T4和第五薄膜晶体管T5，所述第二反相器包括第六薄膜晶体管T6和第七薄膜晶体管T7；
所述传输门包括第八薄膜晶体管T8和第九薄膜晶体管T9；
所述第一反相器包括第十薄膜晶体管T10和第十一薄膜晶体管T11；
所述第四薄膜晶体管T4，栅极与所述第八薄膜晶体管T8的栅极连接，源极与驱动电源的高电平输出端连接，漏极与所述第一薄膜晶体管T1的漏极连接；
所述第五薄膜晶体管T5，栅极与所述第八薄膜晶体管T8的栅极连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管T1的漏极连接；
所述第六薄膜晶体管T6，栅极分别与所述第一薄膜晶体管T1的漏极和所述第九薄膜晶体管T9的栅极连接，源极与驱动电源的高电平输出端连接，漏极与所述第八薄膜晶体管T8的栅极连接；
所述第七薄膜晶体管T7，栅极分别与所述第一薄膜晶体管T1的漏极和所述第九薄膜晶体管T9的栅极连接，源极与驱动电源的低电平输出端连接，漏极与所述第八薄膜晶体管T8的栅极连接；
所述第六薄膜晶体管T6的漏极为所述锁存器的正相输出端，所述第四薄膜晶体管T4的漏极为所述锁存器的反相输出端；
所述第六薄膜晶体管T6的栅极为所述第二反相器的输入端，所述第四薄膜晶体管T4的栅极为所述第三反相器的输入端；
所述第四薄膜晶体管T4和所述第六薄膜晶体管T6为p型TFT；
所述第五薄膜晶体管T5和所述第七薄膜晶体管T7为n型TFT；
所述第八薄膜晶体管T8的源极与所述第九薄膜晶体管T9的漏极连接，所述第九薄膜晶体管T9的源极与所述第八薄膜晶体管T8的漏极连接；
所述第八薄膜晶体管T8，栅极与所述第四薄膜晶体管T4的漏极连接，源极与所述移位寄存器的正相输出端Output_Q连接，漏极与时钟信号输入端CLOCK连接；
所述第九薄膜晶体管T9的栅极分别与所述第三薄膜晶体管T3的栅极、所述第一薄膜晶体管T1的漏极和所述第六薄膜晶体管T6的栅极连接；
所述第八薄膜晶体管T8的栅极为所述传输门的正相控制端，所述第九薄膜晶体管T9的栅极为所述传输门的反相控制端；
所述第八薄膜晶体管T8为n型TFT，所述第九薄膜晶体管T9为p型TFT；
所述第十薄膜晶体管T10，栅极分别与所述移位寄存器的正相输出端Output_Q和所述第十一薄膜晶体管T11的栅极连接，源极与驱动电源的低电平输出端连接，漏极分别与所述移位寄存器的反相输出端Output_QB和所述第十一薄膜晶体管T11的漏极连接；
所述第十一薄膜晶体管T11，源极与驱动电源的高电平输出端连接；
所述第十薄膜晶体管T10的栅极为所述第一反相器的输入端，所述第十薄膜晶体管T10的漏极为所述第一反相器的输出端；
所述第十薄膜晶体管T10为n型TFT，所述第十一薄膜晶体管T11为p型TFT。
如图5所示，本发明第二实施例所述的移位寄存器两级级联的电路图。在图5中，CK为时钟信号，CKB为与CK反相的时钟信号，Output_Q(N)为第N级移位寄存器的正相输出端，Output_QB(N)为第N级移位寄存器的反相输出端，第(N+1)级移位寄存器的输入端Input与第N级移位寄存器的正相输出端Output_Q(N)连接，第N级移位寄存器的复位端Reset与第(N+1)级移位寄存器的反相输出端Output_QB(N+1)连接；第N级移位寄存器包括第一薄膜晶体管T1、第二薄膜晶体管T2、第三薄膜晶体管T3、锁存器31、传输门32和反相器33；第(N+1)级移位寄存器包括第四薄膜晶体管T4、第五薄膜晶体管T5、第六薄膜晶体管T6、锁存器34、传输门35和反相器36；并第N级移位寄存器和第(N+1)级移位寄存器的结构与如图2所示的移位寄存器的结构相同。
如图6所示，本发明提供了一种栅极驱动装置，包括多级上述的移位寄存器，除了第一级移位寄存器外，其余每个移位寄存器的输入端Input均和与该移位寄存器相邻的上一级移位寄存器的正相输出端连接；第一级移位寄存器的输入端Input与起始信号输入端连接，该起始信号输入端输入起始信号STV；除了最后一级移位寄存器外，其余每个移位寄存器的复位端Reset均和与该移位寄存器相邻的下一级移位寄存器的反相输出端连接；最后一级移位寄存器的复位端Reset与该最后一级移位寄存器的正相输出端连接。
如图7所示，图5所示的级联的移位寄存器的工作时序如下：
①阶段：第(N-1)级移位寄存器单元的正相输出端输出高电平信号，作为输入第N级移位寄存器的输入端Input的STV信号，此时T1开启，将M点电位下拉为低电平，锁存器31将该低电平锁存，T3关闭，同时传输门32开启，此时CK为低电平，Output_Q(N)的输出信号为低电平；对于第(N+1)级移位寄存器，传输门35关闭，此时虽然CKB为高电平，但无法在第(N+1)级移位寄存器的正相输出端Output_Q(N+1)输出，而T6开启，Output_Q(N+1)输出低电平信号，Output_QB(N+1)输出高电平信号，将T2关闭。
②阶段：CK为高电平，CKB为低电平，该STV信号为低电平，T1关闭，但由于锁存器31锁存了上一阶段的低电平，因而传输门32仍然开启，因此CK的高电平通过传输门32从Output_Q(N)输出，而Output_Q(N)输出的高电平输入到第(N+1)级移位寄存器的输入端Input，T4开启，N点电位被下拉为低电平，锁存器34同样将N点的低电平锁存，T6关闭，传输门35开启，CKB的低电平通过传输门35从Output_Q(N+1)输出，第(N+1)级移位寄存器的反相输出端Output_QB(N+1)输出高电平，T2关闭。
③阶段：CK为低电平，CKB为高电平，T4关闭，T5此时也是关闭的，同样第(N+1)级移位寄存器的锁存器34锁存了上阶段的N点的低电位，因此第(N+1)级移位寄存器的的传输门35仍然开启，T6关闭，CKB的高电平通过传输门35输出，Outpuut_Q(N+1)输出高电平，Output_QB(N+1)输出低电平，该低电平反馈回第N级移位寄存器的输入端，将T2开启，M点电位被拉高，锁存器31锁存该高电位同时将传输门32关闭，T3开启，Output_Q(N)输出低电平。
④阶段：第(N+2)级移位寄存器的反相输出端Output_QB(N+2)(图5中未示)反馈回来的信号将第N+1级的传输门关闭，同时使得Output_Q(N+1)的输出信号下拉为低电平。
本发明用锁存器锁存传输门的控制信号，以便传输门可以保持开启或关闭状态，利用传输门的状态对时钟信号进行选择性的输入从而实现信号的移位。
以上说明对本发明而言只是说明性的，而非限制性的，本领域普通技术人员理解，在不脱离所附权利要求所限定的精神和范围的情况下，可做出许多修改、变化或等效，但都将落入本发明的保护范围内。

Claims (8)

1.一种移位寄存器，其特征在于，包括锁存器、传输门、第一薄膜晶体管、第二薄膜晶体管、第三薄膜晶体管和第一反相器，其中，
所述第一薄膜晶体管，栅极与所述移位寄存器的复位端连接，源极与驱动电源的高电平输出端连接，漏极分别与所述第二薄膜晶体管的漏极和所述锁存器的输入端连接；
所述第二薄膜晶体管，栅极与所述移位寄存器的输入端连接，源极与驱动电源的低电平输出端连接；
所述锁存器的正相输出端与所述传输门的正相控制端连接，所述锁存器的反相输出端与所述传输门的反相控制端连接；
所述第三薄膜晶体管，栅极与所述锁存器的反相输出端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一反相器的输入端连接；
所述传输门的输出端与所述第三薄膜晶体管的漏极连接，所述传输门的输入端与时钟信号输入端连接；
所述第三薄膜晶体管的漏极与所述移位寄存器的正相输出端连接，所述第一反相器的输出端与所述移位寄存器的反相输出端连接。
2.如权利要求1所述的移位寄存器，其特征在于，
所述第一薄膜晶体管是p型TFT；
所述第二薄膜晶体管和所述第三薄膜晶体管是n型TFT。
3.如权利要求1或2所述的移位寄存器，其特征在于，所述锁存器包括第二反相器和第三反相器，其中，
所述第二反相器的输入端和所述第三反相器的输出端连接；
所述第二反相器的输出端与所述第三反相器的输入端连接；
所述第二反相器的输入端为所述锁存器的输入端；所述第二反相器的输出端为所述锁存器的正相输出端；
所述第三反相器的输出端为所述锁存器的反相输出端。
4.如权利要求3所述的移位寄存器，其特征在于，所述第三反相器包括第四薄膜晶体管和第五薄膜晶体管，所述第二反相器包括第六薄膜晶体管和第七薄膜晶体管；
所述第四薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；
所述第五薄膜晶体管，栅极与所述传输门的正相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述第一薄膜晶体管的漏极连接；
所述第六薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的高电平输出端连接，漏极与所述传输门的正相控制端连接；
所述第七薄膜晶体管，栅极分别与所述第一薄膜晶体管的漏极和所述传输门的反相控制端连接，源极与驱动电源的低电平输出端连接，漏极与所述传输门的正相控制端连接；
所述第六薄膜晶体管的漏极为所述锁存器的正相输出端；
所述第四薄膜晶体管的漏极为所述锁存器的反相输出端；
所述第六薄膜晶体管的栅极为所述第二反相器的输入端，所述第四薄膜晶体管的栅极为所述第三反相器的输入端；
所述第四薄膜晶体管和所述第六薄膜晶体管为p型TFT；
所述第五薄膜晶体管和所述第七薄膜晶体管为n型TFT。
5.如权利要求4所述的移位寄存器，其特征在于，
所述传输门包括第八薄膜晶体管和第九薄膜晶体管；
所述第八薄膜晶体管的源极与所述第九薄膜晶体管的漏极连接，所述第九薄膜晶体管的源极与所述第八薄膜晶体管的漏极连接；
所述第八薄膜晶体管，源极与所述移位寄存器的正相输出端连接，漏极与时钟信号输入端连接；
所述第八薄膜晶体管的栅极为所述传输门的正相控制端，所述第九薄膜晶体管的栅极为所述传输门的反相控制端；
所述第八薄膜晶体管为n型TFT，所述第九薄膜晶体管为p型TFT。
6.如权利要求5所述的移位寄存器，其特征在于，所述第一反相器包括第十薄膜晶体管和第十一薄膜晶体管，其中，
所述第十薄膜晶体管，栅极分别与所述移位寄存器的正相输出端和所述第十一薄膜晶体管的栅极连接，源极与驱动电源的低电平输出端连接，漏极分别与所述移位寄存器的反相输出端和所述第十一薄膜晶体管的漏极连接；
所述第十一薄膜晶体管，源极与驱动电源的高电平输出端连接；
所述第十薄膜晶体管的栅极为所述第一反相器的输入端，所述第十薄膜晶体管的漏极为所述第一反相器的输出端；
所述第十薄膜晶体管为n型TFT，所述第十一薄膜晶体管为p型TFT。
7.一种栅极驱动装置，其特征在于，包括多级如权利要求1至6中任一权利要求所述的移位寄存器，除了第一级移位寄存器外，其余每个移位寄存器的输入端均和与该移位寄存器相邻的上一级移位寄存器的正相输出端连接；第一级移位寄存器的输入端与起始信号输入端连接；除了最后一级移位寄存器外，其余每个移位寄存器的复位端均和与该移位寄存器相邻的下一级移位寄存器的反相输出端连接；最后一级移位寄存器的复位端与该最后一级移位寄存器的正相输出端连接。
8.一种显示装置，其特征在于，包括如权利要求7所述的栅极驱动装置。
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