CN103500561B - 一种栅极驱动电路 - Google Patents

Abstract

本发明提出一种栅极驱动电路，其包括多级栅极驱动单元，其中每级栅极驱动单元包括第一至第十开关元件。其中，第一至第四开关元件及第十开关元件的控制端接收第一时序信号或第二时序信号或第三时序信号或第四时序信号，其中，第一至第四时序信号的高电平与低电平的绝对值比值等于其占空比的倒数与一的差值。本发明的栅极驱动电路中，开关元件的控制端接收的时序信号的高电平与低电平的绝对值比值等于其占空比的倒数与一的差值，从而使得部分开关元件被施加正电压与负电压时的阀值电压偏移量为相反数，从而使得栅极驱动单元中的阀值电压的左右偏移量可以抵消，以减少栅极驱动电路的阀值电压偏移量，进而减小栅极驱动电路异常的风险。

Description

一种栅极驱动电路

技术领域

本发明涉及一种驱动电路，特别涉及一种适用于液晶显示装置的栅极驱动电路。

背景技术

液晶显示装置（Liquid Crystal Display，LCD）具备轻薄、节能、无辐射等诸多优点，因此已经逐渐取代传统的阴极射线管（CRT）显示器。目前液晶显示器被广泛地应用于高清晰数字电视、台式计算机、个人数字助理（PDA）、笔记本电脑、移动电话、数码相机等电子设备中。

以薄膜晶体管（Thin Film Transistor，TFT）液晶显示装置为例，其包括：液晶显示面板和驱动电路，其中，液晶显示面板包括多条栅极线与多条数据线，且相邻的两条栅极线与相邻的两条数据线交叉形成一个像素单元，每个像素单元至少包括一个薄膜晶体管。而驱动电路包括：栅极驱动电路（gate drive circuit）和源极驱动电路（source drive circuit）。随着生产者对液晶显示装置的低成本化追求以及制造工艺的提高，原本设置于液晶显示面板以外的驱动电路集成芯片被设置于液晶显示面板的玻璃基板上成为了可能，例如，将栅极驱动集成电路设置于阵列基板（Gate IC inArray，GIA）上从而简化液晶显示装置的制造过程，并降低生产成本。

液晶显示面板与驱动电路的基本工作原理为：栅极驱动电路通过与栅极线电性连接的上拉晶体管向栅极线送出栅极驱动信号，依序将每一行的TFT打开，然后由源极驱动电路同时将一整行的像素单元充电到各自所需的电压，以显示不同的灰阶。即首先由第一行的栅极驱动电路通过其上拉晶体管将第一行的薄膜晶体管打开，然后由源极驱动电路对第一行的像素单元进行充电。第一行的像素单元充好电时，栅极驱动电路便将该行薄膜晶体管关闭，然后第二行的栅极驱动电路通过其上拉晶体管将第二行的薄膜晶体管打开，再由源极驱动电路对第二行的像素单元进行充放电。如此依序下去，当充好了最后一行的像素单元，便又重新从第一行开始充电。

其中，栅极驱动电路包括多个开关元件，其利用时序信号向多个开关元件的栅极施加正电压或负电压，以控制多个开关元件的导通与关闭，从而输出理想的栅极驱动信号。但是，当开关元件的栅极被施加正电压的时间过长时，其阀值电压就会向右偏移，这样就会导致开关元件的充电能力下降，当开关元件被施加负电压的时间过长时，其阀值电压就会向左偏移，这样就会导致开关元件的漏电流过大，使开关元件的关闭特性变差。当栅极驱动电路工作时间过长时，由于开关元件的阀值电压的偏移，栅极驱动电路的功能可能会错乱，这样就会影响栅极驱动电路的正常工作。

因此，有必要提供改进的技术方案以克服现有技术中存在的以上技术问题。

发明内容

本发明要解决的主要技术问题是提供一种栅极驱动电路，以减小现有栅极驱动电路中开关元件的阀值电压偏移量的问题。

为解决上述技术问题，本发明提供了一种栅极驱动电路，其包括多级栅极驱动单元，每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，且每级栅极驱动单元包括所述第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一脉冲信号，所述第一控制端接收第一时序信号；所述第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端及所述第二控制端接收第二时序信号；所述第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第二开关元件的第四通路端相连，所述第三控制端接收所述第二时序信号；所述第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第一开关元件的第二通路端相连，所述第四控制端接收第三时序信号，所述第八通路端接收第二脉冲信号；所述第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第三开关元件的第六通路端相连，所述第五控制端接收第四时序信号，所述第十通路端接收参考低电压；所述第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第三开关元件的第六通路端相连，所述第六控制端输出栅极驱动信号，所述第十二通路端接收所述参考低电压；所述第七开关元件，包括第十三通路端，第十四通路端及第七控制端，所述第十三通路端与所述第一开关元件的第二通路端相连，所述第十四通路端与所述第六开关元件的第六控制端相连，所述第七控制端与所述第三开关元件的第六通路端相连；所述第八开关元件，包括第十五通路端、第十六通路端和第八控制端，所述第十五通路端通过第一电容与所述第一开关元件的第二通路端相连，所述第十六通路端接收所述参考低电压，所述第八控制端与所述第三开关元件的第六通路端相连；所述第九开关元件，包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端接收第五时序信号，所述第九控制端与所述第一开关元件的第二通路端相连，所述第十八通路端与所述第六开关元件的第六控制端相连；及所述第十开关元件，包括第十九通路端、第二十通路端及第十控制端，所述第十九通路端与所述第六开关元件的第六控制端相连，所述第十控制端接收所述第四时序信号，所述第二十通路端接收所述参考低电压；其中，第二级及以上的栅极驱动单元接收的所述第一脉冲信号为向上相差一级的栅极驱动单元输出的上一级栅极驱动信号，第一级至倒数第二级的栅极驱动单元接收的所述第二脉冲信号为向下相差一级的栅极驱动单元输出的下一级栅极驱动信号，所述第一时序信号至所述第四时序信号的高电平与低电平的绝对值比值等于其占空比的倒数与一的差值。

进一步地，所述第一时序信号至所述第四时序信号的高电平与低电平的绝对值相等，且所述第一时序信号至所述第四时序信号的占空比均为百分之五十。

进一步地，所述第一时序信号至所述第四时序信号的高电平为低电平的绝对值的三倍，且所述第一时序信号至所述第四时序信号的占空比均为百分之二十五。

进一步地，所述第一时序信号至所述第四时序信号依次延时四分之一个周期，且所述第五时序信号与所述第二时序信号同步。

进一步地，所述第一电容为第九开关元件的第九控制端与第十八通路端之间的寄生电容。

进一步地，所述第九开关元件的第九控制端与第十八通路端之间设置有独立存储电容，所述第一电容为所述第九开关元件的第九控制端与第十八通路端之间的寄生电容与所述独立存储电容之和。

进一步地，所述第一开关元件至第十开关元件为N型晶体管。

进一步地，所述第一控制端至所述第十控制端为栅极，所述第一开关元件的所述第一通路端、所述第二开关元件的第三通路端、所述第三开关元件的第五通路端、所述第四开关元件的第七通路端、所述第五开关元件的第九通路端、所述第六开关元件的第十一通路端、所述第七开关元件的第十三通路端、所述第八开关元件的第十五通路端、所述第九开关元件的第十八通路端及所述第十开关元件的第二十通路端均为源极，且所述第一开关元件的第二通路端、所述第二开关元件的第四通路端、所述第三开关元件的第六通路端、所述第四开关元件的第八通路端、所述第五开关元件的第十通路端、所述第六开关元件的第十二通路端、所述第七开关元件的第十四通路端、所述第八开关元件的第十六通路端、所述第九开关元件的第十七通路端及所述第十开关元件的第十九通路端均为漏极。

进一步地，所述第一开关元件至所述第十开关元件均为P型晶体管。

在本发明的栅极驱动电路中，开关元件的控制端接收的时序信号的高电平与低电平的绝对值比值等于其占空比的倒数与一的差值，从而使得部分开关元件被施加正电压与负电压时的阀值电压偏移量可以抵消，以减少栅极驱动电路的阀值电压偏移量，进而减小栅极驱动电路异常的风险。

通过以下参考附图的详细说明，本发明的其它方面和特征变得明显。但是应当知道，附图仅仅为解释的目的设计，而不是作为本发明的范围的限定，这是因为其应当参考附加的权利要求。还应当知道，除非另外指出，不必要依比例绘制附图，它们仅仅力图概念地说明此处描述的结构和流程。

附图说明

下面将结合附图，对本发明的具体实施方式进行详细的说明。

图1为本发明的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。

图2为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的时序示意图。

图3为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的电路结构示意图。

图4为本发明第一实施例的栅极驱动电路中的四级栅极驱动单元的时序示意图。

图5为本发明第二实施例的栅极驱动电路中的四级栅极驱动单元的时序示意图。

图6为本发明的每一级栅极驱动单元被交替施加正负电压时的阀值电压的模拟结果示意图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。

尽管本发明使用第一、第二、第三等术语来描述不同的元件、信号、端口、组件或部分，但是这些元件、信号、端口、组件或部分并不受这些术语的限制。这些术语仅是用来将一个元件、信号、端口、组件或部分与另一个元件、信号、端口、组件或部分区分开来。在本发明中，一个元件、端口、组件或部分与另一个元件、端口、组件或部分“相连”、“连接”，可以理解为直接电性连接，或者也可以理解为存在中间元件的间接电性连接。除非另有定义，否则本发明所使用的所有术语（包括技术术语和科学术语）具有与本发明所属领域的普通技术人员所通常理解的意思。

本发明的栅极驱动电路（也称为移位寄存器）包括多级栅极驱动单元（也称为移位寄存单元），每一级的栅极驱动单元分别与显示面板上的每一行栅极线对应电性连接，从而将栅极驱动信号Gn依序逐次施加到每行栅极线上，栅极驱动单元之间的连接关系将在下文中做详细阐述。

图1为本发明第一实施例的栅极驱动电路中的每一级栅极驱动单元的电路结构示意图。本实施例栅极驱动电路，包括多级如图1所示的栅极驱动单元，栅极驱动单元用于输出栅极驱动信号Gn，以分别驱动显示面板上的一条对应的栅极线。每级栅极驱动单元包括第一开关元件M1、第二开关元件M2、第三开关元件M3、第四开关元件M4、第五开关元件M5、第六开关元件M6、第七开关元件M7、第八开关元件M8和第九开关元件M9及第十开关元件M10。

具体地，第一开关元件M1，包括第一通路端、第二通路端和第一控制端，第一通路端接收向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1，第一控制端接收第一时序信号V1。第二开关元件M2包括第三通路端、第四通路端和第二控制端，第三通路端及第二控制端接收第二时序信号V2。第三开关元件M3包括第五通路端、第六通路端和第三控制端，第五通路端与第二开关元件M2的第四通路端相连，第三控制端接收第二时序信号V2。第四开关元件M4包括第七通路端、第八通路端和第四控制端，第七通路端与第一开关元件M1的第二通路端相连，第四控制端接收第三时序信号V3，第八通路端接收向下相差一级的栅极驱动单元输出的下一级栅极驱动信号Gn+1。

第五开关元件M5包括第九通路端、第十通路端及第五控制端，第九通路端与第三开关元件M3的第六通路端相连，第五控制端接收第四时序信号V4，第十通路端接收参考低电压。第六开关元件M6包括第十一通路端、第十二通路端及第六控制端，第十一通路端与第三开关元件M3的第六通路端相连，第六控制端输出栅极驱动信号Gn，第十二通路端接收参考低电压。第七开关元件M7包括第十三通路端，第十四通路端及第七控制端，第十三通路端与第一开关元件M1的第二通路端相连，第十四通路端与第六开关元件M6的第六控制端相连，第七控制端与第三开关元件M3的第六通路端相连。第八开关元件M8包括第十五通路端、第十六通路端和第八控制端，第十五通路端通过第一电容C1与第一开关元件M1的第二通路端相连，第十六通路端接收参考低电压VGL，第八控制端与第三开关元件M3的第六通路端相连。

第九开关元件M9包括第十七通路端、第十八通路端及第九控制端，第十七通路端接收第五时序信号CLK，第九控制端与第一开关元件M1的第二通路端相连，第十八通路端与栅极驱动单元的输出端相连。第十开关元件M10包括第十九通路端、第二十通路端及第十控制端，所述第十九通路端与栅极驱动单元的输出端相连，第十控制端接收第四时序信号V4，第二十通路端接收参考低电压VGL。其中，第一时序信号至第四时序信号V1-V4的高电平与低电平的绝对值比值等于其占空比的倒数与一的差值。也就是说第一时序信号至第四时序信号V1～V4的高电平的幅值与高电平持续的时间的乘积等于低电平的幅值与低电平持续的时间的乘积，因此第一开关元件至第四开关元件M1～M4、第五开关元件M5及第十开关元件M10被施加正电压时的电压偏移量与负电压时的阀值电压偏移量为相反数，从而使得栅极驱动单元中的阀值电压的左右偏移量可以相互抵消，这样就使得每一级栅极驱动单元中的开关元件因栅极被不断的施压而产生的阀值电压偏移量减少，进而减小栅极驱动电路异常的风险。

在本发明的一实施方式中，第一电容C1为第九开关元件M9的第九控制端与第十八通路端之间的寄生电容。当然本领域的技术人员可以理解的是，也可以在第九开关元件M9的第九控制端与第十八通路端之间设置独立存储电容，此时，第一电容C1为第九开关元件M9的第九控制端与第十八通路端之间的寄生电容与独立存储电容之和，以提升第一电容C1的上拉效果。

在本发明的一实施方式中，第一开关元件至第十开关元件M1～M10为N型晶体管。第一控制端至第十控制端为栅极。第一开关元件M1的第一通路端、第二开关元件M2的第三通路端、第三开关元件M3的第五通路端、第四开关元件M4的第七通路端、第五开关元件M5的第九通路端、第六开关元件M6的第十一通路端、第七开关元件M7的第十三通路端、第八开关元件M8的第十五通路端、第九开关元件M9的第十七通路端及第十开关元件M10的第十九通路端均为漏极。第一开关元件M1的第二通路端、第二开关元件M2的第四通路端、第三开关元件M3的第六通路端、第四开关元件M4的第八通路端、第五开关元件M5的第十通路端、第六开关元件M6的第十二通路端、第七开关元件M7的第十四通路端、第八开关元件M8的第十六通路端、第九开关元件M9的第十八通路端及第十开关元件M10的第二十通路端均为源极。

当然，本领域技术人员可以理解的是，第一开关元件至第十开关元件M1～M10也可以采用其他的开关元件而实现，例如P型晶体管。以下以第一开关元件M1至第十开关元件M1～M10为N型晶体管为例来具体地介绍本发明的具体实施方式及其工作原理。

第一实施例

请参见图2，其为第一实施例的栅极驱动单元的时序示意图，如图2所示，第一时序信号至第四时序信号V1～V4的高电平与低电平的绝对值相等，且第一时序信号至第四时序信号V1～V4的占空比均为百分之五十。第一时序信号至第四时序信号V1～V4依次延时四分之一个周期，也就是说第二时序信号V2比第一时序信号V1晚四分之一个周期，第三时序信号V3比第二时序信号V2晚四分之一个周期，第四时序信号V4比第三时序信号V3晚四分之一个周期。第五时序信号CLK与第二时序信号V2同步。

在本发明的一实施方式中，第一时序信号至第四时序信号V1～V4的高电平为10伏特（V），第五时序信号CLK的高电平为15V，且第一时序信号至第五时序信号V1～V4、CLK的低电平均为-10V。当然本领域的技术人员可以理解的是第一时序信号至第四时序信号V1～V4的高电平与低电平为相等的其它值。第五时序信号CLK的高电平或低电平为其它任意值。

每一级栅极驱动单元的工作过程分为预充电阶段、上拉阶段、下拉阶段、稳定阶段4个阶段：

预充电阶段：第一时序信号V1及与向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1同时为高电平，第一开关元件M1导通，节点Q通过导通的第一开关元件M1被预充电。

上拉阶段：第五时序信号CLK的电平由低变高时，由于在预充电阶段节点Q被预充电，因此第九开关元件M9导通。由于第九开关元件M9的导通，栅极驱动单元的输出端Gn的电压被第五时序信号CLK的高电平拉高，且由于第一电容C1的自举作用，随着栅极驱动单元输出端的电压的升高，其可以使Q点的电压被进一步拉高，且节点Q处电压的进一步拉高，使得第九开关元件M9导通地更加充分，从而使得栅极驱动单元输出端的电压被进一步拉高。

值得注意的是，在本发明中，可以直接采用第九开关元件M9的第九控制端与第十八通路端之间的寄生电容作为第一电容C1,或者为了提升上拉效果，还可以在第九开关元件M9的第九控制端与第十八通路端之间设置独立存储电容，其中，该独立存储电容与第九开关元件M9的第九控制端与第十八通路端之间的寄生电容并联并共同作为第一电容C1，即第一电容C1等于第九开关元件M9的第九控制端与第十八通路端之间的寄生电容与独立的存储电容之和。

下拉阶段：第五时序信号CLK的电平由高变低时，由于第九开关元件M9在上拉阶段已经导通，因此栅极驱动电路的输出端Gn通过导通的第九开关元件M9被拉低到低电平。由于第一电容C1的自举作用，随着栅极驱动单元的输出端Gn的电压的拉低，其可以使Q点的电压被一定程度的拉低，但由于向下相差一级的栅极驱动单元所输出的下一级栅极驱动信号Gn+1的电压及第三时序信号V3均为高电平，第四开关元件M4导通，且节点Q保持在高电平。

稳定阶段：在下拉阶段时，本级栅极驱动单元所输出的本级栅极驱动信号Gn已经被拉低至低电平，因此，在后续的时间内，即稳定阶段，需要使本级栅极驱动信号Gn维持在低电平，从而获得理想的波形。

但是，由于第五时序信号CLK为时钟信号，其在后续的时间内（即稳定阶段之后）还会不停地产生脉冲，会对本级栅极驱动单元的输出的栅极驱动信号Gn产生影响，为了消除这些影响，本发明实施例利用开关元件M2-M3、M5-M8及M10来进行改善。

具体地，在后续的时间内，当第一时序信号V1由低变高时，向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1为低电平，因此第一开关元件M1再次导通，节点Q处的电压VQ通过导通的第一开关元件M1被拉低。当第五时序信号CLK由低电平变为高电平时，由于第一电容C1的自举作用，节点Q会被第九开关元件M9的栅极与漏极间的寄生电容耦合而产生噪声，第九开关元件M9导通，第一时序信号V1的高电平对本级栅极驱动单元的输出端进行充电，拉升本级栅极驱动单元输出端的电压，但由于第二时序信号V2与第五时序信号CLK为同步信号，当第五时序信号CLK由低电平变为高电平时，第二时序信号V2也会由低电平变为高电平时，也就是说，第二开关元件M2、第三开关元件M3导通，节点QB被充电。由于节点QB被充电，第七开关元件M7及第八开关元件M8导通，节点Q处累积的电荷通过导通的第七开关元件M7被放掉，且本级栅极驱动单元的输出端Gn积累的电荷通过导通的第八开关元件M8被放掉。

当第四时序信号V4由低变高时，第五开关元件M5及第十开关元件M10导通，节点QB处的电压通过导通的第五开关元件M5被拉低到参考低电压VGL，栅极驱动电路的输出端Gn通过导通的第十开关元件M10被拉低到参考低电压VGL。

因此，尽管受第五时序信号CLK高电平的影响，节点Q及本级栅极驱动单元的输出端Gn处的电压会被拉升，但是，由于开关元件M2-M3、M5-M8及M10的作用，其可以拉低节点Q的电压，使节点QB处的电压近似为方波，从而拉低本级栅极驱动单元的输出端Gn的电压，进而使本级栅极驱动单元的输出端Gn能够维持在低电平。

同理，当第五时序信号CLK在第二个及随后的脉冲由高变低时的原理与当第五时序信号CLK在第二个及随后的脉冲由低变高时，节点Q及本级栅极驱动信号Gn的电压被拉低到参考低电压VGL的原理相同，在此不再赘述。

通过对本实施例时序控制的描述可以看到，本实施例的栅极驱动单元的第一开关元件M1的控制端接收第一时序信号V1，第二开关元件M2及第三开关元件M3的控制端接收第二时序信号V2，第四开关元件M4的控制端接收第三时序信号V3，、第五开关元件M5及第十开关元件M10的控制端接收第四时序信号V4。其中，第一时序信号至第四时序信号V1～V4的高电平与低电平的绝对值的比值等于10/10=1，且其占空比的倒数与一的差值亦等于1/(1/2)-1=1。

由于第一时序信号至第四时序信号V1～V4的高电平与低电平的绝对值的比值等于其占空比的倒数与一的差值，也就是说第一时序信号至第四时序信号V1～V4的高电平的幅值与高电平持续的时间的乘积等于低电平的幅值与低电平持续的时间的乘积，因此第一开关元件至第四开关元件M1～M4、第五十开关元件M5及第十开关元件M10被施加正电压时的电压偏移量与负电压时的阀值电压偏移量为相反数，从而使得栅极驱动单元中的阀值电压的左右偏移量可以抵消，这样就使得栅极驱动单元中的开关元件因栅极被不断的施压而产生的阀值电压偏移量减少，进而减小栅极驱动电路异常的风险。而且本实施例的栅极驱动单元的QB点的电压近似为方波，节点Q及栅极驱动单元的输出端Gn不会有电荷累计，从而使得栅极驱动单元的输出比较稳定。

本实施例栅极驱动单元接收向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号Gn-1、以及向下相差一级的栅极驱动单元所输出的下一级栅极驱动信号Gn+1。即假设本实施例栅极驱动单元是第n级栅极驱动单元，其中，n≥2，其输出的栅极驱动信号为Gn，则向上相差一级的栅极驱动单元所输出的上一级栅极驱动信号为Gn-1，以及向下相差一级的栅极驱动单元所输出的下一级栅极驱动信号为Gn+1。

值得注意的是，在这种连接方式下，由于第一级栅极驱动单元没有向上相差一级的栅极驱动单元，最后一级栅极驱动单元没有向下相差一级的栅极驱动单元，所以第一级栅极驱动单元的上一级栅极驱动信号Gn-1，最后一级栅极驱动单元的下一级栅极驱动信号Gn+1均要由外部信号电路提供。

以四级栅极驱动单元为例，如图3所示，其介绍了第一级、第二级以及最后两级栅极驱动单元的驱动原理，其中，图3所示的每一级栅极驱动单元包括M端口、N端口、O端口、P端口、Q端口、R端口、S端口及T端口。对于如图1所示的用于输出栅极驱动信号Gn的栅极驱动单元，M端口是用来接收上一级栅极驱动信号Gn-1，N端口是用来接收下一级栅极驱动信号Gn+1，O端口接收第五时序信号CLK，P端口接收第一时序信号V1，Q端口接收第二时序信号V2，R端口接收第三时序信号V3，S端口接收第四时序信号V4，T端口接收参考低电压VGL。而如图3所示，第一级栅极驱动单元没有向上相差一级的栅极驱动单元，因此第一级栅极驱动单元的M端口接收第一脉冲信号源STV1提供的第一脉冲信号。第四级栅极驱动单元没有向下相差一级的栅极驱动单元，第四级栅极驱动单元的N端口接收第二脉冲信号源STV2提供的第二脉冲信号。

此外，由于第一至第四栅极驱动单元需依次输出栅极驱动信号G1、G2、G3及G4，而P端口与向上相差一级的栅极驱动单元输出的上一级栅极驱动信号Gn-1需同时为高电平以对节点Q进行预充电，且O端口在节点Q进行预充电后需变为高电平，以输出栅极驱动信号Gn，此外，R端口需在输出栅极驱动信号Gn后变为高电平以下拉栅极驱动信号Gn的电压，且Q端口需要与O端口同步，以稳定栅极驱动信号Gn，因此，第一级栅极驱动单元的O端口、P端口、Q端口、R端口、S端口分别接收时序产生电路输出的第七时序信号CLKB、第一时序信号V1、第二时序信号V2、第三时序信号V3、第四时序信号V4。第二级栅极驱动单元的O端口、P端口、Q端口、R端口、S端口分别接收时序产生电路输出的第八时序信号CLKC、第二时序信号V2、第三时序信号V3、第四时序信号V4、第一时序信号V1。第三级栅极驱动单元的O端口、P端口、Q端口、R端口、S端口分别接收时序产生电路输出的第九时序信号CLKD、第三时序信号V3、第四时序信号V4、第一时序信号V1、第二时序信号V2。第四级栅极驱动单元的O端口、P端口、Q端口、R端口、S端口分别接收时序产生电路输出的第六时序信号CLKA、第四时序信号V4、第一时序信号V1、第二时序信号V2、第三时序信号V3。第一至第四级栅极驱动单元的T端口均接收参考低电压VGL。

图4为如图3所示的四级栅极驱动单元的时序示意图。第一时序信号V1与第六时序信号CLKA为同步信号，第二时序信号V2与第七时序信号CLKB为同步信号，第三时序信号V3与第八时序信号CLKC为同步信号，第四时序信号V4与第九时序信号CLKD为同步信号，且第一时序信号V1至第四时序信号V4依次晚四分之一个周期，以使第一至第四栅极驱动单元依次输出栅极驱动信号G1、G2、G3、G4。

第二实施例

图5为本发明第二实施例的栅极驱动电路中的四级栅极驱动单元的时序示意图。如图5所示，第一时序信号至第四时序信号V1～V4的高电平为低电平的绝对值的三倍，且第一时序信号至第四时序信号V1～V4的占空比均为百分之二十五。也就是说，第一时序信号至第四时序信号V1～V4的高电平的幅值与高电平持续的时间的乘积等于低电平的幅值与低电平持续的时间的乘积，因此第一开关元件至第四开关元件M1～M4、第五十开关元件M5及第十开关元件M10被施加正电压时的电压偏移量与负电压时的阀值电压偏移量为相反数，从而使得栅极驱动单元中的阀值电压的左右偏移量可以抵消，这样就使得栅极驱动单元中的开关元件因栅极被不断的施压而产生的阀值电压偏移量减少，进而减小栅极驱动电路异常的风险。

在本发明的一实施方式中，第一时序信号至第四时序信号V1～V4的高电平为30伏特（V），第五时序信号CLK的高电平为15V，且第一时序信号至第五时序信号V1～V4、CLK的低电平均为-10V。当然，本领域的技术人员可以理解的是，第一时序信号至第四时序信号V1～V4的低电平为其它任意值，其高电平为低电平的绝对值的三倍的值。第五时序信号CLK的高电平或低电平为其它任意值。

在如图5所示的时序信号控制下每一级栅极驱动单元的工作过程与如图2所示的时序信号的控制下的工作原理相同，在此不再赘述。

图6为本发明的每一级栅极驱动单元被交替施加正负电压时的阀值电压的模拟结果示意图。如图6所示，本发明的栅极驱动单元在占空比为百分之二十五或百分之五十的时序信号的控制下，每一级栅极驱动单元被施加正电压时的正偏移量与被施加负电压时的负偏移量大致相等，从而使得栅极驱动单元的阀值电压偏移量减少，进而减小栅极驱动电路异常的风险。

综上所述，本发明的栅极驱动电路接收第一时序信号至第四时序信号V1～V4的高电平与低电平的绝对值的比值等于其占空比的倒数与一的差值，也就是说第一时序信号至第四时序信号V1～V4的高电平的幅值与高电平持续的时间的乘积等于低电平的幅值与低电平持续的时间的乘积，因此，第一开关元件至第四开关元件M1～M4、第五开关元件M5及第十开关元件M10被施加正电压与负电压时的阀值电压偏移量为相反数，从而使得栅极驱动单元中的阀值电压的左右偏移量可以抵消，这样就使得栅极驱动电路的阀值电压偏移量减少，进而减小栅极驱动电路异常的风险。本文中应用了具体个例对本发明的栅极驱动电路及实施方式进行了阐述，以上实施方式的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上，本说明书内容不应理解为对本发明的限制，本发明的保护范围应以所附的权利要求为准。

Claims (9)

1.一种栅极驱动电路，包括多级栅极驱动单元，每级栅极驱动单元用于分别驱动显示面板上的一条对应的栅极线，其特征在于，每级栅极驱动单元包括：

第一开关元件，包括第一通路端、第二通路端和第一控制端，所述第一通路端接收第一脉冲信号，所述第一控制端接收第一时序信号；

第二开关元件，包括第三通路端、第四通路端和第二控制端，所述第三通路端及所述第二控制端接收第二时序信号；

第三开关元件，包括第五通路端、第六通路端和第三控制端，所述第五通路端与所述第二开关元件的第四通路端相连，所述第三控制端接收所述第二时序信号；

第四开关元件，包括第七通路端、第八通路端和第四控制端，所述第七通路端与所述第一开关元件的第二通路端相连，所述第四控制端接收第三时序信号，所述第八通路端接收第二脉冲信号；

第五开关元件，包括第九通路端、第十通路端及第五控制端，所述第九通路端与所述第三开关元件的第六通路端相连，所述第五控制端接收第四时序信号，所述第十通路端接收参考低电压；

第六开关元件，包括第十一通路端、第十二通路端及第六控制端，所述第十一通路端与所述第三开关元件的第六通路端相连，所述第六控制端输出栅极驱动信号，所述第十二通路端接收所述参考低电压；

第七开关元件，包括第十三通路端，第十四通路端及第七控制端，所述第十三通路端与所述第一开关元件的第二通路端相连，所述第十四通路端与所述第六开关元件的第六控制端相连，所述第七控制端与所述第三开关元件的第六通路端相连；

第八开关元件，包括第十五通路端、第十六通路端和第八控制端，所述第十五通路端通过第一电容与所述第一开关元件的第二通路端相连，所述第十六通路端接收所述参考低电压，所述第八控制端与所述第三开关元件的第六通路端相连；

第九开关元件，包括第十七通路端、第十八通路端及第九控制端，所述第十七通路端接收第五时序信号，所述第九控制端与所述第一开关元件的第二通路端相连，所述第十八通路端与所述第六开关元件的第六控制端相连；及

第十开关元件，包括第十九通路端、第二十通路端及第十控制端，所述第十九通路端与所述第六开关元件的第六控制端相连，所述第十控制端接收所述第四时序信号，所述第二十通路端接收所述参考低电压；

其中，第二级及以上的栅极驱动单元接收的所述第一脉冲信号为向上相差一级的栅极驱动单元输出的上一级栅极驱动信号，第一级至倒数第二级的栅极驱动单元接收的所述第二脉冲信号为向下相差一级的栅极驱动单元输出的下一级栅极驱动信号，所述第一时序信号至所述第四时序信号的高电平与低电平的绝对值比值等于其占空比的倒数与一的差值。

2.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时序信号至所述第四时序信号的高电平与低电平的绝对值相等，且所述第一时序信号至所述第四时序信号的占空比均为百分之五十。

3.如权利要求1所述的栅极驱动电路，其特征在于，所述第一时序信号至所述第四时序信号的高电平为低电平的绝对值的三倍，且所述第一时序信号至所述第四时序信号的占空比均为百分之二十五。

4.如权利要求2或3所述的栅极驱动电路，其特征在于，所述第一时序信号至所述第四时序信号依次延时四分之一个周期，且所述第五时序信号与所述第二时序信号同步。

5.如权利要求1所述的栅极驱动电路，其特征在于，所述第一电容为第九开关元件的第九控制端与第十八通路端之间的寄生电容。

6.如权利要求1所述的栅极驱动电路，其特征在于，所述第九开关元件的第九控制端与第十八通路端之间设置有独立存储电容，所述第一电容为所述第九开关元件的第九控制端与第十八通路端之间的寄生电容与所述独立存储电容之和。

7.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件至第十开关元件为N型晶体管。

8.如权利要求7所述的栅极驱动电路，其特征在于，所述第一控制端至所述第十控制端为栅极，所述第一开关元件的所述第一通路端、所述第二开关元件的第三通路端、所述第三开关元件的第五通路端、所述第四开关元件的第七通路端、所述第五开关元件的第九通路端、所述第六开关元件的第十一通路端、所述第七开关元件的第十三通路端、所述第八开关元件的第十五通路端、所述第九开关元件的第十八通路端及所述第十开关元件的第二十通路端均为源极，且所述第一开关元件的第二通路端、所述第二开关元件的第四通路端、所述第三开关元件的第六通路端、所述第四开关元件的第八通路端、所述第五开关元件的第十通路端、所述第六开关元件的第十二通路端、所述第七开关元件的第十四通路端、所述第八开关元件的第十六通路端、所述第九开关元件的第十七通路端及所述第十开关元件的第十九通路端均为漏极。

9.如权利要求1所述的栅极驱动电路，其特征在于，所述第一开关元件至所述第十开关元件均为P型晶体管。